JP2006108541A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を提供する。
【解決手段】 本発明にかかる半導体集積回路装置は、マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であり、マクロセル、または、IOセルの周辺に挿入されるダミーメタルが、段階的にメタル占有率が変更されてなることを特徴とする。
【選択図】 図10
【解決手段】 本発明にかかる半導体集積回路装置は、マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であり、マクロセル、または、IOセルの周辺に挿入されるダミーメタルが、段階的にメタル占有率が変更されてなることを特徴とする。
【選択図】 図10
Description
本発明は、半導体集積回路装置に関するものである。
近年、半導体集積回路装置の製造は、微細化による多層メタル配線が行われている。多層メタルプロセスでは、メタルを一層ずつ生成し、メタルの積層構造を形成することになるが、メタルの収束性が良くないと、積層されるメタルの仕上がりが悪くなり、性能、歩留まりに対し悪影響を及ぼすことになる。
一般的に、平坦化処理には、ウェハに対し、研摩液と研摩布とで研摩することで機械的研摩と科学的作用とを用いた、CMP(Chemical Mechanical Polishing)と呼ばれる手法が用いられている。
しかしながら、CMPは、半導体集積回路装置のメタル構造に依存し、平坦性を損なう虞がある。例えば、メタル構造が均一でない場合には、図1(a)に示すように、ErosionやDishingと呼ばれる平坦性を損なう不具合が生じる場合もある。特に、図1(b)に示すように、メタル占有密度差の大きい境界に位置するメタル(A)は、図1(b)に示すように削られたりすることがある。この図1(b)に示すような不具合は、半導体集積回路装置のメタル構造の均一性に起因することになるため、近年の微細処理では、メタルの占有率を制限している(例えば、130nmで20%〜80%程度)。このため、レイアウト設計においては、従来の設計に追加して平坦化処理のための様々な手法が必要となってくる。
例えば、メタル占有率の高い領域に対し、スロットと呼ばれるメタル上に穴をあけた構造を作成することで、メタルの平坦性を向上させている。さらに、メタル占有率の低い領域に対し、ダミーメタルと呼ばれる回路動作とは関係のないメタルを追加することも行われている。このような手法を用いることで、半導体集積回路装置の製造品質を維持している。
なお、通常は、ダミーメタル、または、フローティングメタルを挿入することになる。または、電位を安定させることでポストシュミレーションでの確認も容易となるように、一定電位(たとえばGND)と接続したダミーメタルを挿入することになる。
図2に、チップとメタル占有率との関係を示す。図2(a)は、半導体集積回路装置のチップ全体を上から見た上面図であり、図2(b)は、図2(a)に示すA−A’線上のチップのメタル密度を示すグラフ図であり、縦軸は、メタル密度を示し、横軸は、チップの位置を示している。
図2(b)に示すa〜dのように、従来のダミー生成手法でメタルを一様に生成した場合には、局所的にメタル占有率の差を著しく生じることになり、平坦化処理において、あまり良くないメタル構造を包含することになる。特に、急激なメタル占有率の差は、歩留まりの劣化を引き起こす要因となる。
また、マクロセルは、ダミーメタルやスロットのような平坦化に伴う後処理の実施により、回路動作が期待できるものではない場合、ダミーメタルやスッロト挿入の禁止領域を設けることがある。しかしながら、この禁止領域の境目で、局所的なメタル占有率の格差を生じることになる。
半導体集積回路装置でのメタル占有率は、一般的に、マクロセル領域で40%〜70%、スタンダードセル領域で30%〜50%、I/O領域で50%〜80%程度となっており、領域の境界は、40%〜50%程度のメタル占有率の差が存在することになる。
なお、本発明より先に出願された技術文献として、複数のパターンを備えた半導体装置において、前記パターンは、パターン密度が25%以上85%以下になるように配置することで、パターンの粗密によるパターン形状の変形を最適なパターン密度を設定することにより改善して、デバイスの信頼性、歩留りの向上を図り、生産性の低下を抑制するものがある(例えば、特許文献1参照)。
また、ゲート層をダミー・パターンで形成することにより目標パターン密度を得る方法がある(例えば、特許文献2参照)。
また、所望のチップ機能の実現に必要な凹凸パターンの他にダミーの凸パターンを各工程のパターンに配置してチップ内の平坦性のバラツキを一層抑制した半導体装置がある(例えば、特許文献3参照)。
特開2002−50626号公報
特表2003−516638号公報
特開2003−229486号公報
なお、上記特許文献1は、メタル占有率を25%〜85%にするように調整してダミーメタルパターンを形成しているが、全領域でメタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。また、上記特許文献2は、ダミーメタルを既存メタルの占有率にあわせて生成しているが、メタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。また、上記特許文献3は、ダミーメタルサイズを変更することで、メタル占有率を制御しており、メタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。
本発明は、上記事情に鑑みてなされたものであり、平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を提供することを目的とするものである。
かかる目的を達成するために、本発明は以下の特徴を有することとする。
本発明にかかる半導体集積回路装置は、マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であって、マクロセル、または、IOセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることを特徴とするものである。
また、本発明にかかる半導体集積回路装置は、ダミーメタル挿入後におけるチップ全領域の平均メタル占有率と、マクロセルまたはIOセルの周辺のメタル占有率と、の評価を行い、メタル占有率の評価結果を基に、マクロセルまたはIOセルの周辺に挿入されるダミーメタルの形状を選択することで、段階的にメタル占有率が変更されてなることを特徴とするものである。
また、本発明にかかる半導体集積回路装置は、マクロセルから任意の距離の領域と、その他の領域と、のダミーメタルを分割して生成することを特徴とするものである。
また、本発明にかかる半導体集積回路装置は、IOセルの外側にダミーメタルを生成することを特徴とするものである。
また、本発明にかかる半導体集積回路装置において、ダミーメタルは、ポリシリコンであることを特徴とするものである。
また、本発明にかかる半導体集積回路装置において、ダミーメタルは、拡散であることを特徴とするものである。
本発明にかかる半導体集積回路装置は、マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であって、マクロセル、または、IOセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることで、平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を得ることが可能となる。
まず、図10を参照しながら、本実施形態における半導体集積回路装置の特徴について説明する。
本発明にかかる半導体集積回路装置は、マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であり、マクロセル、または、IOセルの周辺に挿入されるダミーメタルが、図10に示すように、段階的にメタル占有率が変更されてなることを特徴としたものである。マクロセル、または、IOセルのメタル占有率を調整することで、CMP製造工程時の、平坦化プロセスにおいて問題となるメタルパターンの均一性をさらに向上させることが可能となる。特に、ダミーメタルの挿入やスロットの禁止されたIPブロック周辺におけるメタルの均一性を向上させることが可能となる。また、段階的にダミーメタルを操作することで、IPブロック間の不均一なメタル占有率にも柔軟に対応できる上、過剰なダミーメタル挿入を抑制し、レイアウトデータの増大に対しても対応することが可能となる。また、ダミーメタルの生成は、すでに既知の技術であるため、現状のフローを大きく変えることなく、本特許の手法を実施させることが可能である。
以下、添付図面を参照しながら、本実施形態における半導体集積回路装置について説明する。
図2に、半導体集積回路装置の概念図を示す。図2(a)は、半導体集積回路装置のチップを真上から見た上面図であり、そのレイアウト領域は、IOセル領域と、マクロセル領域と、ランダムロジック領域と、に分けられている。通常、ランダムロジック領域は、メタル占有率でほぼ一様な分布を示す場合が多い。図2(b)に、図2(a)の半導体集積装置のA−A’線上におけるメタル占有率を示す。なお、縦軸は、メタル密度を示し、横軸は、チップの位置を示している。
図2(b)に示すように、IOセル領域は80%のメタル占有率を示し、MACRO1領域は70%のメタル占有率を示し、MACRO2領域は30%のメタル占有率を示している。
次に、図2(a)に示すチップ上部からのメタル占有率の評価結果を、図3、図4に示す。なお、図3は、チップ上部からみたメタル占有率(ダミーメタル生成後)を示し、図4は、チップ上部からみたメタル占有率(ダミーメタル生成前)を示す。
図3、図4は、チップ領域を、X軸、Y軸方向にX1(um)で等分分配し、評価マスを擬似形成し、その評価マスの中でメタル占有率を算出している。図3、図4の例では、四角領域(x1×x1)の評価マス内の数字は、メタル占有率(%)を示している。
次に、図5を参照しながら、本実施形態における半導体集積回路装置の設計処理について説明する。
まず、ダミーメタルを生成する(ステップS1)。次に、ランダムロジック領域のメタル占有率の評価を行う(ステップS2)。
そして、平均メタル分布の抽出処理を行う(ステップS3)。そして、マクロ領域のメタル占有率の評価を行う(ステップS4)。
次に、ダミーメタルの生成領域を設定する(ステップS5)。そして、マクロ領域周辺のダミーメタルの除去処理を行う(ステップS6)。
そして、マクロ領域周辺のメタル占有率の評価を行い(ステップS7)、ターゲットメタルの占有率を設定する(ステップS8)。
次に、ダミーメタルパターンを決定し(ステップS9)、該決定したダミーメタルパターンが、上記設定したターゲットメタルの占有率を下回るか否かを判断する(ステップS10)。
上記判断において、ステップS9において決定したダミーメタルパターンが、ステップS8において設定したターゲットメタルの占有率を下回らないと判断した場合には(ステップS10/No)、再び、ダミーメタルパターンを決定することになる(ステップS9)。
そして、ステップS9において決定したダミーメタルパターンが、ステップS8において設定したターゲットメタルの占有率を下回ると判断した場合には(ステップS10/Yes)、ダミーメタルを発生し(ステップS11)、一連の処理を終了することになる。以下、各ステップにおける処理動作について詳細に説明する。
まず、ステップS1として、通常のダミーメタルの生成方法にて、ダミーメタルをチップに対し一様に挿入することになる。なお、通常のダミーメタルの生成方法は、周知の技術であり、例えば、特開平7−312587号公報にその生成方法が開示されている。
なお、従来の生成方法でダミーメタルを生成した場合には、図6に示すように、既存の信号や電源配線以外の領域に対し、一様にダミーメタルが生成されるのが通常である。
次に、ステップS2として、ランダムロジック領域のメタル占有率の評価を行うことになる。なお、図3は、図6に示すダミーメタルを、チップに対し一様に挿入した場合のメタル占有率を示す図であり、チップ上面からみたメタル占有率の評価図を示している。図3は、ランダムロジック領域のみに、ダミーメタルを生成した場合を示しており、説明の便宜上、マクロセル領域内部にはダミーメタルの生成を行っていないものとする。
なお、マクロセル領域内部でのダミーメタルの生成を許可する場合には、マクロセル領域内部も、ダミーメタルの生成後に合わせて評価すればよいことになる。
次に、ステップS3において、ランダムロジック領域(全チップ領域中、マクロセル領域、IOセル領域、を除く領域)でのメタル占有率の平均値評価を行うことになる。なお、マクロセル領域と、ランダムロジック領域と、の境界に評価マスが存在する場合には、本実施形態では、その評価マスは除くこととする。
なお、ランダムロジック領域の平均メタル占有率は、以下の式(1)により算出されることになる。
式(1)
{(a:1マスあたりのダミーメタル占有率)+・・・・(全評価マス分繰り返し)}/全マス数
{(a:1マスあたりのダミーメタル占有率)+・・・・(全評価マス分繰り返し)}/全マス数
これを、図3のメタル占有率の評価図に当てはめて計算すると、
{30×4+40×43+50×42}/89≒44となり、ランダムロジック領域のメタル占有率平均は、約44%となる。
{30×4+40×43+50×42}/89≒44となり、ランダムロジック領域のメタル占有率平均は、約44%となる。
次に、ステップS4で、マクロセル領域のメタル占有率の評価を行うことになる。図7に、マクロセルのメタル占有率評価方法を示す。
なお、式(2)は、図7に示すマクロセルの長辺方向メタル占有率評価マスbの算出式を示し、式(3)は、図7に示すマクロセルの短辺方向メタル占有率評価マスcの算出式を示す。
式(2)
[(マクロセルの長辺長さ)−X2×2]/n1
[(マクロセルの長辺長さ)−X2×2]/n1
式(3)
(マクロセルの短辺長さ)/n2
(マクロセルの短辺長さ)/n2
なお、式(2)、式(3)中のX2、n1、n2は、ユーザが任意の数値を設定することになる。例として、マクロセルサイズが、350(um)×50、X2=5(um)、n1=10、n2=10とした場合、式(2)、式(3)は、以下のようになる。
マクロセルの長辺方向メタル占有率評価マスb:(350−5×2)/10=34(um)
評価マスbは、Y2×X2=34(um)×5(um)となる。
評価マスbは、Y2×X2=34(um)×5(um)となる。
マクロセルの短辺方向メタル占有率評価マスc:50/10=5(um)
評価マスcは、(Y2')×X2=5(um)×5(um)となる。
評価マスcは、(Y2')×X2=5(um)×5(um)となる。
なお、図7に示すメタル占有率の評価マスに従って、評価マス内のメタル占有率を算出した場合のメタル占有率の評価結果を図8に示す。
なお、図8に示す数字は、メタル占有率(%)を示している。図8では、30〜90(%)のメタル占有率となる。
次に、ステップS5として、ダミーメタルの生成領域の設定を行うことになる。なお、図9に、マクロセル周辺のダミーメタル評価マスの設定を示す。
図9に示すように、マクロセルに対し、任意の距離S1(um)のオーバーサイズ領域を生成し、マクロセル近傍から任意の回数(N2)分を繰り返し、ダミーメタルの生成領域を設定することになる(S1×N2)。
なお、マクロセルの角の領域に対しては、N2が1増加する毎に上方向、または、横方向の領域を角方向に対して、S1(um)大きくする(図9に示す領域d)。そして、上記工程を任意の回数(N2)分繰り返すことになる。
なお、図9に示すS1は、N2の回数に関係なく一律としたが、N2の回数にあわせてS1の幅を変更するように構築することも可能である。例えば、任意の距離(S1)がN2の回数に応じて外側に広がる毎に、その任意の距離(S1)を、除除に広くするように構築することも可能である。即ち、内側からのN2の回数に応じてS1の領域を段階的に広くするように設定することも可能である。なお、内側からのN2の回数に応じてS1の領域を段階的に広くするように設定することは、図9に示す領域dのみではなく、マクロセルの残りの3つの角の領域に対しても領域dと同様に設定することになる。
次に、ステップS6において、S1×N2マクロセル、および、IOセル領域周辺のメタル占有率評価マスのダミーメタルを取り除くことになる。なお、本実施形態においては、マクロセル周辺にも予めダミーメタルを挿入することとしたが、任意の領域S1×N2に、ダミーメタルを発生させなければ、ダミーメタルを取り除く必要はなくなることになる。
次に、ステップS7において、上述したマクロセル周辺メタル占有率評価マスに対し、メタル占有率を評価する。なお、図9に示す評価マス中の数字は、メタル占有率を示している。
上述したステップS3において算出した平均ダミーメタル占有率の値と、ステップS4で行ったマクロセルメタル占有率の値と、を比較し、ステップS5で設定したダミーメタル生成領域のターゲットメタル占有率を決定することになる。このときのマクロセル周辺メタル占有率評価マスのターゲットメタル占有率は、式(4)にて決定することになる(図5のステップS8)。
式(4)
(平均ダミーメタル占有率)+{(マクロセルメタル占有率)−(平均ダミーメタル占有率)/(N2+1)}×(N2+1−N2の回数)
(平均ダミーメタル占有率)+{(マクロセルメタル占有率)−(平均ダミーメタル占有率)/(N2+1)}×(N2+1−N2の回数)
例えば、マクロセルメタル占有率=90%、平均ダミーメタル占有率=50%、N2=3の場合、式(4)は、以下の式(5)となる。
式(5)
50+{(90−50)/(3+1)}×(3+1−N2のStep数)
なお、N2のStep数は、N2=3の場合の各段階数(0、1、2、3、4、・・・)を示す。
50+{(90−50)/(3+1)}×(3+1−N2のStep数)
なお、N2のStep数は、N2=3の場合の各段階数(0、1、2、3、4、・・・)を示す。
この式(5)にN2の回数を代入して各段階のマクロセル周辺メタル占有率評価マスのターゲットメタル占有率を設定すると、
N2のStep数=0の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−0)=50+{(40)/(4)}×(4)=90となる。
N2のStep数=1の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−1)=50+{(40)/(4)}×(3)=80となる。
N2のStep数=2の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−2)=50+{(40)/(4)}×(2)=70となる。
N2のStep数=3の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−3)=50+{(40)/(4)}×(1)=60となる。
N2のStep数=4の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−4)=50+{(40)/(4)}×(0)=50となる。
N2のStep数=0の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−0)=50+{(40)/(4)}×(4)=90となる。
N2のStep数=1の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−1)=50+{(40)/(4)}×(3)=80となる。
N2のStep数=2の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−2)=50+{(40)/(4)}×(2)=70となる。
N2のStep数=3の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−3)=50+{(40)/(4)}×(1)=60となる。
N2のStep数=4の場合は、式(5):50+{(90−50)/(3+1)}×(3+1−4)=50+{(40)/(4)}×(0)=50となる。
これにより、図10に示すようにターゲットメタル占有率が設定されることになる(90→80→70→60→50)。なお、式(5)で表されるターゲットメタル占有率は、図10のeに示す。
次に、ステップS9において、発生ダミーメタルパターンを決定し、ステップS10にて、ステップS8において設定したターゲットメタル占有率と、ステップS9において決定した発生ダミーメタルパターンのメタル占有率と、を比較し、ステップS8において設定したターゲットメタル占有率を、ステップS9において決定した発生ダミーメタルパターンのマクロ周辺メタル占有率が下回れば、ダミーメタルの生成を行うことになる。ダミーメタルの発生は、式(5)に従い、以下の式(6)を基に発生ダミーメタルパターンを選定することになる。
式(6)
ターゲットメタル占有率−マクロセル周辺メタル占有率(%)
ターゲットメタル占有率−マクロセル周辺メタル占有率(%)
例えば、既存のマクロセル周辺メタル占有率=20%で、ターゲットメタル占有率=50%の場合は、式(7)で示される。
式(7)
50−20=30(%)
50−20=30(%)
次に、ステップS11において発生させるダミーメタルパターンを図11に示す。
発生ダミーメタルの割合は、式(8)で表される。
発生ダミーメタルの割合は、式(8)で表される。
式(8)
(X4^2/X3^2)×100(%)
(X4^2/X3^2)×100(%)
例えば、X3=1(um)、X4=0.5(um)とすると、式(9)のようになる。
式(9)
0.5×0.5/1×1=25(%)
0.5×0.5/1×1=25(%)
なお、所望の発生ダミーメタルの割合を得るためには、X4を固定値として、X3を算出すればよい。そのときの算出式は式(10)のようになる。
式(10)
X3=√X4^2×100/発生ダミーメタル割合(um)
X3=√X4^2×100/発生ダミーメタル割合(um)
例えば、X4=0.5(um)で所望の発生ダミーメタルが30%であるときは、式(11)で表される。
式(11)
X3=√(0.5×0.5×100)/30≒0.91
X3=√(0.5×0.5×100)/30≒0.91
なお、上記方法において決定したX3、X4でデザインルール違反を起こす場合には、X4を調整することになる。また、上記実施形態においては、チップ内部実領域となるマクロセル対象のダミーメタル生成に関して説明した。図12には、半導体集積回路装置のチップ外形図を示す。チップとしては、図12に示すダイシングライン(f)に沿ってウェハよりチップとして個々のチップとして切断されることになる。このときも、今までの説明と同様に、IOセルの外側にメタル占有率評価を行い、上述した方法と同様の方法で、ダミーメタルを生成することも可能である。
このように、本実施形態における半導体集積回路装置は、図10に示すように、マクロセル、または、IOセルのメタル占有率を調整することで、CMP製造工程時の、平坦化プロセスにおいて問題となるメタルパターンの均一性をさらに向上させることが可能となる。特に、ダミーメタルの挿入やスロットの禁止されたIPブロック周辺におけるメタルの均一性を向上させることが可能となる。また、段階的にダミーメタルを操作することで、IPブロック間の不均一なメタル占有率にも柔軟に対応できる上、過剰なダミーメタル挿入を抑制し、レイアウトデータの増大に対しても対応することが可能となる。また、ダミーメタルの生成は、すでに既知の技術であるため、現状のフローを大きく変えることなく、本特許の手法を実施させることが可能である。
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。例えば、上記実施形態においては、ダミーメタルについて説明したが、ポリシリコンや拡散等のダミーパターンに関しても同様に、上記実施形態を適応することは可能である。
A メタル占有密度差の大きい境界に位置するメタル
f ダイシングライン
f ダイシングライン
Claims (6)
- マクロセル、または、IOセルの少なくとも1つのセルを有する半導体集積回路装置であって、
前記マクロセル、または、前記IOセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることを特徴とする半導体集積回路装置。 - 前記ダミーメタル挿入後におけるチップ全領域の平均メタル占有率と、前記マクロセルまたは前記IOセルの周辺のメタル占有率と、の評価を行い、前記メタル占有率の評価結果を基に、前記マクロセルまたは前記IOセルの周辺に挿入される前記ダミーメタルの形状を選択することで、段階的にメタル占有率が変更されてなることを特徴とする請求項1記載の半導体集積回路装置。
- 前記マクロセルから任意の距離の領域と、その他の領域と、のダミーメタルを分割して生成することを特徴とする請求項1記載の半導体集積回路装置。
- 前記IOセルの外側にダミーメタルを生成することを特徴とする請求項1記載の半導体集積回路装置。
- 前記ダミーメタルは、ポリシリコンであることを特徴とする請求項1から4の何れか1項に記載の半導体集積回路装置。
- 前記ダミーメタルは、拡散であることを特徴とする請求項1から4の何れか1項に記載の半導体集積回路装置。
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