JP2004282071A - 平坦化均一性を改良する際の配線層埋め込み構造を伴う作製方法および半導体デバイス - Google Patents
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Abstract
【解決手段】一つの取り組み方はサイズ変化のある埋め込み構造を用い、そこではより小さな埋め込み構造(30a)を高アスペクト比の配線構造を有する配線領域(26a)の近くに形成し、より大きな埋め込み構造(30d)を、より小さなアスペクト比の配線領域(26d)の近くに位置させる。他の取り組み方では変化ある総数の開口部を有する埋め込み構造を設置するが、開口部が少数または無しの埋め込み構造は低アスペクト比の配線構造の近くに設置し、より多くの開口部を有する埋め込み構造をより高いアスペクト比の配線構造の近くに位置させる。
【選択図】図2C
Description
本発明は、全般的には半導体デバイス、より詳しくは半導体デバイス製造において均一平坦化を容易にする際の配線層導電性埋め込み構造を使用する作製方法およびデバイスに関する。
集積回路のような半導体製品の製造において、それぞれの電気デバイスは半導体本体の上または中に形成され、その後に相互接続して電気回路を形成する。集積回路内にあるこれらのデバイスの相互接続は(しばしばメタライゼーションまたは相互接続処理とも称する)典型的には当該電気デバイスの上を覆って形成した層に重層相互接続網構造を形成し、それにより当該電気コンポーネントを相互接続して望ましい回路を作り上げることで完成する。重層相互接続網内の各配線層は、個々のデバイスまたはこれまでの相互接続層の上を覆うように絶縁体層または誘電体層を堆積し、パターン化およびビアおよび/または溝のような開口部或いは空洞をエッチングして形成される。導電性材料をその後当該開口部に堆積させて層間接触および配線トレースを形成する。当該ウエハーはその後平坦化して各空洞中の導電性材料を分離し、それにより1平面または相互接続層を作り出す。誘電性または絶縁性材料をその後この層の上に覆って堆積させ、当該プロセスを繰り返して導電性ビアを有する追加的誘電性層内に追加的配線層を構築し、重層相互接続網をその間に形成させる。
以下に本発明の一つ以上の態様を基本的に理解するために簡単な要約を示す。本要約は本発明の広範囲な概要ではなく、本発明の要点または重要な要素を確認するのでもなければその範囲を描くものでもない。本発明は半導体デバイスおよびその製造方法に関し、そこでは導電性配線構造の間の相互接続配線層における埋め込み内に導電性埋め込み構造を供してメタライゼーション処理の間に平坦化を容易化にするものである。
本発明の一つ以上の典型的な実装を添付した図を参照にしてここで説明するが、同じ参照番号は全体において同じコンポーネントを表す際に使用される。本発明は半導体デバイスおよびその製造方法に関し、そこでは相互接続処理(例えば、メタライゼーション)の間の相互接続層または重層の作製において配線領域間の埋め込み領域に導電性埋め込み構造を設置する。実装の数例を図で示し、本発明の一つ以上の態様を例示しながら以下で説明するが、図における構造は計測するのに描いたのではなく、本発明は図示した例には制限を受けない。
(1)半導体本体の上を覆って置かれた絶縁層;
デバイス内の少なくとも一つの電気的コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さおよび当該第一の幅を含んでいる、当該絶縁層の第一の配線領域において形成された第一の導電性配線構造;
第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さおよび当該第二の幅を含んでいて、当該第一のアスペクト比は当該第二のアスペクト比より大きい当該絶縁層の第二の配線領域において形成された第二の導電性配線構造;
埋め込み領域が当該第一と第二の配線領域の間にあり、第一の導電性埋め込み構造は当該デバイスにおける電気コンポーネントと電気的に絶縁されており、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一のパターンサイズを有する第一パターン内に配列されてた当該絶縁層の埋め込み領域において形成された第一の導電性埋め込み構造;及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電領域を複数含み、当該第二の導電領域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる当該埋め込み領域内に形成された第二の導電性埋め込み構造:
を含む半導体デバイス。
(2)ウエハーの上を覆う絶縁層の形成;
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域内における当該第一の導電性配線構造の形成;
当該第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した第二の高さと第二の幅を含んでいる、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成;
第一の導電性埋め込み構造は当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一パターンサイズを有する第一のパターン内に配列されている、当該第一および第二の配線領域の間にある当該絶縁層の埋め込み領域内における第一の導電性埋め込み構造の形成;及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる、当該埋め込み領域における第二の導電性埋め込み構造の形成:
を包含するウエハーにおける半導体の作製方法。
(3)半導体本体の上を覆って置かれた絶縁層;
第一導電性配線構造はデバイス内の少なくとも一つの電気コンポーネントと電気的に連結されていて、当該第一の導電性配線構造は第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さおよび当該第一の幅を含んでいる、絶縁層の第一の配線領域内に形成された第一の導電性配線構造;
第一と第二の配線領域は互いに間隔を置いて配置され、第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第一の高さを割った比として定義した当該第二の高さと当該第二の幅を含み、当該第一のアスペクト比は第二のアスペクト比より大きい、当該絶縁層の第二の配線領域内に形成された第二の導電性配線構造;及び、
埋め込み領域は当該第一と第二の配線領域の間にあり、導電性埋め込み構造は当該デバイス内の電気コンポーネントからは電気的に絶縁されており、第一の導電性埋め込み構造は開口部を含み、当該開口部は当該第一と第二の導電性埋め込み構造の一つの導電性材料で側面を囲まれた絶縁層の絶縁材料を含み、そして第二の導電性埋め込み構造は第一の導電性埋め込み構造とは異なる数の開口部を有する当該絶縁層の埋め込み領域内に形成された導電性埋め込み構造の複数:
を含む半導体デバイス。
(4)ウエハーの上を覆う絶縁層の形成;
第一の導電性配線構造はデバイス内の少なくとも一つの電気コンポーネントと電気的に連結されており、当該第一の導電性配線構造は第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含む、当該絶縁層の第一の配線領域内における第一の導電性配線構造の形成;
第一と第二の配線領域はお互いに間隔を置いて配置され、第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結されていて、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さと当該第二の幅を含み、当該第一のアスペクト比は第二のアスペクト比より大きい、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成;及び、
埋め込み領域は第一と第二の配線領域の間に存在し、導電性埋め込み構造は当該デバイス内の電気コンポーネントと絶縁されていて、第一の導電性埋め込み構造は開口部を含み、当該開口部は第一と第二の導電性埋め込み構造の一つの導電性材料で側面を囲まれている絶縁層の絶縁材料を含み、そして第二の導電性埋め込み構造は当該第一の導電性埋め込み構造とは異なる数の開口部を有する、当該絶縁層の埋め込み領域内における導電性埋め込み構造の複数の形成:
を含むウエハー内の半導体デバイス作製の方法。
(5)半導体本体の第一の分離領域に形成された第一の分離構造;
当該半導体本体の第二の分離領域に形成された第二の分離構造;および、
第一の埋め込み構造は開口部を含み、当該開口部は第一と第二の埋め込み構造の一つの材料で側面を囲まれた半導体本体の材料を含み、第二の埋め込み構造は当該第一の埋め込み構造とは異なる数の開口部を有する、当該第一と第二分離領域の間の半導体本体において形成された複数の埋め込み構造:
を含む半導体デバイス。
(6)半導体デバイスおよびその製造方法を開示し、その中で導電性埋め込み構造(30a、30b、30c、30d)を導電性配線構造の間にある相互接続配線層内の埋め込み領域に設置し、メタライゼーション処理の間の平坦化均一性を促進する。一つの取り組み方はサイズ変化のある埋め込み構造を用い、そこではより小さな埋め込み構造(30a)を高アスペクト比の配線構造を有する配線領域(26a)の近くに形成し、より大きな埋め込み構造(30d)を、より小さなアスペクト比の配線領域(26d)の近くに位置させる。他の取り組み方では変化ある総数の開口部を有する埋め込み構造を設置するが、開口部が少数または無しの埋め込み構造は低アスペクト比の配線構造の近くに設置し、より多くの開口部を有する埋め込み構造をより高いアスペクト比の配線構造の近くに位置させる。
Claims (2)
- 半導体本体の上を覆って置かれた絶縁層;
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域において形成された第一の導電性配線構造;
第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さおよび当該第二の幅を含んでいて、当該第一のアスペクト比は当該第二のアスペクト比より大きい当該絶縁層の第二の配線領域において形成された第二の導電性配線構造;
埋め込み領域が当該第一と第二の配線領域の間にあり、第一の導電性埋め込み構造は当該デバイスにおける電気コンポーネントと電気的に絶縁されており、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一のパターンサイズを有する第一パターン内に配列された当該絶縁層の埋め込み領域において形成された第一の導電性埋め込み構造;及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一および第二のパターンサイズが異なる当該埋め込み領域内に形成された第二の導電性埋め込み構造:
を含む半導体デバイス。 - ウエハーの上を覆う絶縁層の形成;
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域内における当該第一の配線構造の形成;
当該第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さと当該第二の幅を含んでいる、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成;
第一の導電性埋め込み構造は当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一パターンサイズを有する第一のパターン内に配列されている、当該第一および第二の配線領域の間にある当該絶縁層の埋め込み領域内における第一の導電性埋め込み構造の形成;及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる、当該埋め込み領域における第二の導電性埋め込み構造の形成:
を包含するウエハーにおける半導体の作製方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2007088352A (ja) * | 2005-09-26 | 2007-04-05 | Nec Electronics Corp | 半導体装置 |
WO2008068804A1 (ja) * | 2006-11-30 | 2008-06-12 | Fujitsu Microelectronics Limited | 半導体装置およびその製造方法 |
JP2011222872A (ja) * | 2010-04-13 | 2011-11-04 | Renesas Electronics Corp | 半導体集積回路およびそのパターンレイアウト方法 |
US8104008B2 (en) | 2007-10-31 | 2012-01-24 | Fujitsu Limited | Layout design apparatus, layout design method, and computer product |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005136135A (ja) * | 2003-10-30 | 2005-05-26 | Oki Electric Ind Co Ltd | 半導体装置、及び半導体装置の製造方法 |
US7534633B2 (en) * | 2004-07-02 | 2009-05-19 | Cree, Inc. | LED with substrate modifications for enhanced light extraction and method of making same |
US20070004094A1 (en) * | 2005-06-30 | 2007-01-04 | Hem Takiar | Method of reducing warpage in an over-molded IC package |
US7538438B2 (en) * | 2005-06-30 | 2009-05-26 | Sandisk Corporation | Substrate warpage control and continuous electrical enhancement |
US20070001285A1 (en) * | 2005-06-30 | 2007-01-04 | Hem Takiar | Apparatus having reduced warpage in an over-molded IC package |
JP2007115980A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | 半導体装置及びその製造方法 |
US7763396B2 (en) * | 2006-02-16 | 2010-07-27 | Oracle America, Inc. | Method and apparatus for fabricating semiconductor chips using varying areas of precision |
JP2007287928A (ja) * | 2006-04-17 | 2007-11-01 | Nec Electronics Corp | 半導体集積回路およびその製造方法ならびにマスク |
US7769066B2 (en) * | 2006-11-15 | 2010-08-03 | Cree, Inc. | Laser diode and method for fabricating same |
US7834367B2 (en) | 2007-01-19 | 2010-11-16 | Cree, Inc. | Low voltage diode with reduced parasitic resistance and method for fabricating |
US9012937B2 (en) * | 2007-10-10 | 2015-04-21 | Cree, Inc. | Multiple conversion material light emitting diode package and method of fabricating same |
US8278737B2 (en) * | 2009-04-02 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for improving die saw quality |
US20100263914A1 (en) * | 2009-04-16 | 2010-10-21 | Qualcomm Incorporated | Floating Metal Elements in a Package Substrate |
US20100270061A1 (en) * | 2009-04-22 | 2010-10-28 | Qualcomm Incorporated | Floating Metal Elements in a Package Substrate |
US8957523B2 (en) | 2013-01-10 | 2015-02-17 | Globalfoundries Singapore Pte. Ltd. | Dielectric posts in metal layers |
US10070547B2 (en) * | 2014-02-26 | 2018-09-04 | Sparton Corporation | Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials |
US20150245548A1 (en) * | 2014-02-26 | 2015-08-27 | Sparton Corporation | Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials |
US9287208B1 (en) * | 2014-10-27 | 2016-03-15 | Intel Corporation | Architecture for on-die interconnect |
US9953123B2 (en) * | 2015-11-05 | 2018-04-24 | Texas Instruments Incorporated | Aware variable fill pattern generator |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11133448A (ja) * | 1997-10-27 | 1999-05-21 | Canon Inc | 表示装置用基板及び液晶表示装置及び投射型液晶表示装置 |
JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
JP2001217248A (ja) * | 2000-02-04 | 2001-08-10 | Nec Corp | 半導体装置の配線形成方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07183345A (ja) | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
JPH0845936A (ja) | 1994-05-31 | 1996-02-16 | Texas Instr Inc <Ti> | ダミーリードを用いた高速lsi半導体装置およびその信頼性改善方法 |
US5625232A (en) | 1994-07-15 | 1997-04-29 | Texas Instruments Incorporated | Reliability of metal leads in high speed LSI semiconductors using dummy vias |
US5494853A (en) | 1994-07-25 | 1996-02-27 | United Microelectronics Corporation | Method to solve holes in passivation by metal layout |
US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
TW388912B (en) * | 1996-04-22 | 2000-05-01 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
US5888900A (en) | 1996-07-30 | 1999-03-30 | Kawasaki Steel Corporation | Method for manufacturing semiconductor device and reticle for wiring |
US5854125A (en) | 1997-02-24 | 1998-12-29 | Vlsi Technology, Inc. | Dummy fill patterns to improve interconnect planarity |
JP3159108B2 (ja) * | 1997-03-27 | 2001-04-23 | ヤマハ株式会社 | 半導体装置とその製造方法 |
JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
US5923947A (en) | 1997-05-06 | 1999-07-13 | Vlsi Technology, Inc. | Method for achieving low capacitance diffusion pattern filling |
US6045435A (en) * | 1997-08-04 | 2000-04-04 | Motorola, Inc. | Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects |
JPH11154675A (ja) | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置及びその製造方法 |
US6232231B1 (en) | 1998-08-31 | 2001-05-15 | Cypress Semiconductor Corporation | Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect |
JP2000124305A (ja) * | 1998-10-15 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
JP3164214B2 (ja) * | 1998-11-04 | 2001-05-08 | 日本電気株式会社 | 金属膜の研磨方法 |
US6303977B1 (en) * | 1998-12-03 | 2001-10-16 | Texas Instruments Incorporated | Fully hermetic semiconductor chip, including sealed edge sides |
US6259115B1 (en) | 1999-03-04 | 2001-07-10 | Advanced Micro Devices, Inc. | Dummy patterning for semiconductor manufacturing processes |
JP2001168098A (ja) | 1999-12-10 | 2001-06-22 | Seiko Epson Corp | 半導体装置及びパターンデータ作成方法 |
US6323113B1 (en) | 1999-12-10 | 2001-11-27 | Philips Electronics North America Corporation | Intelligent gate-level fill methods for reducing global pattern density effects |
US6436807B1 (en) | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp. | Method for making an interconnect layer and a semiconductor device including the same |
JP2001313293A (ja) * | 2000-05-01 | 2001-11-09 | Seiko Epson Corp | 半導体装置 |
US6528883B1 (en) * | 2000-09-26 | 2003-03-04 | International Business Machines Corporation | Shapes-based migration of aluminum designs to copper damascene |
JP4480255B2 (ja) | 2000-11-09 | 2010-06-16 | 株式会社ルネサステクノロジ | 半導体回路の寄生素子抽出装置及び寄生素子抽出方法 |
JP2002208676A (ja) | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置、半導体装置の製造方法及び半導体装置の設計方法 |
US6638863B2 (en) | 2001-04-24 | 2003-10-28 | Acm Research, Inc. | Electropolishing metal layers on wafers having trenches or vias with dummy structures |
JP2003045876A (ja) * | 2001-08-01 | 2003-02-14 | Seiko Epson Corp | 半導体装置 |
US6777813B2 (en) * | 2001-10-24 | 2004-08-17 | Micron Technology, Inc. | Fill pattern generation for spin-on-glass and related self-planarization deposition |
-
2003
- 2003-03-13 US US10/388,042 patent/US6693357B1/en not_active Expired - Lifetime
-
2004
- 2004-03-11 EP EP04101010A patent/EP1463109A3/en not_active Withdrawn
- 2004-03-12 JP JP2004069868A patent/JP4494046B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11133448A (ja) * | 1997-10-27 | 1999-05-21 | Canon Inc | 表示装置用基板及び液晶表示装置及び投射型液晶表示装置 |
JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
JP2001217248A (ja) * | 2000-02-04 | 2001-08-10 | Nec Corp | 半導体装置の配線形成方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2007088352A (ja) * | 2005-09-26 | 2007-04-05 | Nec Electronics Corp | 半導体装置 |
US7763968B2 (en) | 2005-09-26 | 2010-07-27 | Nec Electronics Corporation | Semiconductor device featuring large reinforcing elements in pad area |
JP4610008B2 (ja) * | 2005-09-26 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2008068804A1 (ja) * | 2006-11-30 | 2008-06-12 | Fujitsu Microelectronics Limited | 半導体装置およびその製造方法 |
US8104008B2 (en) | 2007-10-31 | 2012-01-24 | Fujitsu Limited | Layout design apparatus, layout design method, and computer product |
JP2011222872A (ja) * | 2010-04-13 | 2011-11-04 | Renesas Electronics Corp | 半導体集積回路およびそのパターンレイアウト方法 |
US8839176B2 (en) | 2010-04-13 | 2014-09-16 | Renesas Electronics Corporation | Semiconductor integrated circuit and pattern layouting method for the same |
Also Published As
Publication number | Publication date |
---|---|
JP4494046B2 (ja) | 2010-06-30 |
EP1463109A2 (en) | 2004-09-29 |
US6693357B1 (en) | 2004-02-17 |
EP1463109A3 (en) | 2009-07-22 |
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