WO2008068804A1 - 半導体装置およびその製造方法 - Google Patents

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WO2008068804A1
WO2008068804A1 PCT/JP2006/323968 JP2006323968W WO2008068804A1 WO 2008068804 A1 WO2008068804 A1 WO 2008068804A1 JP 2006323968 W JP2006323968 W JP 2006323968W WO 2008068804 A1 WO2008068804 A1 WO 2008068804A1
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wiring
trenches
semiconductor device
dummy patterns
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PCT/JP2006/323968
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French (fr)
Inventor
Atsuhiro Tsukune
Hiroshi Kudo
Hirosato Ochimizu
Nobuhiro Misawa
Tetsuya Shirasu
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Fujitsu Microelectronics Limited
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a wiring layer in which a dummy pattern is formed and a manufacturing method thereof.
  • a CMP (Chemical Mechanical Polishing) method is widely used for flatness of a wiring layer in a semiconductor device manufacturing process. For example, a trench or via hole is formed in an insulating layer, a metal is deposited on the entire surface including the inside of the trench, etc., and then flattened by the CMP method to fill the trench with a metal. It is taken.
  • the wiring arrangement density varies depending on the region in the layer plane.
  • erosion occurs due to such a wiring arrangement density, and the flatness of the wiring layer is impaired. Therefore, conventionally, a dummy pattern that is not electrically grounded, that is, does not function as a circuit current path, is formed in an area where the circuit current path wiring is not disposed, and the wiring layout density in the layer plane is averaged.
  • Such dummy patterns are usually arranged at a constant pitch in a predetermined region where a wiring serving as a current path of a circuit is not formed.
  • a dummy trench with a small planar size was formed near the area where the high aspect ratio wiring was formed, and the low aspect ratio
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-282071
  • FIG. 19 is a schematic plan view of the main part in the vicinity of the wide wiring and FIG. 20, and FIG. 20 is a cross-sectional view taken along the line XX in FIG.
  • FIG. 21 is a schematic plan view of the main part in the vicinity of a wide insulating film region and FIG. 22, and FIG.
  • a thick wiring 102 and a plurality of dummy patterns 103 of the same size in a region near the insulating film 101 have a constant pitch (between the centers of adjacent dummy patterns 103).
  • An example of the wiring layer 100 formed at a distance of Such a wiring layer 100 is formed by, for example, copper (Cu) on the entire surface after a normal flattening procedure, that is, after forming a trench for forming a thick wiring 102 and a trench for forming a dummy pattern 103 in the insulating film 101. Is formed by the procedure of depositing and flattening by CMP. In this case, as illustrated in FIG.
  • a wide insulating film region 112 is provided in the insulating film 111, and a plurality of dummy patterns 113 of the same size are formed at a constant pitch in the vicinity thereof.
  • the illustrated wiring layer 110 is illustrated.
  • a wiring layer 110 is formed in the insulating film 111 by forming a trench for forming the dummy pattern 113 and Cu is deposited on the entire surface and flattened by the CMP method, the wiring layer 110 is also widened and the insulating film region 112 and the dummy pattern are formed. Since the area occupancy of the pattern changes greatly near the boundary with 113, flatness tends to deteriorate near those boundaries as illustrated in FIG.
  • the present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor device having a wiring layer excellent in flatness and a method for manufacturing the same.
  • a semiconductor device having a dummy pattern in order to solve the above problem, a first region provided in a wiring layer and provided with a plurality of dummy patterns, and provided in the wiring layer. And the second region adjacent to the first region, wherein the plurality of dummy patterns formed in the first region are adjacent to the second region of the plurality of dummy patterns.
  • a semiconductor device characterized in that an area occupancy of a part of the arranged dummy patterns is arranged to be close to a wiring area occupancy of the second region.
  • Pattern force For example, by controlling the arrangement density and planar size, the area occupancy is arranged to be close to the wiring area occupancy of the second region. As a result, the change in the area occupancy of the pattern between the first and second regions is alleviated, and even when this wiring layer is formed flattened, a phenomenon that deteriorates the flatness is less likely to occur. .
  • a plurality of trenches for forming the dummy pattern are formed in the first region of the insulating film, and the first trench among the plurality of trenches.
  • a semiconductor device comprising: a step of depositing a wiring material on the entire surface of the insulating film in which a plurality of trenches are formed; and a step of embedding the wiring material in the plurality of trenches by flattening.
  • a plurality of trenches formed in the first region for forming the dummy pattern are formed in the vicinity of the second region adjacent to the first region. Some of the formed trenches are formed so that the opening area occupancy is close to the opening area occupancy of the second region. Then, the wiring material is buried in the plurality of trenches by the deposition and flatness of the wiring material, and a dummy pattern is formed. When the dummy pattern is formed in this way, the change in the area occupancy of the pattern between the first and second regions is reduced, so that the flatness is deteriorated during the flattening. A strange phenomenon occurs.
  • a part of the dummy patterns arranged in the vicinity of the second region adjacent to the first region is occupied by the area. Place so that the rate is close to the wiring area occupancy of the second region.
  • FIG. 1 is a schematic plan view of an essential part of a wiring layer according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view of an essential part of a wiring layer according to a first embodiment.
  • FIG. 3 is an explanatory diagram of a trench formation step.
  • FIG. 4 is an explanatory diagram of a wiring material deposition process.
  • FIG. 5 is a schematic perspective view of a main part of a lower wiring layer.
  • FIG. 6 is a schematic cross-sectional view of the relevant part in the insulating film forming step.
  • FIG. 7 is a schematic cross-sectional view of the relevant part showing a first resist patterning step.
  • FIG. 8 is a schematic cross-sectional view of the relevant part in the via hole forming step.
  • FIG. 9 is a cross-sectional schematic diagram for major components showing a second resist patterning step.
  • FIG. 10 is a schematic sectional view showing an important part of a trench formation step.
  • FIG. 11 is a schematic cross-sectional view of the relevant part in a wiring material deposition step.
  • FIG. 12 is a schematic cross-sectional view of the relevant part in a CMP process.
  • FIG. 13 is a schematic plan view of an essential part of a wiring layer according to a second embodiment.
  • FIG. 14 is a schematic cross-sectional view of a relevant part of a wiring layer according to a second embodiment.
  • FIG. 15 is a schematic plan view of an essential part of a wiring layer according to a third embodiment.
  • FIG. 16 is a schematic plan view of an essential part of a wiring layer according to a fourth embodiment.
  • FIG. 17 is a schematic plan view of an essential part of a wiring layer according to a fifth embodiment.
  • FIG. 18 is a schematic plan view of an essential part of a wiring layer according to a sixth embodiment.
  • FIG. 19 is a schematic plan view of a main part in the vicinity of a thick wiring and its vicinity.
  • FIG. 20 is a cross-sectional view taken along the line XX in FIG.
  • FIG. 21 is a schematic plan view of an essential part of a wide insulating film region and its vicinity.
  • FIG. 22 is a cross-sectional view taken along the line YY in FIG.
  • FIG. 1 is a schematic plan view of the main part of the wiring layer of the first embodiment
  • FIG. 2 is a schematic cross-sectional view of the main part of the wiring layer of the first embodiment.
  • FIG. 2 a structure in which two wiring layers 1 and 10 are laminated is illustrated.
  • the lower wiring layer 1 has a configuration in which a plurality of wirings 3 and dummy patterns 4 are formed on an insulating film 2.
  • the wiring layer 10 is laminated on the wiring layer 1 with the diffusion preventing insulating film 5 interposed therebetween.
  • the upper wiring layer 10 has a configuration in which a thick wiring 12 and a plurality of dummy patterns 13 are formed in an insulating film 11.
  • the insulating films 2 and 11 of the wiring layers 1 and 10 are, for example, a silicon oxide (SiO 2) film,
  • the diffusion prevention insulating film 5 is formed of a nitride silicon (SiN) film, a carbide carbide (SiC) film, or the like.
  • the wiring 3 of the lower wiring layer 1 and the thick wiring 12 of the upper wiring layer 10 are mainly made of Cu as the wiring material, and both are damascene on the insulating films 2 and 11. Wiring that is formed by the process and that becomes the current path of the circuit.
  • the wiring 3 of the lower wiring layer 1 is formed with a thinner wiring width than the thick wiring 12 of the upper wiring layer 10.
  • the thick wiring 12 is formed with a wiring width exceeding 3 / zm, for example.
  • the dummy pattern 4 of the lower wiring layer 1 is a plurality of patterns formed by the damascene process on the insulating film 2 at the same time as the wiring 3, which are not electrically grounded, that is, do not function as a current path of the circuit. is there.
  • Each of the dummy patterns 4 has a planar square shape and is formed with the same planar size.
  • such dummy patterns 4 having the same plane size are arranged at equal intervals in a region near the wiring 3.
  • FIG. 2 shows only a part of the dummy patterns 4 arranged in this way.
  • the dummy pattern 13 of the upper wiring layer 10 is formed by a damascene process on the insulating film 11 at the same time as the thick wiring 12 and is a plurality of patterns that are electrically grounded. is there.
  • each dummy pattern 13 has a planar square shape and the same planar size, and the planar size is smaller than the wiring width of the thick wiring 12.
  • the dummy pattern 13 having the same plane size is arranged in a region in the vicinity of the thick wiring 12 and further adjacent to the wiring pattern 10. Spacing force of dummy pattern 13 to be gradually increased as the width of wiring 12 increases They are arranged so as to be narrower.
  • the plane size of the dummy pattern 13 in the region far from the thick wiring 12 is D1
  • the plane size of the dummy pattern 13 in the region near the thick wiring 12 is D3.
  • the interval between adjacent dummy patterns 13 in the region far from the thick wiring 12 is Sl
  • the interval between adjacent dummy patterns 13 in the region near the thick wiring 12 is S3
  • the region between these regions Assuming that the interval between adjacent dummy patterns 13 at S2 is S2, the relationship S1> S2> S3 is established between the intervals SI, S2, and S3.
  • FIG. 2 shows only a part of the dummy pattern 13 arranged as shown in FIG. 1 in a plan view.
  • the upper wiring layer 10 of the first embodiment has a higher density as the dummy wirings 13 are arranged closer to the wirings 12 having a larger density (number of dummy patterns 13 per unit area). It is configured.
  • the wiring layer 10 having such an arrangement of the dummy patterns 13 can be formed, for example, by the procedure shown in FIGS. 3 and 4 below.
  • FIG. 3 is an explanatory diagram of the trench formation process
  • FIG. 4 is an explanatory diagram of the wiring material deposition process.
  • a trench 12a for forming a thick wiring 12 and a plurality of trenches 13a for forming a dummy pattern 13 are formed in an insulating film 11.
  • Each of the trenches 13a for forming the dummy pattern 13 has the same opening size and is formed so that its arrangement density increases as it approaches the trench 12a for forming the thick wiring 12.
  • a barrier metal film and a Cu seed film are formed on the entire surface to form a Cu plating.
  • a Cu plating film 14 is deposited.
  • the trenches 12a and 13a are filled with the Cu plating film 14, and the thick width as shown in FIGS. 1 and 2 is obtained.
  • a wiring layer 10 including the wiring 12 and the dummy pattern 13 is formed.
  • the trench 13a for forming the dummy pattern 13 is increased here as the arrangement density approaches the trench 12a for forming the wiring 12 having a large width. Therefore, in the vicinity of the boundary between the formation region of the trench 12a and the formation region of the trench 13a, the opening area occupation ratio of the trench 12a and the opening area occupation ratio of the trench 13a are close to each other. As a result, when CMP is performed after the Cu plating film 14 is deposited, finally, a dummy pattern 13 having a higher arrangement density is obtained as it approaches the thick wiring 12.
  • the area occupancy of the thick wiring 12 and the area occupancy of the dummy pattern 13 are the same plane size dummy pattern. Since 13 are closer than when they are arranged at equal intervals, the change in surface properties is mitigated, and erosion is suppressed. As a result, it is possible to form the wiring layer 10 with good flatness having the thick wiring 12.
  • the wiring layers to be stacked can be formed with good flatness, and a fine wiring pattern can be formed with high accuracy in the wiring layers to be stacked.
  • FIG. 5 is a schematic perspective view of the main part of the lower wiring layer.
  • a thick wiring 22a and narrow wirings 22b and 22c are formed on the insulating film 21 by using a damascene process.
  • a plurality of dummy patterns 23 are formed in a region between the wide wiring 22a and the narrow wiring 22b.
  • Each dummy pattern 23 has a planar square shape and the same planar size. Further, these dummy patterns 23 are formed so that the arrangement density thereof is higher on the side of the wide wiring 22a than on the side of the thin wiring 22b.
  • the lower wiring layer 20 includes, for example, an insulating film 21 having a thickness of about 500 nm, wirings 22a, 22b, and 22c and a dummy pattern 23 having a thickness of about 250 nm and a thick wiring 22a. It can be configured with a width of about 10 ⁇ m.
  • the lower wiring layer 20 having the configuration as shown in FIG. 5 is connected to the wiring layer 10 described above. According to the example of FIGS. 3 and 4 described above, it is formed with good flatness.
  • illustration of the noria metal film and the seed film formed on the wirings 22a, 22b, 22c and the dummy pattern 23 is omitted.
  • An upper wiring layer is laminated on the lower wiring layer 20. The method is described below in order.
  • FIG. 6 is a schematic cross-sectional view of the relevant part in the insulating film forming step.
  • the diffusion preventing insulating film 31 is first formed, and the interlayer insulating film 32 is further formed thereon.
  • the diffusion prevention insulating film 31 for example, a SiN film or a SiC film formed by using a plasma CVD (Chemical Vapor Deposition) method can be used, and the thickness can be set to, for example, about 30 nm.
  • the interlayer insulating film 32 can be a SiO film formed using a plasma CVD method.
  • the same thickness as that of the wiring layer 20 can be about 500 nm.
  • FIG. 7 is a schematic cross-sectional view of the relevant part in the first resist patterning process.
  • a resist is applied on the interlayer insulating film 32, and exposure and development are performed to form a predetermined resist pattern 40.
  • a resist pattern 40 for forming vias leading to the wirings 22a, 22b, 22c of the lower wiring layer 20 is formed in the interlayer insulating film 32.
  • FIG. 8 is a schematic cross-sectional view of the relevant part in the via hole forming step.
  • the interlayer insulating film 32 is etched using the resist pattern 40 as a mask to form via holes 33a, 33b, and 33c that penetrate the interlayer insulating film 32.
  • the etching is stopped on the surface of the diffusion preventing insulating film 31 in order to protect the wirings 22a, 22b, 22c of the lower wiring layer 20.
  • the resist pattern 40 is removed.
  • FIG. 9 is a schematic cross-sectional view of the relevant part in the second resist patterning step.
  • resist is applied and exposed and developed again to form a resist pattern 41 for forming a trench for forming a wiring and a trench for forming a dummy pattern.
  • FIG. 10 is a schematic cross-sectional view of the relevant part in the trench formation step.
  • the interlayer insulating film 32 is etched using the resist pattern 41 as a mask to form trenches 34a, 34b, 34c for wiring formation, and a wrench 34d for dummy pattern formation. , 34e.
  • the depth of the wrench 34a, 34b, 34c, 34d, 34e can be, for example, about 250 nm.
  • the opening size (opening width) of the trench 34a for forming the wide wiring can be set to about 10 m, for example.
  • a predetermined number of trenches for forming a dummy pattern are formed so that a dummy pattern having the same arrangement as the dummy pattern 23 on the lower layer side is formed. That is, the predetermined number of trenches including the trenches 34d and 34e shown in the figure, as described for the wiring layers 10 and 20 above, as the arrangement density approaches the trench 34a for forming a wiring having a large width. It is formed to be higher.
  • FIG. 11 is a schematic cross-sectional view of the relevant part in the wiring material deposition step.
  • a rare metal film (not shown) for preventing diffusion of Cu buried later is formed on the entire surface.
  • a tantalum (Ta) film formed by a sputtering method can be used as the noria metal film.
  • a seed film (not shown) is formed on the entire surface when Cu is buried later by the plating method.
  • a Cu film formed using a sputtering method can be used.
  • a Cu plating film 35 is formed on the entire surface by a plating method.
  • FIG. 12 is a schematic cross-sectional view of the main part of the CMP process.
  • the diffusion preventing insulating film 31 and the interlayer insulating film 32 shown in FIG. 6 are formed with good flatness. can do. Furthermore, when forming the resist patterns 40 and 41 as shown in FIG. 7 and FIG. 9, if the focal depth shifts depending on the exposure region, it can be avoided, and the problem of margin reduction with respect to the focal depth of exposure can be avoided. Can be improved.
  • the trench for forming the dummy pattern 38 is arranged in advance as it approaches the trench 34a for forming the thick wiring 37a.
  • the occurrence of erosion during CMP can be suppressed, and the upper wiring layer 30 with good flatness can be formed. Therefore, even when another wiring layer is laminated on the upper wiring layer 30, it is possible to obtain the same effect as the upper wiring layer 30 with respect to the wiring layer. .
  • the wiring layer and the forming method thereof as described in the first embodiment, a highly reliable and high performance semiconductor device in which the wiring pattern is formed with high accuracy can be realized.
  • the semiconductor device can be miniaturized.
  • FIG. 13 is a schematic plan view of the main part of the wiring layer of the second embodiment
  • FIG. 14 is a schematic cross-sectional view of the main part of the wiring layer of the second embodiment.
  • the same elements as those shown in FIG. 1 and FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the upper wiring layer 50 laminated on the lower wiring layer 1 via the diffusion prevention insulating film 5 has a plurality of dummy patterns 13 formed on the insulating film 11 as shown in FIGS. It has a structured. In the vicinity of the area where the dummy pattern 13 is formed, the formation of the dummy pattern 13 is prohibited in consideration of the parasitic capacitance that can occur between the wiring 3 on the lower layer side. A wide insulating film region 51 is formed.
  • the dummy pattern 13 of the upper wiring layer 50 is a planar square shape and the same planar size as in the first embodiment.
  • the dummy pattern 13 of the upper wiring layer 50 is spaced closer to the wide insulating film region 51 as shown in FIGS. 13 and 14. It is arranged to gradually widen.
  • the plane size of the dummy pattern 13 in the region far from the wide insulating film region 51 is D1
  • the plane size of the dummy pattern 13 in the region close to the wide insulating film region 51 is D5.
  • FIG. 14 shows only a part of the dummy pattern 13 arranged as shown in FIG. 13 in plan view.
  • the wiring layer 50 having such an arrangement of the dummy patterns 13 is formed by changing the positions of the dummy patterns 13 in accordance with the examples of FIGS. 3 and 4 described for the wiring layer 10 described above.
  • the barrier metal film and the seed film formed in the dummy pattern 13 are not shown.
  • the upper wiring layer 50 of the second embodiment is configured such that the arrangement density of the dummy patterns 13 becomes lower as it approaches the wide insulating film region 51. As a result, the dummy pattern 13 cannot be formed. Even when the wide insulating film region 51 is provided, the dummy pattern 13 is arranged at equal intervals in the region in the vicinity of the wide insulating film region 51. Compared to the case, the change in the area occupancy of the pattern near the boundary is alleviated. As a result, the occurrence of erosion during CMP is suppressed, and the wiring layer 50 with good flatness having a wide insulating film region 51 can be formed.
  • the wiring layer is further separated on the wiring layer having good flatness.
  • the wiring layers to be stacked can be formed with good flatness, and a fine wiring pattern can be formed with high precision on the wiring layers to be stacked. Become. Therefore, a highly reliable and high performance semiconductor device can be realized and miniaturization thereof can be achieved.
  • FIG. 15 is a schematic plan view of an essential part of the wiring layer according to the third embodiment.
  • the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a wiring layer 60 shown in FIG. 15 has a configuration in which a thick wiring 12 and a plurality of dummy patterns 13 having a planar square shape are formed on an insulating film 11.
  • the pitch is constant, and the plane size is increased with a constant aspect ratio as it approaches the thicker wiring 12.
  • the plane size of the dummy pattern 13 in the region far from the thick wiring 12 is D1
  • the plane size of the dummy pattern 13 in the region near the thick wiring 12 is D7.
  • the pitch of the dummy pattern 13 can be fixed at 1.2 m, for example.
  • the wiring layer 60 having such a configuration is laminated on the lower wiring layer 1 as shown in FIG. 2, for example, with the diffusion preventing insulating film 5 interposed therebetween. Further, the wiring layer 60 having the arrangement of the dummy pattern 13 is formed by changing the position and the plane size of the dummy pattern 13 in accordance with the examples of FIGS. 3 and 4 described above. Also in FIG. 15, the illustration of the noria metal film and the seed film formed on the thick wiring 12 and the dummy pattern 13 is omitted.
  • the wiring layer 60 of the third embodiment has a constant pitch and changes the plane size of the dummy pattern 13 with a constant aspect ratio, so that the area occupancy ratio is a wide wiring. It is configured to increase as it approaches 12. Therefore, compared with the case where dummy patterns 13 having the same plane size are arranged at equal intervals in a region near the thick wiring 12, the change in the area occupancy of the pattern near the boundary is alleviated. As a result, the occurrence of erosion during CMP is suppressed, and the wiring layer 60 with good flatness having the thick wiring 12 can be formed.
  • FIG. 16 is a schematic plan view of an essential part of a wiring layer according to the fourth embodiment.
  • the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the wiring layer 70 shown in FIG. 16 has a configuration in which a plurality of planar square dummy patterns 13 are formed on the insulating film 11, and the dummy pattern 13 is formed in the vicinity of the formation region. This is a wide insulating film region 71 that prohibits the above.
  • the dummy pattern 13 is formed so that the pitch is constant, and the plane size becomes smaller with a constant aspect ratio as it approaches the insulating film region 71.
  • the plane size of the dummy pattern 13 in the region far from the wide insulating film region 71 is D1
  • the plane size of the dummy pattern 13 in the region close to the wide insulating film region 71 is D9, between these regions.
  • D8 the plane size of the dummy pattern 13 in the region close to the wide insulating film region 71
  • D9 the relationship of D1> D8> D9 is established between the plane sizes Dl, D8, and D9.
  • the pitch of the dummy pattern 13 can be constant, for example, 1.2 m.
  • the wiring layer 70 having such a configuration is laminated on the lower wiring layer 1 as shown in FIG. 2, for example, with the diffusion preventing insulating film 5 interposed therebetween.
  • the wiring layer 70 having such an arrangement of the dummy pattern 13 is a dummy pattern according to the examples of FIGS. 3 and 4 described above. It is formed by changing the position of the screen 13 and the plane size. Also in FIG. 16, the illustration of the noria metal film and the seed film formed in the dummy pattern 13 is omitted.
  • the wiring layer 70 according to the fourth embodiment has a constant pitch, and the plane size of the dummy pattern 13 is changed at a constant aspect ratio. It is configured to become lower as it gets closer to 71. Therefore, when the dummy patterns 13 having the same plane size are arranged at equal intervals in a region in the vicinity of the wide insulating film region 71, the change in the pattern area occupancy near the boundary is alleviated. As a result, the occurrence of erosion during CMP can be suppressed, and the wiring layer 70 with good flatness having a wide insulating film region 71 can be formed.
  • FIG. 17 is a schematic plan view of an essential part of a wiring layer according to the fifth embodiment.
  • the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the wiring layer 80 shown in FIG. 17 has a configuration in which a thick wiring 12 and a plurality of dummy patterns 13 are formed on the insulating film 11, and the dummy pattern 13 has a constant pitch.
  • the plane size in the left-right direction of the drawing increases as it approaches the thick wiring 12.
  • the plane size of the dummy pattern 13 in the region far from the thick wiring 12 is D1
  • the plane size of the dummy pattern 13 in the region near the thick wiring 12 is Dl l
  • the space between these regions is
  • D1 0.8 ⁇
  • D10 0.9 ⁇ m
  • Dl l l. O / zm
  • the pitch of the dummy pattern 13 should be constant at 1.2 m, for example. Can do.
  • the wiring layer 80 having such a configuration is laminated on the lower wiring layer 1 as shown in FIG. 2, for example, with the diffusion preventing insulating film 5 interposed therebetween.
  • the wiring layer 80 having such an arrangement of the dummy patterns 13 is formed by changing the position and the plane size of the dummy patterns 13 in accordance with the examples of FIGS. Also in FIG. 17, the illustration of the noria metal film and the seed film formed on the thick wiring 12 and the dummy pattern 13 is omitted.
  • the wiring layer 80 of the fifth embodiment has a constant pitch, and the plane size of the dummy pattern 13 is changed by changing the aspect ratio, so that the area occupancy is large. It is configured to become higher as it gets closer to wiring 12. Therefore, the change in the area occupancy ratio of the pattern near the boundary is alleviated, and the wiring layer 80 with good flatness after CMP can be formed.
  • FIG. 18 is a schematic plan view of an essential part of the wiring layer according to the sixth embodiment.
  • the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the wiring layer 90 shown in FIG. 18 has a configuration in which a plurality of dummy patterns 13 are formed in the insulating film 11, and the vicinity of the formation region is a wide area where the formation of the dummy patterns 13 is prohibited.
  • An insulating film region 91 is formed.
  • the dummy pattern 13 is formed so that the pitch is constant and the planar size in the horizontal direction of the drawing becomes smaller as it approaches the wide insulating film region 91.
  • the plane size of the dummy pattern 13 in the region far from the wide insulating film region 91 is D 1
  • the plane size of the dummy pattern 13 in the region close to the wide insulating film region 91 is D 13.
  • the plane size of the dummy pattern 13 in the region between is D12
  • the relationship of D1>D12> D13 is established between the plane sizes Dl, D12, and D13.
  • the pitch of the dummy pattern 13 can be constant, for example, 1.2 m.
  • the wiring layer 90 having such a configuration is laminated on the lower wiring layer 1 as shown in FIG. 2, for example, with the diffusion preventing insulating film 5 interposed therebetween. Further, the wiring layer 90 having such an arrangement of the dummy pattern 13 is formed by changing the position and the plane size of the dummy pattern 13 in accordance with the examples of FIGS. 3 and 4 described above. Also in FIG. 18, the illustration of the noria metal film and the seed film formed in the dummy pattern 13 is omitted.
  • the wiring layer 90 of the sixth embodiment has a constant pitch, and the plane size of the dummy pattern 13 is changed by changing the aspect ratio, so that the area occupancy is large. It is configured to become lower as it gets closer to wiring 12. Therefore, the change in the area occupancy ratio of the pattern near the boundary is alleviated, and the wiring layer 90 with good flatness after CMP can be formed.
  • another wiring layer stacked on the wiring layer 90 can be formed with good flatness, and a highly reliable and high-performance semiconductor device in which the wiring pattern is formed with high accuracy. Can be realized, and miniaturization thereof can be achieved.
  • the size and position of the dummy pattern 13 are merely examples, and are not limited to the above examples.
  • the above method is not limited to the case of the insulating film region, and the wiring is densely arranged in the case of the wiring having a wide region force in the vicinity of the region where the dummy pattern 13 is formed.
  • the present invention can be similarly applied to a case where the density wiring region and the wiring are low-density wiring regions arranged at a relatively wide pitch. In that case, based on the pattern area occupancy in the high-density wiring area and low-density wiring area, close to those areas. By arranging the dummy pattern 13 so that the arrangement density becomes higher or lower as it is attached, the same effect as described above can be obtained.
  • Cu is deposited using the CVD method in addition to the force plating method described as an example of depositing Cu using the plating method. Also good. In that case, after forming a predetermined trench and a noria metal film, Cu is deposited using the CVD method. In the above description, the case of using Cu for embedding is described as an example, but other conductive materials can be used.
  • dummy patterns 13 having a predetermined size are arranged at a predetermined pitch while avoiding a wiring formation area in accordance with a predetermined design rule. At that time, avoid the situation where the dummy pattern 13 does not exist near the boundary with the wiring formation region, and arrange the dummy pattern 13 as much as possible near the boundary. It is desirable to line up diagonally.

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Abstract

　平坦性の良好な配線層を形成する。 　配線層（１０）を構成する絶縁膜（１１）に、太幅の配線（１２）形成用およびダミーパターン（１３）形成用のトレンチを形成して、全面に配線材料を堆積し、ＣＭＰによって平坦化することにより、配線層（１０）を形成する。その際、ダミーパターン（１３）形成用のトレンチは、太幅の配線（１２）形成用のトレンチに近付くに従って、その配置密度が高くなるように形成する。これにより、配線材料の堆積後にＣＭＰを行った場合には、太幅の配線（１２）が形成される領域と、ダミーパターン（１３）が形成される領域との間における、パターンの面積占有率の変化が緩和されるようになるため、配線層（１０）の平坦性を悪化させるエロージョンが起こりにくくなる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特にダミーパターンを形成した 配線層を有する半導体装置およびその製造方法に関する。
背景技術
[0002] 近年、 LSI (Large Scale Integration)をはじめとする半導体装置は、急速に微細化 が進んでいる。通常の半導体装置では、多層配線構造が採用されており、そのような 半導体装置を形成する場合には、各配線層を平坦性良く形成していくことが重要で ある。平坦性の良くない配線層の上に別の配線層を積層していくと、その平坦性の悪 さが上層へと伝わり、フォトリソグラフイエ程で露光領域によって焦点深度がずれる等 、ノターン形成に種々の不具合が生じる可能性があるためである。微細な半導体装 置の形成においては、高精度で微細なパターンを形成する必要があるため、このよう な多層配線構造における各配線層の平坦性の確保がますます重要になってくる。
[0003] 半導体装置製造プロセスにおける配線層の平坦ィ匕には、 CMP (Chemical Mechani cal Polishing)法が広く用いられている。例えば、ある絶縁層にトレンチやビアホール を形成し、そのトレンチ等の内部を含む全面に金属を堆積した後、 CMP法により平 坦ィ匕してそのトレンチ等を金属で埋める、 t 、つた手法が採られて 、る。
[0004] ところで、配線層には、回路の電流経路となる配線が密集して配置される領域や、 そのような配線が孤立して配置される領域あるいは広範囲にわたってそのような配線 が配置されない領域等、層面内の領域によってその配線配置密度が異なってくる。 このような配線層を CMP法を用いて形成しょうとした場合には、そのような配線配置 密度に起因してエロージョンが発生してしまい、配線層の平坦性が損なわれる。そこ で、従来は、回路の電流経路となる配線が配置されない領域に、電気的に接地され ていない、すなわち回路の電流経路として機能しないダミーパターンを形成し、層面 内の配線配置密度を平均化することによって、 CMP後の配線層の平坦性向上が図 られている。 [0005] このようなダミーパターンは、通常、回路の電流経路となる配線が形成されない所 定の領域に、同サイズのものが一定のピッチで配置される。このほか、従来は、配線 のアスペクト比（トレンチ高さ zトレンチ幅）を考慮し、高アスペクト比の配線が形成さ れる領域の近くに小さな平面サイズのダミーのトレンチを形成し、低アスペクト比の配 線が形成される領域の近くに大きな平面サイズのダミーのトレンチを形成することによ り、 CMP前にその全面に堆積する金属等の厚さの平均化を図り、それによつて CMP 後の配線層の平坦性を向上させる等の試みもなされている (特許文献 1参照)。 特許文献 1：特開 2004— 282071号公報
発明の開示
発明が解決しょうとする課題
[0006] 近年では、半導体装置の更なる高性能化を図るため、その配線層に、他に比べて より太幅の配線を形成する領域を設けたり、異なる配線層の配線との間で寄生容量 が発生するのを抑えるために敢えて配線を形成しな 、広 、絶縁膜領域を設けたりす る要求も高まってきている。しかし、このような領域が設けられる配線層を、その平坦 性確保のために、従来のようにその所定の領域に同サイズのダミーパターンを一定 のピッチで配置することによって形成しょうとした場合には、次に示すような問題が生 じることがあった。
[0007] 図 19は太幅の配線とその近傍の要部平面模式図、図 20は図 19の X— X断面図で ある。また、図 21は広い絶縁膜領域とその近傍の要部平面模式図、図 22は図 21の Y— Y断面図である。
[0008] まず、図 19および図 20には、絶縁膜 101に、太幅の配線 102と、その近傍の領域 に同サイズの複数のダミーパターン 103が一定のピッチ（隣接ダミーパターン 103の 中心間の距離)で形成された配線層 100を例示して 、る。このような配線層 100を、 通常の平坦ィ匕の手順、すなわち絶縁膜 101に太幅の配線 102形成用のトレンチとダ ミーパターン 103形成用のトレンチを形成した後に全面に例えば銅 (Cu)を堆積して CMP法により平坦化するという手順で形成する。その場合、図 20に例示したように、 太幅の配線 102とダミーパターン 103との境界付近でエロージョンが発生し、配線層 100の平坦性が悪ィ匕しやすくなる。これは、ダミーパターン 103の面積占有率が通常 30%〜40%程度であることから、太幅の配線 102との境界付近において、双方の領 域のパターンの面積占有率が大きく変化するためである。
[0009] また、図 21および図 22には、絶縁膜 111に、広い絶縁膜領域 112が設けられてお り、その近傍の領域に同サイズの複数のダミーパターン 113が一定のピッチで形成さ れた配線層 110を例示している。このような配線層 110を、絶縁膜 111にダミーパタ ーン 113形成用のトレンチを形成した後に全面に Cu等を堆積して CMP法で平坦ィ匕 すると、やはり広 、絶縁膜領域 112とダミーパターン 113との境界付近にぉ 、てバタ ーンの面積占有率が大きく変化するため、図 22に例示したように、それらの境界付 近で平坦性が悪化しやすくなる。
[0010] このように平坦性の良くない配線層 100, 110の上に更に別の配線層を積層してい くと、前述のように、そのパターン形成に不具合が生じる可能性があり、半導体装置 の高性能化や微細化を損なうおそれがある。
[0011] 本発明はこのような点に鑑みてなされたものであり、平坦性に優れた配線層を有す る半導体装置およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0012] 本発明では上記課題を解決するために、ダミーパターンを有する半導体装置にお いて、配線層に設けられ、複数のダミーパターンが形成された第 1の領域と、前記配 線層に設けられ、前記第 1の領域に隣接する第 2の領域と、を有し、前記第 1の領域 に形成された前記複数のダミーパターンは、前記複数のダミーパターンのうち前記第 2の領域近傍に配置された一部のダミーパターンの面積占有率が、前記第 2の領域 の配線面積占有率に近くなるように配置されていることを特徴とする半導体装置が提 供される。
[0013] このような半導体装置によれば、第 1の領域に形成される複数のダミーパターンのう ち、その第 1の領域に隣接する第 2の領域の近傍に配置される一部のダミーパターン 力 例えばその配置密度や平面サイズを制御することにより、その面積占有率が第 2 の領域の配線面積占有率に近くなるように配置される。これにより、第 1,第 2の領域 間におけるパターンの面積占有率の変化が緩和され、この配線層が平坦化して形成 される場合にも、その平坦性を悪化させるような現象が起こりにくくなる。 [0014] また、本発明では、ダミーパターンを有する半導体装置の製造方法において、絶縁 膜の第 1の領域に、前記ダミーパターン形成用の複数のトレンチを、前記複数のトレ ンチのうち前記第 1の領域に隣接する前記絶縁膜の第 2の領域近傍に形成される一 部のトレンチの開口面積占有率が、前記第 2の領域の開口面積占有率に近くなるよ うに形成する工程と、前記複数のトレンチが形成された前記絶縁膜の全面に配線材 料を堆積する工程と、平坦ィヒすることによって前記複数のトレンチに前記配線材料を 埋め込む工程と、を有することを特徴とする半導体装置の製造方法が提供される。
[0015] このような半導体装置の製造方法によれば、ダミーパターン形成用に第 1の領域に 形成される複数のトレンチのうち、その第 1の領域に隣接する第 2の領域の近傍に形 成される一部のトレンチが、その開口面積占有率が第 2の領域の開口面積占有率に 近くなるように形成される。そして、配線材料の堆積および平坦ィ匕によりそれら複数の トレンチに配線材料が埋め込まれ、ダミーパターンが形成される。このようにしてダミ 一パターンを形成すると、第 1,第 2の領域間におけるパターンの面積占有率の変化 が緩和されるようになるため、平坦化の際に、平坦性を悪ィ匕させるような現象が起こり に《なる。
発明の効果
[0016] 本発明では、第 1の領域に形成される複数のダミーパターンのうち、その第 1の領域 に隣接する第 2の領域の近傍に配置される一部のダミーパターンを、その面積占有 率が第 2の領域の配線面積占有率に近くなるように配置する。これにより、第 1,第 2 の領域間におけるパターンの面積占有率の変化が緩和されるようになり、平坦ィ匕の 際には、配線層の平坦性を悪化させるような現象の発生が抑えられ、平坦性に優れ た配線層を形成することが可能になる。したがって、配線が高精度で形成され、信頼 性が高ぐ高性能の半導体装置が実現可能になり、また、半導体装置の微細化を図 ることが可能になる。
[0017] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0018] [図 1]第 1の実施の形態の配線層の要部平面模式図である。 [図 2]第 1の実施の形態の配線層の要部断面模式図である。
[図 3]トレンチ形成工程の説明図である。
[図 4]配線材料堆積工程の説明図である。
[図 5]下層側の配線層の要部斜視模式図である。
[図 6]絶縁膜形成工程の要部断面模式図である。
[図 7]第 1のレジストパター-ング工程の要部断面模式図である。
[図 8]ビアホール形成工程の要部断面模式図である。
[図 9]第 2のレジストパター-ング工程の要部断面模式図である。
[図 10]トレンチ形成工程の要部断面模式図である。
[図 11]配線材料堆積工程の要部断面模式図である。
[図 12]CMP工程の要部断面模式図である。
[図 13]第 2の実施の形態の配線層の要部平面模式図である。
[図 14]第 2の実施の形態の配線層の要部断面模式図である。
[図 15]第 3の実施の形態の配線層の要部平面模式図である。
[図 16]第 4の実施の形態の配線層の要部平面模式図である。
[図 17]第 5の実施の形態の配線層の要部平面模式図である。
[図 18]第 6の実施の形態の配線層の要部平面模式図である。
[図 19]太幅の配線とその近傍の要部平面模式図である。
[図 20]図 19の X— X断面図である。
[図 21]広い絶縁膜領域とその近傍の要部平面模式図である。
[図 22]図 21の Y— Y断面図である。
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、第 1の実施の形態について説明する。
図 1は第 1の実施の形態の配線層の要部平面模式図、図 2は第 1の実施の形態の 配線層の要部断面模式図である。
[0020] ここでは、図 2に示すように、 2層の配線層 1, 10が積層された構造を例示している。
下層側の配線層 1は、絶縁膜 2に複数の配線 3とダミーパターン 4が形成された構成 を有しており、このような配線層 1の上に、拡散防止絶縁膜 5を介して、配線層 10が 積層されている。この上層側の配線層 10は、図 1および図 2に示すように、絶縁膜 11 に太幅の配線 12と複数のダミーパターン 13が形成された構成を有している。
[0021] このような配線層 1, 10の絶縁膜 2, 11は、例えば、酸化ケィ素（SiO )膜のほか、
2
炭素含有酸化ケィ素（SiOC)等のより低誘電率の材料 (Low— k材料)を用いた膜、 あるいは Low— k材料を用いたポーラス型の膜等によって形成される。また、拡散防 止絶縁膜 5は、窒化ケィ素 (SiN)膜や炭化ケィ素 (SiC)膜等によって形成される。
[0022] 下層側の配線層 1の配線 3、および上層側の配線層 10の太幅の配線 12は、その 配線材料として主に Cuが用いられており、いずれも絶縁膜 2, 11にダマシンプロセス によって形成された、回路の電流経路となる配線である。下層側の配線層 1の配線 3 は、ここでは、上層側の配線層 10の太幅の配線 12に比べ、細い配線幅で形成され ている。なお、太幅の配線 12は、例えば、 3 /z mを上回るような配線幅で形成される。
[0023] 下層側の配線層 1のダミーパターン 4は、配線 3と同時に絶縁膜 2にダマシンプロセ スによって形成された、電気的に接地されていない、すなわち回路の電流経路として 機能しない複数のパターンである。個々のダミーパターン 4は、平面正方形状で、同 じ平面サイズで形成される。この配線層 1では、そのような同じ平面サイズのダミーパ ターン 4が、配線 3の近傍の領域に等間隔で配置される。比較的細幅の配線 3の場 合には、このようにダミーパターン 4を配置すれば、ダマシンプロセスにおいて CMP 時にはエロージョンの発生が抑えられ、平坦性の良好な配線層 1を形成することがで きる。なお、図 2には、このように配置されるダミーパターン 4のうちの一部のみが図示 されている。
[0024] 一方、上層側の配線層 10のダミーパターン 13は、太幅の配線 12と同時に絶縁膜 1 1にダマシンプロセスによって形成された、電気的に接地されて ヽな 、複数のパター ンである。個々のダミーパターン 13は、図 1および図 2に示したように、平面正方形状 で、同じ平面サイズで形成されており、その平面サイズは、太幅の配線 12の配線幅よ りも小さい。そして、この配線層 10では、図 1および図 2に示したように、そのような同 じ平面サイズのダミーパターン 13が、太幅の配線 12の近傍の領域に配置されていて 、さらに、隣接するダミーパターン 13の間隔力 太幅の配線 12に近付くに従って徐 々に狭くなるように配置されている。
[0025] すなわち、太幅の配線 12から遠い領域にあるダミーパターン 13の平面サイズを D1 、太幅の配線 12に近い領域にあるダミーパターン 13の平面サイズを D3、これらの領 域の間の領域にあるダミーパターン 13の平面サイズを D2とすると、各平面サイズ D1 , D2, D3の間には、 D1 = D2 = D3の関係が成立している。平面サイズ Dl , D2, D 3は、例えば、 D1 = D2 = D3 = 0. 8 mとすることができる。
[0026] また、太幅の配線 12から遠い領域にある隣接ダミーパターン 13の間隔を Sl、太幅 の配線 12に近い領域にある隣接ダミーパターン 13の間隔を S3、これらの領域の間 の領域にある隣接ダミーパターン 13の間隔を S2とすると、各間隔 S I, S2, S3の間 に ίま、 S1 > S2 > S3の関係力成立して!/、る。各 [¾隔31, S2, S3iまそれぞれ、 f列え ば、 S1 = 0. 4 μ ηι, S2 = 0. 3 μ ηι, S3 = 0. 2 mとすること力 ^できる。
[0027] なお、図 2には、平面的に図 1に示したように配置されるダミーパターン 13のうちの 一部のみが図示されて!、る。
このように、第 1の実施の形態の上層側の配線層 10は、ダミーパターン 13の配置 密度（単位面積当たりのダミーパターン 13の個数）力 太幅の配線 12に近付くに従 つて高くなるように構成されている。このようなダミーパターン 13の配置を有する配線 層 10は、例えば、次の図 3および図 4に示すような手順で形成することができる。
[0028] 図 3はトレンチ形成工程の説明図、図 4は配線材料堆積工程の説明図である。
まず、図 3に示すように、絶縁膜 11に、太幅の配線 12形成用のトレンチ 12aと、ダミ 一パターン 13形成用の複数のトレンチ 13aを形成する。ダミーパターン 13形成用の 各トレンチ 13aは、いずれも同じ開口サイズで、かつ、太幅の配線 12形成用のトレン チ 12aに近付くに従ってその配置密度が高くなるように形成する。
[0029] その後、図 4に示すように、その全面に例えばバリアメタル膜および Cuシード膜 (い ずれも図 4並びに上記図 1および図 2には図示せず。）を形成して Cuメツキを施し、 C uメツキ膜 14を堆積する。
[0030] 最後に、絶縁膜 11が露出するまで CMPを行って平坦ィ匕することにより、各トレンチ 12a, 13aが Cuメツキ膜 14で埋め込まれ、図 1および図 2に示したような太幅の配線 12とダミーパターン 13を備える配線層 10が形成される。 [0031] このような手順で配線層 10を形成する場合、ここではダミーパターン 13形成用のト レンチ 13aを、その配置密度が太幅の配線 12形成用のトレンチ 12aに近付くに従つ て高くなるように形成するため、トレンチ 12aの形成領域とトレンチ 13aの形成領域の 境界付近では、トレンチ 12aの開口面積占有率とトレンチ 13aの開口面積占有率とが 近くなる。その結果、 Cuメツキ膜 14の堆積後に CMPを行うと、最終的には、太幅の 配線 12に近付くに従って配置密度が高くなつたダミーパターン 13が得られる。
[0032] その CMPの際には、太幅の配線 12とダミーパターン 13との境界付近において、太 幅の配線 12の面積占有率とダミーパターン 13の面積占有率と力 同じ平面サイズの ダミーパターン 13が等間隔で配置されたときに比べて近くなつているために、表面性 状の変化が緩和され、エロージョンの発生が抑えられる。これにより、太幅の配線 12 を有する平坦性の良好な配線層 10を形成することができる。
[0033] この配線層 10のように、太幅の配線を有している配線層についても良好な平坦性 を得ることができると、例えば、その平坦性の良好な配線層上に更に別の配線層を積 層する場合にも、その積層する配線層を平坦性良く形成し、また、その積層する配線 層に微細な配線パターンを高精度で形成することが可能になる。
[0034] ここで、太幅の配線を有する配線層の上に更に別の配線層を積層する場合につい て、以下の図 5〜図 12を参照して、より具体的に説明する。
図 5は下層側の配線層の要部斜視模式図である。
[0035] この図 5に示す下層側の配線層 20には、絶縁膜 21にダマシンプロセスを用いて太 幅の配線 22aと細幅の配線 22b, 22cが形成されている。そして、太幅の配線 22aと 細幅の配線 22bとの間の領域に、複数のダミーパターン 23が形成されている。各ダミ 一パターン 23は、平面正方形状で、同じ平面サイズを有している。さらに、これらのダ ミーパターン 23は、細幅の配線 22b側に比べ、太幅の配線 22a側の方力 その配置 密度が高くなるように形成されて ヽる。
[0036] なお、下層側の配線層 20は、例えば、絶縁膜 21の厚さを約 500nm、配線 22a, 2 2b, 22cおよびダミーパターン 23の厚さを約 250nm、太幅の配線 22aの配線幅を約 10 μ mとして構成することができる。
[0037] この図 5に示したような構成を有する下層側の配線層 20は、上記の配線層 10につ いて述べた図 3および図 4の例に従い、平坦性良く形成される。なお、この図 5および 以降の図 6〜図 12においても、配線 22a, 22b, 22cおよびダミーパターン 23に形成 されるノリアメタル膜およびシード膜はその図示を省略している。
[0038] このような下層側の配線層 20の上に、上層側の配線層を積層する。以下、その方 法を順に説明する。
図 6は絶縁膜形成工程の要部断面模式図である。
[0039] 下層側の配線層 20の形成後は、まず、拡散防止絶縁膜 31を形成し、さらにその上 に層間絶縁膜 32を形成する。拡散防止絶縁膜 31には、例えば、プラズマ CVD (Che mical Vapor Deposition)法を用いて形成される SiN膜や SiC膜を用いることができ、 その厚さは、例えば約 30nmとすることができる。また、層間絶縁膜 32には、プラズマ CVD法を用いて形成される SiO膜を用いることができ、その厚さは、例えば、下層側
2
の配線層 20の場合と同じぐ約 500nmとすることができる。
[0040] 図 7は第 1のレジストパター-ング工程の要部断面模式図である。
拡散防止絶縁膜 31および層間絶縁膜 32の形成後は、その層間絶縁膜 32上にレ ジストを塗布し、その露光'現像を行って所定のレジストパターン 40を形成する。ここ では、層間絶縁膜 32に下層側の配線層 20の配線 22a, 22b, 22cに通じるビアを形 成するためのレジストパターン 40を形成する。
[0041] 図 8はビアホール形成工程の要部断面模式図である。
図 7に示したレジストパターン 40の形成後、それをマスクにして層間絶縁膜 32のェ ツチングを行い、層間絶縁膜 32を貫通するビアホール 33a, 33b, 33cを形成する。 このエッチングの際には、下層側の配線層 20の配線 22a, 22b, 22cを保護するため 、エッチングを拡散防止絶縁膜 31の表面で止める。エッチング後、レジストパターン 4 0は除去する。
[0042] 図 9は第 2のレジストパター-ング工程の要部断面模式図である。
ビアホール 33a, 33b, 33cの形成後は、再びレジストの塗布および露光'現像を行 い、配線形成用のトレンチとダミーパターン形成用のトレンチを形成するためのレジス トパターン 41を形成する。
[0043] 図 10はトレンチ形成工程の要部断面模式図である。 図 9に示したレジストパターン 41の形成後、それをマスクにして層間絶縁膜 32のェ ツチングを行い、配線形成用のトレンチ 34a, 34b, 34cを形成すると共に、ダミーパ ターン形成用の卜レンチ 34d, 34eを形成する。卜レンチ 34a, 34b, 34c, 34d, 34e の深さは、例えば、約 250nmとすることができる。また、太幅の配線形成用のトレンチ 34aの開口サイズ（開口幅）は、例えば、約 10 mとすることができる。
[0044] なお、便宜のため、ここではダミーパターン形成用に 2つのトレンチ 34d, 34eのみ を図示しているが、配線形成用のトレンチ 34a, 34bの間の領域には、図 5に示した 下層側のダミーパターン 23と同配置のダミーパターンが形成されるよう、ダミーパター ン形成用のトレンチが所定数形成される。すなわち、図示したトレンチ 34d, 34eを含 むこれら所定数のトレンチは、上記の配線層 10, 20について述べたのと同様に、そ の配置密度が太幅の配線形成用のトレンチ 34aに近付くに従って高くなるように形成 される。
[0045] また、このエッチングの段階で、ビアホール 33a, 33b, 33cの底の拡散防止絶縁膜
31を除去し、配線 22a, 22b, 22cを露出させる。エッチング後、残ったレジストパタ ーン 41は除去する。
[0046] 図 11は配線材料堆積工程の要部断面模式図である。
配線形成用およびダミーパターン形成用の各トレンチ 34a, 34b, 34c, 34d, 34e の形成後は、まず、後に埋め込まれる Cuの拡散を防止するためのノ リアメタル膜（図 示せず。）を全面に形成する。ノ リアメタル膜には、例えば、スパッタリング法を用いて 形成されたタンタル (Ta)膜を用いることができる。
[0047] ノ リアメタル膜の形成後は、後に Cuの埋め込みをメツキ法によって行う際のシード 膜 (図示せず。）を全面に形成する。シード膜には、例えば、スパッタリング法を用い て形成された Cu膜を用いることができる。
[0048] ノ リアメタル膜およびシード膜の形成後は、この図 11に示すように、メツキ法によつ て全面に Cuメツキ膜 35を形成する。
図 12は CMP工程の要部断面模式図である。
[0049] Cuメツキ膜 35の形成後は、 Cuメツキ膜 35並びにシード膜およびバリアメタル膜の 不要な部分を CMPによって平坦ィ匕して除去する。これにより、図 11に示したビアホ 一ノレ 33a, 33b, 33cおよびトレンチ 34a, 34b, 34c, 34d, 34eにそれぞれ Cu力 S埋 め込まれた、ビア 36a, 36b, 36c、太幅の配線 37aおよび細幅の配線 37b, 37c、並 びに複数のダミーパターン 38を備える上層側の配線層 30が形成される。
[0050] 上層側の配線層 30は、平坦性の良好な下層側の配線層 20の上に形成されるため 、図 6に示した拡散防止絶縁膜 31および層間絶縁膜 32を平坦性良く形成することが できる。さらに、図 7および図 9に示したようなレジストパターン 40, 41を形成する際、 露光領域によって焦点深度がずれると 、つたことを回避することができ、露光の焦点 深度に対するマージン減少の問題を改善することができる。
[0051] また、このように CMPによって上層側の配線層 30を形成する場合、ダミーパターン 38を形成するためのトレンチを、あらかじめ太幅の配線 37aを形成するためのトレン チ 34aに近付くに従って配置密度が高くなるように形成しておくことで、 CMP時には エロージョンの発生が抑えられ、平坦性の良好な上層側の配線層 30を形成すること ができる。そのため、この上層側の配線層 30の上に、さらに別の配線層を積層するよ うな場合にも、その配線層について、この上層側の配線層 30と同様の効果を得ること が可能になる。
[0052] 以上、この第 1の実施の形態で述べたような配線層およびその形成方法を用いるこ とにより、配線パターンが高精度で形成された高信頼性かつ高性能の半導体装置が 実現可能になり、また、半導体装置の微細化を図ることが可能になる。
[0053] 次に、第 2の実施の形態について説明する。
図 13は第 2の実施の形態の配線層の要部平面模式図、図 14は第 2の実施の形態 の配線層の要部断面模式図である。なお、図 13および図 14では、図 1および図 2に 示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する
[0054] ここでは、図 14に示すように、 2層の配線層 1, 50が積層された構造を例示している 。下層側の配線層 1の上に拡散防止絶縁膜 5を介して積層された上層側の配線層 5 0は、図 13および図 14に示すように、絶縁膜 11に複数のダミーパターン 13が形成さ れた構成を有している。ダミーパターン 13が形成されている領域の近傍は、下層側 の配線 3との間に生じ得る寄生容量を考慮して、ダミーパターン 13の形成を禁止した 広い絶縁膜領域 51になっている。上層側の配線層 50のダミーパターン 13は、上記 第 1の実施の形態と同様、平面正方形状で、同じ平面サイズで形成される。
[0055] また、この第 2の実施の形態では、上層側の配線層 50のダミーパターン 13は、図 1 3および図 14に示したように、その間隔が、広い絶縁膜領域 51に近付くに従って徐 々に広くなるように配置されている。
[0056] すなわち、広い絶縁膜領域 51から遠い領域にあるダミーパターン 13の平面サイズ を D1、広 、絶縁膜領域 51に近 、領域にあるダミーパターン 13の平面サイズを D5、 これらの領域の間の領域にあるダミーパターン 13の平面サイズを D4とすると、各平 面サイズ Dl, D4, D5の間には、 D1 = D4 = D5の関係が成立している。平面サイズ Dl, D4, D5は、例えば、 D1 = D4 = D5 = 0. 8 mとすることができる。
[0057] また、広い絶縁膜領域 51から遠い領域にある隣接ダミーパターン 13の間隔を S l、 広い絶縁膜領域 51に近い領域にある隣接ダミーパターン 13の間隔を S5、これらの 領域の間の領域にある隣接ダミーパターン 13の間隔を S4とすると、各間隔 SI, S4, S5の に ίま、 S 1 < S4< S5の関係力成立して!/ヽる。各 [¾隔31, S4, S5iまそれぞれ 、（列えば、 S1 = 0. 4 μ ηι, S4 = 0. 6 μ ηι, S5 = 0. 8 mとすること力 ^できる。
[0058] なお、図 14には、平面的に図 13に示したように配置されるダミーパターン 13のうち の一部のみが図示されている。
このようなダミーパターン 13の配置を有する配線層 50は、上記の配線層 10につい て述べた図 3および図 4の例に従い、ダミーパターン 13の位置を変更して形成される 。なお、この図 13および図 14においても、ダミーパターン 13に形成されるバリアメタ ル膜およびシード膜はその図示を省略して 、る。
[0059] このように、第 2の実施の形態の上層側の配線層 50は、ダミーパターン 13の配置 密度が、広い絶縁膜領域 51に近付くに従って低くなるように構成されている。これに より、ダミーパターン 13を形成することができな 、広 、絶縁膜領域 51が設けられて ヽ る場合でも、その広い絶縁膜領域 51の近傍の領域にダミーパターン 13を等間隔で 配置したときに比べ、境界付近でのパターンの面積占有率の変化が緩和される。そ の結果、 CMP時にはエロージョンの発生が抑えられ、広い絶縁膜領域 51を有する 平坦性の良好な配線層 50を形成することができる。 [0060] この配線層 50のように、広い絶縁膜領域を有している配線層についても良好な平 坦性を得ることができると、例えば、その平坦性の良好な配線層上に更に別の配線 層を積層する場合にも、その積層する配線層を平坦性良く形成することが可能にな ると共に、その積層する配線層に微細な配線パターンを高精度で形成することが可 能になる。したがって、高信頼性かつ高性能の半導体装置が実現可能になると共に 、その微細化を図ることが可能になる。
[0061] 次に、第 3の実施の形態について説明する。
図 15は第 3の実施の形態の配線層の要部平面模式図である。なお、図 15では、図 1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略 する。
[0062] この図 15に示す配線層 60は、絶縁膜 11に、太幅の配線 12と、平面正方形状の複 数のダミーパターン 13が形成された構成を有しており、ダミーパターン 13は、ピッチ を一定とし、太幅の配線 12に近付くに従って平面サイズが縦横比一定で大きくなるよ うに形成されている。
[0063] すなわち、太幅の配線 12から遠い領域にあるダミーパターン 13の平面サイズを D1 、太幅の配線 12に近い領域にあるダミーパターン 13の平面サイズを D7、これらの領 域の間の領域にあるダミーパターン 13の平面サイズを D6とすると、各平面サイズ D1 , D6, D7の間には、 D1 < D6 < D7の関係が成立している。平面サイズ Dl , D6, D 7は、例えば、 D1 = 0. 8 /z m, D6 = 0. 9 μ ηι, D7 = l . 0 mとすることができる。ま た、ダミーパターン 13のピッチは、例えば、 1. 2 mで一定とすることができる。
[0064] そして、このような構成を有する配線層 60が、例えば、図 2に示したような下層側の 配線層 1の上に、拡散防止絶縁膜 5を介して積層される。また、このようなダミーバタ ーン 13の配置を有する配線層 60は、上記の図 3および図 4の例に従い、ダミーパタ ーン 13の位置および平面サイズを変更して形成される。なお、この図 15においても、 太幅の配線 12およびダミーパターン 13に形成されるノリアメタル膜およびシード膜 はその図示を省略して 、る。
[0065] このように、第 3の実施の形態の配線層 60は、ピッチを一定とし、ダミーパターン 13 の平面サイズを縦横比一定で変化させることにより、その面積占有率が、太幅の配線 12に近付くに従って高くなるように構成されている。そのため、太幅の配線 12の近傍 の領域に同じ平面サイズのダミーパターン 13を等間隔で配置したときに比べ、境界 付近でのパターンの面積占有率の変化が緩和される。それにより、 CMP時にはエロ 一ジョンの発生が抑えられ、太幅の配線 12を有する平坦性の良好な配線層 60を形 成することができる。
[0066] これにより、この配線層 60の上に積層する別の配線層を平坦性良く形成し、その配 線層に微細な配線パターンを高精度で形成することが可能になるため、高信頼性か つ高性能の半導体装置が実現可能になると共に、その微細化を図ることが可能にな る。
[0067] 次に、第 4の実施の形態について説明する。
図 16は第 4の実施の形態の配線層の要部平面模式図である。なお、図 16では、図 1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略 する。
[0068] この図 16に示す配線層 70は、絶縁膜 11に平面正方形状の複数のダミーパターン 13が形成された構成を有しており、その形成領域の近傍は、ダミーパターン 13の形 成を禁止した広い絶縁膜領域 71になっている。ダミーパターン 13は、ピッチを一定と し、広 、絶縁膜領域 71に近付くに従って平面サイズが縦横比一定で小さくなるように 形成されている。
[0069] すなわち、広い絶縁膜領域 71から遠い領域にあるダミーパターン 13の平面サイズ を D1、広 、絶縁膜領域 71に近 、領域にあるダミーパターン 13の平面サイズを D9、 これらの領域の間の領域にあるダミーパターン 13の平面サイズを D8とすると、各平 面サイズ Dl, D8, D9の間には、 D1 >D8 >D9の関係が成立している。平面サイズ Dl, D8, D9は、 f列えば、、 D1 = 0. 8 ^ m, D8 = 0. 6 ^ m, D9 = 0. 4 mとすること ができる。また、ダミーパターン 13のピッチは、例えば、 1. 2 mで一定とすることが できる。
[0070] そして、このような構成を有する配線層 70が、例えば、図 2に示したような下層側の 配線層 1の上に、拡散防止絶縁膜 5を介して積層される。また、このようなダミーバタ ーン 13の配置を有する配線層 70は、上記の図 3および図 4の例に従い、ダミーパタ ーン 13の位置および平面サイズを変更して形成される。なお、この図 16においても、 ダミーパターン 13に形成されるノリアメタル膜およびシード膜はその図示を省略して いる。
[0071] このように、第 4の実施の形態の配線層 70は、ピッチを一定とし、ダミーパターン 13 の平面サイズを縦横比一定で変化させることにより、その面積占有率が、広い絶縁膜 領域 71に近付くに従って低くなるように構成されている。そのため、広い絶縁膜領域 71の近傍の領域に同じ平面サイズのダミーパターン 13を等間隔で配置したときに比 ベ、境界付近でのパターンの面積占有率の変化が緩和される。それにより、 CMP時 にはエロージョンの発生が抑えられ、広い絶縁膜領域 71を有する平坦性の良好な配 線層 70を形成することができる。
[0072] これにより、この配線層 70の上に積層する別の配線層を平坦性良く形成し、その配 線層に微細な配線パターンを高精度で形成することが可能になるため、高信頼性か つ高性能の半導体装置が実現可能になると共に、その微細化を図ることが可能にな る。
[0073] 次に、第 5の実施の形態について説明する。
図 17は第 5の実施の形態の配線層の要部平面模式図である。なお、図 17では、図 1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略 する。
[0074] この図 17に示す配線層 80は、絶縁膜 11に、太幅の配線 12と、複数のダミーパタ ーン 13が形成された構成を有しており、ダミーパターン 13は、ピッチを一定とし、太 幅の配線 12に近付くに従って図面左右方向の平面サイズが大きくなるように形成さ れている。
[0075] すなわち、太幅の配線 12から遠い領域にあるダミーパターン 13の平面サイズを D1 、太幅の配線 12に近い領域にあるダミーパターン 13の平面サイズを Dl l、これらの 領域の間の領域にあるダミーパターン 13の平面サイズを D10とすると、各平面サイズ Dl , D10, D11の間には、 DK D10く D11の関係が成立している。平面サイズ D 1 , D10, D11は、例えば、 D1 = 0. 8 μ ηι, D10 = 0. 9 ^ m, Dl l = l . O /z mとする ことができる。また、ダミーパターン 13のピッチは、例えば、 1. 2 mで一定とすること ができる。
[0076] そして、このような構成を有する配線層 80が、例えば、図 2に示したような下層側の 配線層 1の上に、拡散防止絶縁膜 5を介して積層される。また、このようなダミーバタ ーン 13の配置を有する配線層 80は、上記の図 3および図 4の例に従い、ダミーパタ ーン 13の位置および平面サイズを変更して形成される。なお、この図 17においても、 太幅の配線 12およびダミーパターン 13に形成されるノリアメタル膜およびシード膜 はその図示を省略して 、る。
[0077] このように、第 5の実施の形態の配線層 80は、ピッチを一定とし、ダミーパターン 13 の平面サイズを縦横比を変えて変化させることにより、その面積占有率が、太幅の配 線 12に近付くに従って高くなるように構成されている。そのため、境界付近でのバタ ーンの面積占有率の変化が緩和され、 CMP後の平坦性の良好な配線層 80を形成 することができる。
[0078] これにより、この配線層 80の上に積層する別の配線層を平坦性良く形成することが 可能になり、配線パターンが高精度で形成された高信頼性かつ高性能の半導体装 置が実現可能になると共に、その微細化を図ることが可能になる。
[0079] 次に、第 6の実施の形態について説明する。
図 18は第 6の実施の形態の配線層の要部平面模式図である。なお、図 18では、図 1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略 する。
[0080] この図 18に示す配線層 90は、絶縁膜 11に複数のダミーパターン 13が形成された 構成を有しており、その形成領域の近傍は、ダミーパターン 13の形成を禁止した広 い絶縁膜領域 91になっている。ダミーパターン 13は、ピッチを一定とし、その広い絶 縁膜領域 91に近付くに従って図面左右方向の平面サイズが小さくなるように形成さ れている。
[0081] すなわち、広い絶縁膜領域 91から遠い領域にあるダミーパターン 13の平面サイズ を D 1、広 、絶縁膜領域 91に近 、領域にあるダミーパターン 13の平面サイズを D 13 、これらの領域の間の領域にあるダミーパターン 13の平面サイズを D12とすると、各 平面サイズ Dl, D12, D13の間には、 D1 >D12>D13の関係が成立している。平 面サイズ Dl, D12, D13は、例えば、 D1 = 0. 8 ^ m, D12 = 0. 6 ^ m, D13 = 0. 4 mとすることができる。また、ダミーパターン 13のピッチは、例えば、 1. 2 mで一 定とすることができる。
[0082] そして、このような構成を有する配線層 90が、例えば、図 2に示したような下層側の 配線層 1の上に、拡散防止絶縁膜 5を介して積層される。また、このようなダミーバタ ーン 13の配置を有する配線層 90は、上記の図 3および図 4の例に従い、ダミーパタ ーン 13の位置および平面サイズを変更して形成される。なお、この図 18においても、 ダミーパターン 13に形成されるノリアメタル膜およびシード膜はその図示を省略して いる。
[0083] このように、第 6の実施の形態の配線層 90は、ピッチを一定とし、ダミーパターン 13 の平面サイズを縦横比を変えて変化させることにより、その面積占有率が、太幅の配 線 12に近付くに従って低くなるように構成されている。そのため、境界付近でのバタ ーンの面積占有率の変化が緩和され、 CMP後の平坦性の良好な配線層 90を形成 することができる。
[0084] これにより、この配線層 90の上に積層する別の配線層を平坦性良く形成することが 可能になり、配線パターンが高精度で形成された高信頼性かつ高性能の半導体装 置が実現可能になると共に、その微細化を図ることが可能になる。
[0085] なお、以上の第 1〜第 6の実施の形態の説明においては、ダミーパターン 13の配 置密度を、平面サイズ D1のダミーパターン 13を基準に、 2段階で変化させた構成を 例にして述べたが、 1段階で変化させた構成や 3段階以上で変化させた構成とした 場合であっても、上記のような効果を得ることが可能である。
[0086] また、上記のダミーパターン 13のサイズや位置は一例であって、上記の例に限定さ れるものではない。
また、上記の手法は、ダミーパターン 13を形成する領域の近傍の領域力 太幅の 配線である場合ゃ広 、絶縁膜領域の場合に限らず、配線が密集して配置されて!、る 高密度配線領域や配線が比較的広 ヽピッチで配置されて ヽる低密度配線領域とな つている場合にも、同様に適用することが可能である。その場合には、高密度配線領 域や低密度配線領域におけるパターンの面積占有率に基づき、それらの領域に近 付くに従って配置密度が高くなるあるいは低くなるようにダミーパターン 13を配置する ことにより、上記同様の効果を得ることが可能である。
[0087] また、以上の説明では、ダマシンプロセスにお 、て、メツキ法を用いて Cuを堆積す る場合を例にして述べた力 メツキ法のほか、 CVD法を用いて Cuを堆積してもよい。 その場合には、所定のトレンチを形成してノリアメタル膜を形成した後に、 CVD法を 用いて Cuを堆積する。また、以上の説明では、埋め込みに Cuを用いる場合を例にし て述べたが、その他の導電性材料を用いることも可能である。
[0088] また、配線設計段階では、所定の設計ルールに従 ヽ、配線形成領域を避けて、所 定サイズのダミーパターン 13を所定ピッチで配置する。その際、配線形成領域との境 界付近にダミーパターン 13が存在しなくなるような事態を避け、境界付近にできるだ けダミーパターン 13が配置されるように、ダミーパターン 13は、上記のように斜めに 列設させることが望ましい。
[0089] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0090] 1, 10, 20, 30, 50, 60, 70, 80, 90 配線層
2, 11, 21 絶縁膜
3. 12, 22a, 22b, 22c, 37a, 37b, 37c 配線
4. 13, 23, 38 ダミーノ《ターン
5, 31 拡散防止絶縁膜
12a, 13a, 34a, 34b, 34c, 34d, 34e トレンチ
14, 35 Cuメツキ膜
32 層間絶縁膜
33a, 33b, 33c ビアホール
36a, 36b, 36c ビア
40, 41 レジストパターン
896CZC/900Zdf/X3d 61 1?08890/800Ζ OAV

Claims

請求の範囲
[1] ダミーパターンを有する半導体装置において、
配線層に設けられ、複数のダミーパターンが形成された第 1の領域と、 前記配線層に設けられ、前記第 1の領域に隣接する第 2の領域と、
を有し、
前記第 1の領域に形成された前記複数のダミーパターンは、前記複数のダミーバタ ーンのうち前記第 2の領域近傍に配置された一部のダミーパターンの面積占有率が 、前記第 2の領域の配線面積占有率に近くなるように配置されて 、ることを特徴とす る半導体装置。
[2] 前記複数のダミーパターンは、前記一部のダミーパターンの配置密度が制御される ことによって、前記一部のダミーパターンの面積占有率が前記第 2の領域の配線面 積占有率に近くなるように配置されていることを特徴とする請求の範囲第 1項記載の 半導体装置。
[3] 前記複数のダミーパターンは、 、ずれも同じ平面サイズを有して 、ることを特徴とす る請求の範囲第 2項記載の半導体装置。
[4] 前記第 2の領域の配線面積占有率が高い場合には、
前記複数のダミーパターンは、前記一部のダミーパターンの配置密度を高くするこ とによって、前記一部のダミーパターンの面積占有率が、前記第 2の領域の配線面 積占有率に近くなるように配置されていることを特徴とする請求の範囲第 2項記載の 半導体装置。
[5] 前記第 2の領域の配線面積占有率が低い場合または前記第 2の領域に配線が形 成されない場合には、
前記複数のダミーパターンは、前記一部のダミーパターンの配置密度を低くするこ とによって、前記一部のダミーパターンの面積占有率が、前記第 2の領域の配線面 積占有率に近くなるように配置されていることを特徴とする請求の範囲第 2項記載の 半導体装置。
[6] 前記複数のダミーパターンは、前記一部のダミーパターンの平面サイズが制御され ることによって、前記一部のダミーパターンの面積占有率が前記第 2の領域の配線面 積占有率に近くなるように配置されていることを特徴とする請求の範囲第 1項記載の 半導体装置。
[7] 前記複数のダミーパターンは、一定のピッチで配置されていることを特徴とする請 求の範囲第 6項記載の半導体装置。
[8] 前記第 2の領域の配線面積占有率が高い場合には、
前記複数のダミーパターンは、前記一部のダミーパターンの平面サイズを大きくす ることによって、前記一部のダミーパターンの面積占有率が、前記第 2の領域の配線 面積占有率に近くなるように配置されていることを特徴とする請求の範囲第 6項記載 の半導体装置。
[9] 前記第 2の領域の配線面積占有率が低い場合または前記第 2の領域に配線が形 成されない場合には、
前記複数のダミーパターンは、前記一部のダミーパターンの平面サイズを小さくす ることによって、前記一部のダミーパターンの面積占有率が、前記第 2の領域の配線 面積占有率に近くなるように配置されていることを特徴とする請求の範囲第 6項記載 の半導体装置。
[10] 前記複数のダミーパターンは、前記第 2の領域に近付くに従 、、前記複数のダミー パターンの面積占有率が前記第 2の領域の配線面積占有率に段階的に近くなつて いくように配置されていることを特徴とする請求の範囲第 1項記載の半導体装置。
[11] ダミーパターンを有する半導体装置の製造方法において、
絶縁膜の第 1の領域に、前記ダミーパターン形成用の複数のトレンチを、前記複数 のトレンチのうち前記第 1の領域に隣接する前記絶縁膜の第 2の領域近傍に形成さ れる一部のトレンチの開口面積占有率が、前記第 2の領域の開口面積占有率に近く なるように形成する工程と、
前記複数のトレンチが形成された前記絶縁膜の全面に配線材料を堆積する工程と 平坦ィヒすることによって前記複数のトレンチに前記配線材料を埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。
[12] 前記複数のトレンチを形成する工程においては、 前記複数のトレンチを、前記一部のトレンチの配置密度を制御することによって、前 記一部のトレンチの開口面積占有率が前記第 2の領域の開口面積占有率に近くなる ように形成することを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
[13] 前記複数のトレンチを形成する工程においては、
前記複数のトレンチを、いずれも同じ開口サイズで形成することを特徴とする請求 の範囲第 12項記載の半導体装置の製造方法。
[14] 前記複数のトレンチを形成する工程においては、
前記第 2の領域が、面積占有率の高い配線を形成する領域である場合には、前記 複数のトレンチを、前記一部のトレンチの配置密度を高くすることによって、前記一部 のトレンチの開口面積占有率が、前記第 2の領域に形成される前記配線形成用のト レンチの開口面積占有率に近くなるように形成することを特徴とする請求の範囲第 1 2項記載の半導体装置の製造方法。
[15] 前記複数のトレンチを形成する工程においては、
前記第 2の領域が、面積占有率の低い配線を形成する領域または配線を形成しな い領域である場合には、前記複数のトレンチを、前記一部のトレンチの配置密度を低 くすることによって、前記一部のトレンチの開口面積占有率力 前記第 2の領域の開 口面積占有率に近くなるように形成することを特徴とする請求の範囲第 12項記載の 半導体装置の製造方法。
[16] 前記複数のトレンチを形成する工程においては、
前記複数のトレンチを、前記一部のトレンチの開口サイズを制御することによって、 前記一部のトレンチの開口面積占有率が前記第 2の領域の開口面積占有率に近く なるように形成することを特徴とする請求の範囲第 11項記載の半導体装置の製造方 法。
[17] 前記複数のトレンチを形成する工程においては、
前記複数のトレンチを、一定のピッチで形成することを特徴とする請求の範囲第 16 項記載の半導体装置の製造方法。
[18] 前記複数のトレンチを形成する工程においては、
前記第 2の領域が、面積占有率の高い配線を形成する領域である場合には、前記 複数のトレンチを、前記一部のトレンチの開口サイズを大きくすることによって、前記 一部のトレンチの開口面積占有率が、前記第 2の領域に形成される前記配線形成用 のトレンチの開口面積占有率に近くなるように形成することを特徴とする請求の範囲 第 16項記載の半導体装置の製造方法。
[19] 前記複数のトレンチを形成する工程においては、
前記第 2の領域が、面積占有率の低い配線を形成する領域または配線を形成しな い領域である場合には、前記複数のトレンチを、前記一部のトレンチの開口サイズを 小さくすることによって、前記一部のトレンチの開口面積占有率力 前記第 2の領域 の開口面積占有率に近くなるように形成することを特徴とする請求の範囲第 16項記 載の半導体装置の製造方法。
[20] 前記複数のトレンチを形成する工程においては、
前記複数のトレンチを、前記第 2の領域に近付くに従い、前記複数のトレンチの開 口面積占有率が前記第 2の領域の開口面積占有率に段階的に近くなつていくように 形成することを特徴とする請求の範囲第 11項記載の半導体装置の製造方法。
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