JP2006005288A - 半導体装置 - Google Patents

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Abstract

【課題】Ｌｏｗ−ｋ膜を層間絶縁膜として用いた半導体装置であっても、ダイシング時に発生するクラックがシールリング部へ伝播するのを抑制し、半導体装置の信頼性を向上する技術を提供する。
【解決手段】ダイシング領域側の各層にダミービア１２５，１３５，１４５，１５５，１６５を形成する。ダミービア１２５，１３５，１４５，１５５，１６５は上面からみて、縦横に等間隔に形成する。ダイシング時にクラックが発生しても、ダミービア１２５，１３５，１４５，１５５，１６５によって、クラックがシールリング部１９０にまで伝播するのを抑制することができる。その結果、回路形成領域の吸湿耐性を向上させ、信頼性の劣化を防止することができる。
【選択図】図１

Description

本発明は、半導体装置の保護構造であるシールリングに関するものである。
半導体装置の回路形成領域を外界の雰囲気からの水分やイオンの影響から保護するために、ダイシングラインの内側、即ちチップ（ダイ）のエッジ部近傍に、シールリングあるいはダイエッジシール（Ｄｉｅ Ｅｄｇｅ Ｓｅａｌ）、ガードリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層及びコンタクトによって形成され、半導体装置の回路形成領域を囲むように形成される。
シールリングの存在により、半導体装置の回路形成領域は外界の雰囲気からの水分やイオンの影響から保護され、長期間に渡って当該半導体装置の特性を安定させることができる。
また、シールリングは、ダイシング領域をダイシングする際に回路形成領域にクラックが発生するのを抑える作用も有している。ダイシングの際にはダイシング領域にクラックが発生することがあるが、ダイシング領域と回路形成領域との間にシールリングが存在するため、そのクラックが回路形成領域にまで達することが防止されるからである。
例えば特許文献１には、シールリングを形成し、回路形成領域に複数ダミーパターンを設けている。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による平坦化プロセスにおいて、チップエッジ部の平坦性向上を可能とする発明が開示されている。
特開２００２−２０８６７６号公報
ところで、近年、半導体装置における構造の微細化並びに高集積化、動作の高速化が進むにつれ、配線の低抵抗化の重要性が高まっている。それに伴い、比較的抵抗の小さいＣｕ（銅）が、配線材料として多く用いられるようになっている。即ち、上記のシールリング構造にも銅が使用されるケースが増加しつつある。また、層間絶縁膜として比誘電率ｋの低い、いわゆるＬｏｗ−ｋ膜（ｋ＜３．０）が多く用いられるようになってきている。
このようなＬｏｗ−ｋ膜を層間絶縁膜として用いた場合、ダイシング時に発生するクラックが、シールリングを越えて回路形成領域に達し易く、回路形成領域に悪影響を及ぼす問題があった。また、クラックが回路形成領域には至らなくても、シールリングにまで達した場合、半導体装置の吸湿耐性を劣化させる問題を生じる。
そこで本発明は、Ｌｏｗ−ｋ膜を層間絶縁膜として用いた場合であっても、ダイシング時に発生するクラックがシールリングに達するのを抑制し、半導体装置の信頼性を向上する技術を提供する。
この発明に係る半導体装置は、比誘電率が３以下の層間絶縁膜と、半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の前記層間絶縁膜内に形成されたシールリング部とを備える半導体装置であって、前記半導体チップのダイシング領域側において、前記層間絶縁膜内に前記シールリング部を囲うように形成されたダミーパターンを備えることを特徴とする。
本発明は、半導体チップのダイシング領域側において、シールリング部を囲うようにダミーパターンを形成している。そのため、ダイシング時にクラックが発生しても、ダミーパターンによってクラックの進行が阻まれ、クラックがシールリング部に到達するのを抑制することができる。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図２は、図１のＡ１−Ａ１線での上面図に対応している。また、図１は、図２のＢ１−Ｂ１線断面図に対応している。図１に示した領域の右側に回路形成領域、左側にダイシング領域がそれぞれ存在する。
ここで、半導体ウェハ上には半導体チップが縦横に配置され、夫々の半導体チップはダイシング領域によって区分けされている。半導体チップには、回路形成領域が形成され、回路形成領域の周りにシールリングが配置されている。すなわち回路形成領域を囲むようにシールリングが形成されている。図１は、その半導体チップの端面図に対応し、かつ半導体チップのエッジ部近傍（シールリングが形成された領域）に対応した図を示している。
なお、同図において半導体装置の回路部分の図示は省略している。また図１は、６層のＣｕ配線と１層のＡｌ配線構造を備える半導体装置の場合を示している。
トレンチ分離１０２が形成されたシリコン基板１０１上に層間絶縁膜１１３が形成されている。トレンチ分離（素子分離膜）１０２は、例えば酸化膜３００ｎｍで形成されている。層間絶縁膜１１３は、層間絶縁膜１１３ａ及び第１配線層間絶縁膜１１３ｂにより構成されている。そして層間絶縁膜１１３ａは、例えばＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜５００ｎｍで形成され、第１配線層間絶縁膜１１３ｂは例えばプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜３００ｎｍで形成されている。
層間絶縁膜１１３ａには、スリット状のＷ（タングステン）プラグ１１４が形成されている。そしてＷプラグ１１４内には、ＴｉＮ（窒化チタン）／Ｔｉ（チタン）構造のバリアメタルが形成され、Ｗが埋め込まれている。Ｗプラグ１１４上には配線層１１１が形成されている。配線層１１１は、Ｔａ（タンタル）／ＴａＮ（窒化タンタル）構造のバリアメタルにＣｕが埋め込まれている。
層間絶縁膜１１３上にＣｕ拡散防止絶縁膜（エッチングストッパー膜若しくはライナー膜と呼ばれることもある。以下、単に拡散防止膜と称する）１２２が形成されている。拡散防止膜１２２上に、層間絶縁膜１２３が形成されている。そして層間絶縁膜１２３には、複数のダミービア１２５及びスリット状のスリットビア１２４が形成されている。スリットビア１２４は、配線層１１１上に形成されている。そしてダミービア１２５は、ダイシング領域側に形成されている。
層間絶縁膜１２３上に拡散防止膜１３２が形成されている。拡散防止膜１３２上に、複数のダミービア１３５及びスリット状のスリットビア１３４が形成された層間絶縁膜１３３が形成されている。スリットビア１３４はスリットビア１２４上に形成されている。そしてダミービア１３５は、ダミービア１２５上に形成されている。
層間絶縁膜１３３上に拡散防止膜１４２が形成されている。拡散防止膜１４２上に、複数のダミービア１４５及びスリット状のスリットビア１４４が形成された層間絶縁膜１４３が形成されている。スリットビア１４４は、スリットビア１３４上に形成されている。そしてダミービア１４５は、ダミービア１３５上に形成されている。
層間絶縁膜１４３上に拡散防止膜１５２が形成されている。拡散防止膜１５２上に、複数のダミービア１５５及びスリット状のスリットビア１５４が形成された層間絶縁膜１５３が形成されている。スリットビア１５４は、スリットビア１４４上に形成されている。そしてダミービア１５５は、ダミービア１４５上に形成されている。
層間絶縁膜１５３上に拡散防止膜１６２が形成されている。拡散防止膜１６２上に、複数のダミービア１６５及びスリット状のスリットビア１６４が形成された層間絶縁膜１６３が形成されている。スリットビア１６４はスリットビア１５４に接して形成されている。さらに、ダミービア１６５は、ダミービア１５５に接して形成されている。
図２に示すように、第５層目のダミービア１５５の径は、例えば０．１４μｍであり、例えば１μｍピッチで縦横に等間隔に配列されている。第２層から第４層に形成されたダミービアついても、同様に形成されている。また、ダミービア１６５の径は０．２８μｍであり、例えば２μｍピッチで縦横に等間隔に配列されている。
拡散防止膜１２２，１３２，１４２，１５２，１６２は、例えばＳｉＣ（炭化シリコン）膜（ｋ〜４．８）５０ｎｍで形成されている。そして、層間絶縁膜１２３，１３３，１４３，１５３は、Ｌｏｗ−ｋ膜であるＳｉＯＣ（炭素含有シリコン酸化膜）膜（ｋ〜２．８）が用いられ膜厚５００ｎｍで形成されている。層間絶縁膜１６３は、ＵＳＧ膜（ｋ〜４．１）で約１０００ｎｍで形成されている。
スリットビア１２４，１３４，１４４，１５４，１６４及びダミービア１２５，１３５，１４５，１５５，１６５は、Ｔａ（タンタル）／ＴａＮ（窒化タンタル）構造のバリアメタルにＣｕが埋め込まれている。
層間絶縁膜１６３上には、パッシベーション膜１７３が形成されている。パッシベーション膜１７３は、例えばプラズマＳｉＮ（窒化シリコン）膜（ｋ〜７）５００ｎｍで形成されている。そして第１パッシベーション膜１７３内にはホール１７４が形成されている。そして、第１パッシベーション膜１７３上にはＡｌ（アルミニウム）配線層１７１が形成されている。
Ａｌ配線層１７１は、バリアメタルＴｉＮ／Ｔｉ膜を含むＡＬ（アルミニウム）積層膜によって形成されている。そしてＡｌ配線層１７１の膜厚は、１０００ｎｍに形成されている。Ａｌ配線層１７１を覆うように、第２パッシベーション膜１８３が形成されている。第２パッシベーション膜１８３は、例えばプラズマＳｉＮ膜を材料として、１０００ｎｍの厚みで形成されている。
なお、Ｗプラグ１１４、配線層１１１、スリットビア１２４，１３４，１４４，１５４，１６４、及びＡｌ配線層１７１で、シールリング部１９０を形成している。
そして、ダミービア１２５，１３５，１４５，１５５，１６５は、シールリング部１９０の周りに配置されている。すなわちダミービア１２５，１３５，１４５，１５５，１６５（ダミーパターン）は、シールリング部１９０を囲うように形成されている。
図３〜９は、図１に示した半導体装置の製造工程を示す図である。以下、これらの図に基いて本実施の形態に係る半導体装置の製造方法について説明する。
図３に示す工程においては、シリコン基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で例えば厚さ３００ｎｍのトレンチ分離１０２を形成する。次に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を８００ｎｍ堆積して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により３００ｎｍ研磨することによって、層間絶縁膜１１３ａを形成する。そして層間絶縁膜１１３ａに、例えば０．１０μｍ幅のレジストマスクを用いたドライエッチングにより、シールリング部１９０に対応する位置にスリット状の開口部を形成する。このとき、シリコン基板１０１と、層間絶縁膜１１３ａとは充分エッチング選択比のある条件でエッチングしている。
続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮ及びＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（図示せず）を形成した後、同じくＣＶＤ法によりタングステンを２００ｎｍ堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１１３ａ上のタングステン及びバリアメタルを除去することで、スリット状のＷプラグ１１４が形成される。
次に、層間絶縁膜１１３ａ上にプラズマＴＥＯＳ膜を３００ｎｍ堆積して第１配線層間絶縁膜１１３ｂを形成する。第１配線層間絶縁膜１１３ｂ上にレジストマスクＲ１を形成し、レジストマスクＲ１を用いてプラズマＴＥＯＳ膜をエッチングすることで、配線層１１１を形成するための開口部Ｋ１をＷプラグ１１４上に形成する（図４）。
次に、レジストマスクＲ１を除去した後、ＴａＮ及びＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（図示せず）を形成し、続いてＣｕをスパッタ法で１００ｎｍ堆積させてシード（図示せず）を形成する。そして配線層１１１の材料となるＣｕをメッキ法で１０００ｎｍ堆積させる。その後ＣＭＰ法を用いて層間絶縁膜１１３上のＣｕ及びバリアメタルを除去することで、配線層１１１が形成される（図５）。
次に、プラズマＳｉＣ膜を５０ｎｍ堆積させることで、拡散防止膜１２２を形成する。続いて例えばプラズマＳｉＯＣ膜を６００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１２３を形成する。その後、層間絶縁膜１２３を、レジストマスクＲ２を用いたドライエッチングにより、ダミービア１２５及びシールリング部１９０を構成するスリットビア１２４を形成するための開口部Ｋ２を形成する（図６）。
なお、このとき図示しない回路形成領域には、第２ビアを形成するための開口部（図示せず）がダミービア１２５及びスリットビア１２４の開口部Ｋ２と同時に形成されている。
次に回路形成領域に第２配線層を形成するための開口部（図示せず）を形成後、Ｔａ及びＴａＮをそれぞれ１０ｎｍずつスパッタ法により堆積する。そしてスパッタ法により、Ｃｕを１００ｎｍ堆積することでシードを形成する（図示せず）。その後メッキ法でＣｕを１０００ｎｍ堆積し、ＣＭＰ法で層間絶縁膜１２３上のＣｕ及びバリアメタルを除去する。そうして、ダミービア１２５及びスリットビア１２４を形成する（図７）。また回路形成領域には、第２ビア及び第２配線層が同時に形成されている。
次に、プラズマＳｉＣ膜を５０ｎｍ堆積させることで、拡散防止膜１３２を形成する。続いて例えばプラズマＳｉＯＣ膜を６００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１３３を形成する。その後、層間絶縁膜１３３を、レジストマスクを用いたドライエッチングにより、ダミービア１３５及びシールリング部１９０を構成するスリットビア１３４を形成するための開口部を形成する。
なお、このとき図示しない回路形成領域には、第３ビアを形成するための開口部（図示せず）がダミービア１３５及びスリットビア１３４の開口部と同時に形成されている。
次に回路形成領域には、第３配線層を形成するための開口部を形成する。その後Ｔａ及びＴａＮをそれぞれ１０ｎｍずつスパッタ法により堆積する。
次にスパッタ法により、Ｃｕを１００ｎｍ堆積することでシードを形成する。その後メッキ法でＣｕを１０００ｎｍ堆積し、ＣＭＰ法で層間絶縁膜１３３上のＣｕ及びバリアメタルを除去する。そうして、ダミービア１３５及びスリットビア１３４を形成する（図８）。また回路形成領域には、第３ビア及び第３配線層が同時に形成されている。
同様の手順にしたがって第４層目及び第５層目のダミービア１４５，１５５及びスリットビア１４４，１５４を形成する。また回路形成領域には、同時に第４，５ビア、第４，５配線層が形成される。形成方法は、第２層目及び第３層目と同様なので説明は省略する。
次に図９に示す工程においては、例えば、プラズマＳｉＣ膜を５０ｎｍ堆積させることで、拡散防止膜１６２を形成する。続いて例えばプラズマＴＥＯＳ膜を１２００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１６３を形成する。その後、層間絶縁膜１６３、ダミービア１６５及びシールリング部１９０を構成するスリットビア１６４を形成する。同時に回路形成領域には第６ビア及び第６配線層を形成している。
ここで、第６層目は、セミグローバル配線が形成される層に対応している。そして、セミグローバル配線を形成するセミグローバル工程は、第１〜５層目のローカル配線を形成する工程（ファイン工程）に比べて例えば倍の寸法でレイアウトされている。そのためダミービア１６５は、図９に示すように、０．２８μｍの径で形成され、例えば２μｍピッチ縦横に整列されてレイアウトされている。
次に層間絶縁膜１６３上にプラズマＳｉＮ膜５００ｎｍを堆積して第１パッシベーション膜１７３を形成する。その後、ホール１７４を第１パッシベーション膜１７３に形成する。さらに、ＴｉＮ／Ｔｉのバリアメタルを含むＡＬ積層膜を堆積後、パターニングしてＡｌ配線層１７１を形成する。さらに、プラズマＳｉＮ膜５００ｎｍ堆積後に第２パッシベーション膜１８３を形成する。そうして、図１に示した構造を形成することができる。
以上説明したように、本実施の形態に係る半導体装置は、ダイシング領域側において、ダミービアが形成されている。そのため、ダイシング時にクラックが発生しても、ダミービアによってクラックの進行が阻まれ、クラックがシールリング部１９０に到達するのを抑制することができる。クラックが、シールリング部１９０、さらにはシールリング部１９０を越えて回路形成領域に到達することを抑制できるので、回路形成領域の吸湿耐性を向上させ、信頼性の劣化を防止することができる。
また、シールリングが形成される領域のようなＣｕパターン率の低い箇所にＬｏｗ−ｋ膜を用いた場合、Ｌｏｗ−ｋ膜の占有面積が大きくなる。Ｌｏｗ−ｋ膜と拡散防止膜との密着性は高くないのでデラミネーション（膜剥がれ）が生じ易くなる問題がある。
本実施の形態では、ダミービアを形成することにより、Ｌｏｗ−ｋ膜の占有面積を減少することができる。そのため、Ｌｏｗ−ｋ膜を用いた場合であっても、膜剥がれを抑制することができる。
なお、本実施の形態では、層間絶縁膜としてＬｏｗ−ｋ膜であるプラズマＳｉＯＣ膜を用いた場合について述べたが、ＵＬＫ（Ｕｌｔｒａ Ｌｏｗ−ｋ）膜又はそれらの積層膜でも同様の効果を有する。
また、拡散防止膜１２２，１３２，１４２，１５２，１６２がプラズマＳｉＣ膜の場合について述べたが、より誘電率の低いプラズマＳｉＣ膜（ｋ：３〜４）やプラズマＳｉＮ膜又はそれらの積層膜であってもよい。また、拡散防止膜を形成しない場合でも同様の効果を有する。
さらにダミービア、スリットビアがＣｕから構成されている場合について説明したが、Ｗ，ＴａＮ，ＴｉＮ，Ｔａ，Ｔｉ又はこれらの積層膜であってもよい。
本実施の形態では、ダミービアが１μｍのピッチで、０．１４μｍ径のビアの場合について説明したが、ビアの径は、最小寸法の１〜１００倍程度までなら同様のことが言える。またビアのピッチについても、占有率が０．０１〜２０％の範囲であればよい。
ここで最小寸法とは、各層に形成されるビア若しくは配線の設計上のビア径、配線幅で定義される寸法を指している。
また、ダミービアの形状は、正方形の形状について示したが、同程度の開口率であれば長方形でもかまわない。
本実施の形態では、ダミービアを回路形成領域のビアと同時に形成する工程を示したが、回路形成領域のビアより先に形成しても、後に形成してもよい。さらに、シールリング部１９０のスリットビアと別に形成してもよい。また、各層が同じレイアウトで積層されている場合について述べたが、上層のレイアウトが下層のレイアウトに比べて半ピッチずらした場合でも同様のことが言える。そして、各層でビア径やピッチのレイアウトが異なっていてもよい。
＜実施の形態２＞
図１０は、本実施の形態２に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図１１は、図１０のＡ２−Ａ２線での上面図に対応している。また、図１０は図１１のＢ２−Ｂ２線断面図に対応している。本実施の形態では、各層にダミーメタル及び配線層がさらに形成されている。以下の説明では、実施の形態１と同一の構成には同一の符号を付し、重複する説明は省略する。
ダミーメタル１１６が配線層１１１と同一平面上に形成されている。そして、ダミーメタル１１６上にダミービア１２５が形成されている。ダミービア１２５上にはダミーメタル１２６が形成されている。ダミービア１３５，１４５，１５５，１６５上には、ダミーメタル１３６，１４６，１５６，１６６がそれぞれ形成されている。また、スリットビア１２４，１３４，１４４，１５４，１６４上には、配線層１２１，１３１，１４１，１５１，１６１がそれぞれ形成されている。
また図１１に示すように、複数のダミーメタル１５６は、ダミービア１５５の上端を覆うようにそれぞれ平行に配置されている。他の層に形成されたダミーメタルも同様に配置されている。ここでダミーメタルの線幅は、Ｃｕ堆積後のＣＭＰ工程で発生するディッシングを抑制するために１０μｍ以上の幅を用いず、例えば２μｍ幅で形成されている。また、スリットビア１５４上には配線層１５１が形成されている。
ダミーメタル１１６，１２６，１３６，１４６，１５６，１６６及び配線層１１１，１２１，１３１，１４１，１５１は、Ｔａ／ＴａＮ構造のバリアメタルにＣｕが埋め込まれている。
なお、Ｗプラグ１１４、配線層１１１，１２１，１３１，１４１，１５１，１６１及びスリットビア１２４，１３４，１４４，１５４，１６４、及びＡｌ配線層１７１でシールリング部１９０を形成している。
以下図１２〜１８を用いて、本実施の形態に係る半導体装置の製造方法について説明する。まず実施の形態１（図３）において説明したように、シリコン基板１０１上にトレンチ分離１０２、層間絶縁膜１１３及びＷプラグ１１４を形成する。
次に図１２に示す工程においては、プラズマＴＥＯＳ膜を３００ｎｍ堆積する。そしてレジストマスクＲ１を用いてプラズマＴＥＯＳ膜をエッチングし、ダミーメタル１１６及び配線層１１１に対応する開口部を形成する。
続いて図１３に示す工程においては、レジストマスクＲ１を除去した後、ＴａＮ及びＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（図示せず）を形成し、続いてＣｕをスパッタ法で１００ｎｍ堆積させてシード（図示せず）を形成する。そして配線層１１１の材料となるＣｕをメッキ法で１０００ｎｍ堆積させる。そして、ＣＭＰ法を用いて層間絶縁膜１０３上のＣｕ及びバリアメタルを除去することで、配線層１１１及びダミーメタル１１６が形成される。
次にプラズマＳｉＣ膜を５０ｎｍ堆積させることで、拡散防止膜１２２を形成する。続いて例えばプラズマＳｉＯＣ膜を６００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１２３を形成する。その後、レジストマスクＲ２を用いたドライエッチングにより、ダミービア１２５及びスリットビア１２４を形成するための開口部Ｋ２を層間絶縁膜１２３に形成する（図１４）。
なお、このとき図示しない回路形成領域には、第２ビアを形成するための開口部（図示せず）がダミービア１２５及びスリットビア１２４の開口部Ｋ２と同時に形成されている。
続いて図１５に示す工程においては、レジストマスクＲ３を用いて、層間絶縁膜１２３をエッチングすることで、ダミーメタル１２６及び配線層１２１を形成する領域を開口する。このとき、図示しない回路形成領域にも、第２配線層を形成するための開口部（図示せず）が形成されている。
次に図１６に示す工程においては、レジストマスクＲ３を除去後、Ｔａ及びＴａＮをそれぞれ１０ｎｍずつスパッタ法により堆積する。そしてスパッタ法によりＣｕを１００ｎｍ堆積することでシードを形成する（図示せず）。その後メッキ法でＣｕを１０００ｎｍ堆積し、ＣＭＰ法で層間絶縁膜１２３上のＣｕ及びバリアメタルを除去する。そうして、ダミービア１２５、スリットビア１２４、ダミーメタル１２５及び配線層１２１を同時に成する。また、回路形成領域にも図示しない第２ビア及び第２配線層が同時に形成される。
同様の手順にしたがって第３層目から第５層目のダミービア１３５，１４５，１５５、スリットビア１３４，１４４，１５４、ダミーメタル１３６，１４６，１５６及び配線層１３１，１４１，１５１を形成する（図１７）。回路形成領域にも、第３ビア〜第５ビア及び第３配線層〜第５配線層を同時に形成する。形成方法は第２層目と同様なので説明は省略する。
次に図１８に示す工程においては、例えば、プラズマＳｉＣ膜を５０ｎｍ堆積させることで、拡散防止膜１６２を形成する。続いて例えばプラズマＴＥＯＳ膜を１２００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１６３を形成する。
そして、図１４，図１５の説明と同様の手順にしたがって、層間絶縁膜１６３に、スリットビア１６４、ダミービア１６５、ダミーメタル１６６及び配線層１６１を形成する。同時に回路形成領域には第６ビア及び第６配線層を形成している。
ここで、第６層目は、セミグローバル配線が形成される層に対応している。そして、セミグローバル配線を形成するセミグローバル工程は、第１〜５層目のローカル配線を形成する工程（ファイン工程）に比べて例えば倍の寸法でレイアウトされている。従って、ダミービア１６５は、図１８に示すように、０．２８μｍの径で形成され、例えば２μｍピッチ縦横に整列されてレイアウトされている。
次に層間絶縁膜１６３上にプラズマＳｉＮ膜５００ｎｍを堆積して第１パッシベーション膜１７３を形成する。その後、ホール１７４を第１パッシベーション膜１７３に形成する。さらに、ＴｉＮ／Ｔｉのバリアメタルを含むＡＬ積層膜を堆積後、パターニングしてＡｌ配線層１７１を形成する。さらに、プラズマＳｉＮ膜５００ｎｍ堆積後に第２パッシベーション膜１８３を形成する。そうして、図１０に示した構造を形成することができる。
本実施の形態では、各層にダミーメタルを形成している。そのためダイシング時に発生するクラック等の伝播をさらに抑制することができる。シールリング部１９０がクラック等で露出することが防げるため、回路形成領域の吸湿性を向上できる。
また、Ｌｏｗ−ｋ膜と拡散防止膜は熱膨張率等に差がある。そのためＬｏｗ−ｋ膜と拡散防止膜間にストレスが生じる。本実施の形態では、ダミーメタルを設けることにより、Ｌｏｗ−ｋ膜と拡散防止膜に接する面積が減少する。その結果、Ｌｏｗ−ｋ膜と拡散防止膜間のストレスを緩和できる。
さらに、ダミーメタルを設けることで、ダミーメタルと上層に設けられた拡散防止膜との接触面積が大きくなる。ダミーメタルと拡散防止膜との密着性は、Ｌｏｗ−ｋ膜と拡散防止膜との密着性に比べて高いため、ダミーメタルの面積を大きくすることで、各層間の密着性を高めることができる。
また、ダミーメタルや配線層に太幅配線を用いた場合、Ｃｕ埋め込み後のＣＭＰ工程においてディッシングによりダミーメタルや配線層が断線する問題があった。
さらに、太幅配線を用いた場合、上層のダミービアと下層のダミーメタルの接合部（例えば、ダミービア１２５とダミーメタル１１６の接合部）に、高温保存（ＳＭ試験：Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ試験）後にボイド（ＳＩＶ：Ｓｔｒｅｓｓ Ｉｎｄｕｃｅｄ Ｖｏｉｄ）が生じ、信頼性が低下するという問題もあった。本実施の形態では、ダミーメタルや配線層に太幅配線を用いないようにレイアウトしているので、これらの問題を防止することができる。
＜実施の形態３＞
図１９は、本実施の形態３に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図２０は、図１９のＡ３−Ａ３線上面図に対応している。また図１９は、図２０のＢ３−Ｂ３線断面図に対応している。実施の形態１と同一の構成には同一の符号を付し、重複する説明は省略する。
本実施の形態に係る半導体装置は、図２０の上面図に示すように、ダミービア１５５の配列パターンが千鳥配置になっている。即ち、隣り合う列に形成されたダミービアが互いに半ピッチずれて形成されている。言い換えるとダミービア１５５は、平面視で複数の列に沿って配置され、隣り合う列に配置されたダミービア１５５は、交互に配置されることにより千鳥配置となっている。その他の層に形成されたダミービアも同様の配列になっている。製造方法は実施の形態１と同様であるので省略する。
以上のような構成を備えているので、実施の形態１と同様の効果を有する。また、実施の形態１においては、ダミービアが縦横に等間隔で並んでいたので、クラックがダミービア間を伝わり、シールリングに到達する可能性があった。本実施の形態では、ダミービアが上面からみて、千鳥配置されているので、クラックがダミービア間を伝わる可能性が低くなる。その結果、ダイシング時に発生するクラックの伝播をより抑制することができる。
＜実施の形態４＞
図２１は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。実施の形態４は、実施の形態２と実施の形態３との組み合わせであって、実施の形態２又は実施の形態３と同一の構成には同一の符号を付し、重複する説明は省略する。
図２２は、図２１のＡ４−Ａ４線での上面図に対応し、図２１は、図２２のＢ４−Ｂ４線断面図に対応している。図２２に示すように、ダミービア１５５の配列パターンが千鳥配置になっている。即ち、隣り合う列に形成されたダミービア１５５が互いに半ピッチずれて形成されている。さらにダミービア１５５上には、ダミーメタル１５６が形成されている。その他の層も同様の構成となっている。また、製造方法は実施の形態２と同様であるので省略する。
以上説明したように、本実施の形態では、ダミービアが千鳥配置され、各層にダミーメタルが形成されている。そしてダミーメタルはダミービアを覆うように配置されている。その結果、ダイシング時に発生するクラックの伝播をさらに抑制することができる。また、ダミーメタルが形成されることでＬｏｗ−ｋ膜と拡散防止膜のストレスを緩和し、密着性を高めることができる。
＜実施の形態５＞
図２３は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図２４は、図２３のＡ５−Ａ５線の上面図に対応し、図２３は、図２４のＢ５−Ｂ５線断面図に対応している。
本実施の形態は、図２４に示すように、ダミービア１５５に代えて、ダミースリットビア５５７が形成されている。ダミースリットビア５５７のスリット幅は、最小寸法で例えば０．１４μｍで形成されている。第２層から第４層の各層も同様の構成となっており、ダミースリットビア５２７，５３７，５４７が形成されている。第６層目のダミースリットビア５６７は、０．２８μｍのスリット幅で形成されている。
その他の構成は、実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。製造方法ついても、ダミービアに代えてダミースリットビアを形成することを除いては実施の形態１と同様であるので省略する。
以上説明したように、本実施の形態では、ダイシング領域側にダミービアに代えてダミースリットビアが形成されている。ダイシング領域側にダミースリットビアを形成することで、ダミービアを形成したものに比べてダイシング時に発生するクラックの伝播を抑制することができる。ダミースリットを配置することにより、シールリング部１９０にクラックが伝播するのを防止できるので、回路形成領域の吸湿耐性を向上できる。
さらに、ダミースリットビアのようにスリット状の構造にすることで、ダミービアに比べてＬｏｗ−ｋ膜の占有面積を減少することができる。そのため、Ｌｏｗ−ｋ膜と拡散防止膜のストレスを緩和することができる。
また、ダミースリットビアを設けることにより、Ｌｏｗ−ｋ膜と拡散防止膜との接触面積が小さくなるので、密着性を向上することができる。
＜実施の形態６＞
図２５は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図２６は、図２５のＡ６−Ａ６線での上面図に対応し、図２５は、図２６のＢ６−Ｂ６線断面図に対応している。
本実施の形態６は、実施の形態２と実施の形態５との組み合わせであって、実施の形態２又は実施の形態５と同一の構成には同一の符号を付し、重複する説明は省略する。
本実施の形態では、ダミースリットビアに加えて第１〜６層の各層にダミーメタルがさらに形成されている。
図２６に示すように、例えば第５層目に形成されたダミーメタル１５６は、ダミースリットビア５５７上に直交するように等間隔に形成されている。第２〜４層、及び第６層も同様に、ダミースリットビア５２７，５３７，５４７，５６７及びダミーメタル１２６，１３６，１４６，１５６，１６６が形成されている。第１層目については、ダミーメタル１１６のみが形成されている。
なお製造方法は、実施の形態２に示した製造方法と同様であるので詳細な説明は省略する。
ダミースリット上にダミーメタルを形成することで、ダイシング時に発生するクラックの伝播をダミースリットビアのみの構成に比べて抑制することができる。
また、ダミースリットビアにダミーメタルがさらに形成されることでＬｏｗ−ｋ膜の占有面積が減少し、Ｌｏｗ−ｋ膜と拡散防止膜のストレスを緩和し、密着性を高めることができる。
＜実施の形態７＞
図２７は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図２８は、図２７のＡ７−Ａ７線の上面図に対応し、図２７は、図２８のＢ７−Ｂ７線断面図に対応している。
本実施の形態は、図２８に示すようにダミースリットビア５５７の線幅を太く形成している。その他の構成は、実施の形態５と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
ダミースリットビアの線幅は、例えば１μｍで形成されている。第２層目〜第４層目も同様に線幅を太くしたダミースリットビア５２７，５３７，５４７が形成されている。第６層目には、例えば２μｍの線幅のダミースリットビア５６７が形成されている。
なお、製造方法は、ダミービアに代えてダミースリットビアを形成することを除いて、実施の形態１に示した製造方法と同様であるので省略する。
以上のように、線幅が太く形成された太幅ダミースリットビア構造を用いることで、線幅が細い場合に比べてダイシング時に発生するクラックの伝播をより抑制することができる。
また、太幅ダミースリットビアを形成することでＬｏｗ−ｋ膜の占有面積が減少する。そのため、Ｌｏｗ−ｋ膜と拡散防止膜のストレスを緩和することができる。
さらに、ダミースリットビアと上層に形成された拡散防止膜との接触面積が、細幅のダミースリットビアを用いた場合に比べて大きくなるので、密着性を向上することができる。
なお、ダミースリットビアの線幅は、１μｍに限らず、０．８μｍ〜２μｍであれば同様の効果が得られる。より一般的には、各層に形成されるビア若しくは配線の設計上のビア径、配線幅で定義される最小寸法の５倍〜２０倍で形成されれば同様の効果を有する。
但し、線幅に応じてエッチング条件や、ダミースリットビアを埋め込むためのＣｕメッキの膜厚等、製造工程の条件を最適化する必要がある。
＜実施の形態８＞
図２９は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図３０は、図２９のＡ８−Ａ８線の上面図に対応し、図３０は、図２９のＢ８−Ｂ８線断面図に対応している。
本実施の形態は、実施の形態６においてダミースリットビアの線幅を太く形成したものである。ダミースリットビアの線幅は、例えば１μｍで形成されている。その他の構成は、実施の形態６と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
以上のように、各層にダミーメタルを形成し、さらに線幅が太く形成された太幅ダミースリットビア構造を用いることで、線幅が細い場合に比べてダイシング時に発生するクラックの伝播をより抑制することができる。
また、Ｌｏｗ−ｋ膜の占有面積が減少するので、Ｌｏｗ−ｋ膜と拡散防止膜のストレスを緩和することができる。
さらに、Ｌｏｗ−ｋ膜と拡散防止膜との接触面積が、細い線幅のダミースリットビアを形成した場合に比べて小さくなるので、密着性を向上することができる。
なお、ダミースリットビアの線幅は、１μｍに限らず、０．８μｍ〜２μｍであれば同様の効果が得られる。より一般的には、各層に形成されるビア若しくは配線の設計上のビア径、配線幅で定義される最小寸法の５倍〜２０倍で形成されれば同様の効果を有する。但し、線幅に応じてエッチング条件や、ダミースリットビアを埋め込むためのＣｕメッキの膜厚等、製造工程の条件を最適化する必要がある。
＜実施の形態９＞
図３１は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図３２は、図３１のＡ９−Ａ９線断面図に対応し、図３１は図３２のＢ９−Ｂ９線断面図に対応している。
本実施の形態９は、実施の形態１と実施の形態５との組み合わせであって、実施の形態１又は実施の形態５と同一の構成には同一の符号を付し、重複する説明は省略する。
本実施の形態では、ダイシング領域側の第２層から第６層の各層にダミービアとダミースリットビアが形成されている。
図３２に示すように、ダミースリットビア５５７を挟んで両側にダミービア１５５が縦横に等間隔に形成されている。その他の層も同様の構造を備えている。
以上のような構造を備えているので、ダイシング時に発生するクラックがダミービア間を伝播しても、ダミースリットビアによりクラックの伝播を妨げることができる。そのため、実施の形態１に示した構造に比べてクラックの伝播を低減することができる。
また、ダミービアとダミースリットビアを組み合わせた構造を備えているので、ダミービアのみを備える実施の形態１の構造に比べてＬｏｗ−ｋ膜の占有面積を減少することができる。そのため、Ｌｏｗ−ｋ膜と拡散防止膜間のストレスを緩和することができる。
さらに、Ｌｏｗ−ｋ膜と拡散防止膜の接触面積が小さくなるので、密着性を向上することができる。
＜実施の形態１０＞
図３３は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図３４は、図３３のＡ１０−Ａ１０線での上面図に対応し、図３３は、図３４のＢ１０−Ｂ１０線断面図に対応している。
本実施の形態１０は、実施の形態２と実施の形態９との組み合わせであって、実施の形態２又は実施の形態９と同一の構成には同一の符号を付し、重複する説明は省略する。
図３３に示すように、ダイシング領域側にダミースリットビア及びダミービアが形成され、第１層から第６層の各層にダミーメタルが形成されている。また図３４に示すように、ダミースリットビア５５７の両側にダミービア１５５が縦横に等間隔に形成されている。そしてダミースリットビア５５７及びダミービア１５５を覆うようにダミーメタル１５６が形成されている。第２〜４層、第６層の各層についても同様に構成されている。
なお、製造方法は、実施の形態２とほぼ同様であるので省略する。
ダミースリットビア及びダミービアを覆うように各層にダミーメタルを形成することで、実施の形態９の構造に比べてダイシング時に発生するクラックの伝播をさらに抑制することができる。
また、ダミーメタルを設けることにより、Ｌｏｗ−ｋ膜が拡散防止膜に接する面積が減少する。その結果、Ｌｏｗ−ｋ膜と拡散防止膜間のストレスを緩和できる。さらに各層間の密着性を高めることができる。
＜実施の形態１１＞
図３５は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。図３６は、図３５のＡ１１−Ａ１１線上面図に対応する。また図３５は、図３６のＢ１１−Ｂ１１線断面図に対応している。
本実施の形態では図３６に示すように、ダミースリットビア５５７を挟んでダミービア１５５が形成されている。またダミービア１５５は千鳥配置されている。その他の各層についても同様の構成となっている。
その他の構成は実施の形態９と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。また製造方法は、実施の形態１において説明した製造方法と同様のため省略する。
本実施の形態では、ダミービアが千鳥配置されているので、ダミースリットビアに到達するクラックを減少することができる。そしてダミースリットビアを越えてクラックが進行した場合であっても、千鳥配置されたダミービアがダミースリットとシールリング部１９０の間にさらに形成されているので、クラックがシールリング部１９０に到達するのを、実施の形態９の構成に比べて低減することができる。
＜実施の形態１２＞
図３７は、本実施の形態に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。本実施の形態１２は、実施の形態２と実施の形態１１との組み合わせであって、実施の形態２又は実施の形態１１と同一の構成には同一の符号を付し、重複する説明は省略する。
なお製造方法は、実施の形態２において説明した製造方法と同様であるので、説明は省略する。
図３８は、第５層目の上面図に対応している。図３８に示すように、ダミースリットビア５５７及びダミービア１５５を覆うようにダミーメタル１５６が形成されている。また第２〜４層、第６層の各層についても同様に構成されている。第１層目にはダミーメタル１１６のみが形成されている。
本実施の形態は、ダミースリットビア及びダミービアを覆うようにダミーメタルを形成している。そのため、実施の形態１１の構造に比べてダイシング時に発生するクラックの伝播をさらに抑制することができる。
さらに、ダミーメタルを設けることにより、Ｌｏｗ−ｋ膜が拡散防止膜に接する面積が減少する。その結果、Ｌｏｗ−ｋ膜と拡散防止膜間のストレスを緩和できる。そして各層間の密着性も高めることができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す上面図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態１に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す上面図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態２に係る半導体装置の製造工程を説明するための図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す上面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す上面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す上面図である。 実施の形態６に係る半導体装置の構成を示す断面図である。 実施の形態６に係る半導体装置の構成を示す上面図である。 実施の形態７に係る半導体装置の構成を示す断面図である。 実施の形態７に係る半導体装置の構成を示す上面図である。 実施の形態８に係る半導体装置の構成を示す断面図である。 実施の形態８に係る半導体装置の構成を示す上面図である。 実施の形態９に係る半導体装置の構成を示す断面図である。 実施の形態９に係る半導体装置の構成を示す上面図である。 実施の形態１０に係る半導体装置の構成を示す断面図である。 実施の形態１０に係る半導体装置の構成を示す上面図である。 実施の形態１１に係る半導体装置の構成を示す断面図である。 実施の形態１１に係る半導体装置の構成を示す上面図である。 実施の形態１２に係る半導体装置の構成を示す断面図である。 実施の形態１２に係る半導体装置の構成を示す上面図である。
符号の説明
１１１ 配線層、１１４ Ｗプラグ、１２４，１３４，１４４，１５４，１６４ スリットビア、１２５，１３５，１４５，１５５，１６５ ダミービア、１７１ Ａｌ配線層、１９０ シールリング部。

Claims (7)

  1. 比誘電率が３以下の層間絶縁膜と、
    半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の前記層間絶縁膜内に形成されたシールリング部と
    を備える半導体装置であって、
    前記半導体チップのダイシング領域において、前記層間絶縁膜内に前記シールリング部を囲うように形成されたダミーパターン
    を備えることを特徴とする半導体装置。
  2. 前記ダミーパターンがビア状に形成されたダミービアであることを特徴とする請求項１に記載の半導体装置。
  3. 前記ダミービアは、平面視で複数の列に沿って配置され、隣り合う列に配置された前記ダミービアは、交互に配置されることにより千鳥配置となっていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ダミーパターンは、スリット状に形成されたダミースリットビアであることを特徴とする請求項１に記載の半導体装置。
  5. 前記ダミーパターンは、スリット状に形成されたダミースリットビアをさらに備えることを特徴とする請求項２又は請求項３に記載の半導体装置。
  6. 前記ダミースリットビアの線幅が最小寸法の５倍から２０倍であることを特徴とする請求項４又は請求項５に記載の半導体装置。
  7. 前記ダミーパターン上に形成されたダミーメタルをさらに備えることを特徴とする請求項１から請求項６の何れかに記載の半導体装置。
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