JP2014175585A - 半導体装置およびレイアウト設計システム - Google Patents

Abstract

【課題】多重に形成したシールリング間をブリッジパタンで等間隔に接続したシールリング領域を備える半導体装置において、ブリッジパタンの局所的な配置調整が不適切な場合、半導体装置の信頼性低下が懸念される。
【解決手段】半導体装置（１）は、第１間隔（ｄｓ１）で所定数配置されたブリッジパタン（ｂｒ）を有する第１グループ（Ｇｓｅ１）と、前記第１グループから第２間隔（ｄｓ２）離れた位置に、前記第１間隔で所定数配置された前記ブリッジパタンからなる第２グループ（Ｇｓｅ２）と、を有し、前記第２間隔は前記第１間隔より大きく設定される。
【選択図】図２

Description

本発明は、保護領域を備える半導体装置およびレイアウト設計システムに関する。

半導体装置（以下、半導体チップ、と記載する場合もある。）のダイシング面から侵入する湿気等により、半導体チップに形成された回路素子や配線層への悪影響が懸念される。この湿気の侵入は、層間絶縁層として低誘電率絶縁材料が採用された半導体チップにおいて、より顕著に発生する。さらに、その半導体チップのダイシングや樹脂封止に起因する層間絶縁層のクラックにより、半導体チップに形成された回路素子や配線等の破壊も懸念される。

特許文献１は、半導体基板上に形成された素子形成領域と、素子形成領域の周囲に形成されたシールリング領域と、を備える半導体装置を開示する。シールリング領域は、配線が形成された配線層と、複数列のスリットビアが形成されたビア層と、を有する。

特許文献１に開示される通り、素子形成領域の周囲に、その保護領域として形成されるシールリング領域は、スリットビアおよび配線層で形成されるシールリングを多重に配置する構成が一般的である。シールリングを多重化することで、素子形成領域への湿気侵入および層間絶縁層のクラック発生を、より確実に抑制することが可能となる。

多重に配置される各シールリングは、さらに、スリットビアおよび配線層が延在する方向に対して垂直方向に形成される複数のブリッジパタンを有する。各ブリッジパタンは、シールリングと同様に、スリットビアおよび配線層で構成される。ブリッジパタンのスリットビアおよび配線層は、外側と内側に対面して配置されるシールリングのスリットビアおよび配線層間を各々接続する。各シールリングを複数のブリッジパタンで接続することにより、シールリング領域の機械的強度が向上する。

特開２００６−２１０６４８号公報

シールリング領域のレイアウト設計は、デザインルールに基づき、基本となる幾つかのセルデータの組み合わせで実現される。各シールリング間に複数配置されるブリッジパタンも、ブリッジパタンを含む基本セルを所定ピッチで所定数配置することで、半導体チップに形成される。素子形成領域およびシールリング領域の大きさは、同一のデザインルールで設計される場合でも、半導体チップ毎に異なる。半導体チップサイズの変更に伴い、ブリッジパタンを等間隔で均一に配置できない場合、ブリッジパタン間の距離を、局所的に変更する必要がある。この変更は、ブリッジパタンを含む基本セルの配置間隔の局所的変更により調整される。

ブリッジパタンを含む基本セルの局所的配置変更が不適切な場合、シールリング領域の機械的強度が低下し、半導体チップの信頼性低下が懸念される。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体基板に形成された回路設計領域と、回路設計領域の周囲に配置されたシールリング領域と、を備える半導体装置であって、シールリング領域は、第１シールリングコーナーセルおよび第２シールリングコーナーセルと、第１シールリングコーナーセルおよび第２シールリングコーナーセルと接続される第１シールリングおよび第２シールリングと、第１シールリングおよび第２シールリングと接続される複数の第１ブリッジパタンと、を有し、複数の第１ブリッジパタンは、第１シールリングコーナーセルと隣接して、第１間隔で所定数配置された第１ブリッジパタンからなる第１グループと、第１グループと第２間隔離れた位置に、第１間隔で所定数配置された第１ブリッジパタンからなる第２グループと、を有し、第２間隔は、第１間隔より大きい、半導体装置である。

前記一実施の形態によれば、シールリングと接続されるブリッジパタンの局所的な配置調整はチップ外周辺の中央部近傍で行われ、その結果、シールリング領域の機械的強度が維持された半導体装置を実現することが可能となる。

実施の形態１に係る半導体装置の構成図である。 実施の形態１に係る半導体装置が備えるシールリング領域の平面図である。 実施の形態１に係る半導体装置が備えるシールリングエッジセルの平面図および断面図である。 実施の形態１に係る半導体装置が備えるブリッジ間隔調整セルの平面図および断面図である。 実施の形態１に係る半導体装置が備えるシールリングコーナーセルの平面図である。 実施の形態１に係る半導体装置が備えるシールリング領域の平面図である。 実施の形態１に係る半導体装置が備えるシールリング領域の断面図である。 実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８の構成図である。 実施の形態に係るシールリング／クラック延伸防止レイアウト生成システムが生成するチップセルデータの構成図である。 実施の形態に係るシールリング／クラック延伸防止レイアウト生成システムにおける、シールリング領域生成ステップを示すフローチャートである。 図１０のシールリング領域生成ステップで必要な主要領域の矩形座標と、主要領域間の距離との関係を示す図である。 図１０のステップＳ６で計算されるシールリングコーナーセル間の間隔を説明する図面である。 図１０のステップＳ８の処理に基づき、シールリングコーナーセル間に、所定数のシールリングエッジセルが配置されたレイアウト図である。 図１０のステップＳ９の処理に基づき、第１シールリングエッジセル群および第２シールリングエッジセル群を、シールリングコーナーセル間の配置したレイアウト図である。 図１０のステップＳ９の処理に基づき、さらに、シール間隔調整セル群を配置したレイアウト図である。 実施の形態に係るシールリング／クラック延伸防止レイアウト生成システムにおける、シールリング領域を生成するステップＳ９の変形例を示すフローチャートである。 実施の形態２に係る半導体装置の構成図である。 図８のシールリング／クラック延伸防止レイアウト生成システムにおける、図１７の半導体装置が備えるシールリング領域生成ステップを示すフローチャートである。 図１７の半導体装置が備える主要領域の矩形座標および主要領域間の距離と、テーブルファイル記述との関係を示す図である。 実施の形態３に係る半導体装置の構成図である。 図２０の半導体装置が備えるクラック延伸防止領域の平面図および断面図である。 実施の形態に係るシールリング／クラック延伸防止レイアウト生成システムにおける、クラック延伸防止領域生成ステップを示すフローチャートである。 実施の形態４に係る半導体装置の構成図である。 図２３の半導体装置が備えるシールリング領域およびクラック延在防止領域の平面図である。 実施の形態５に係る半導体装置の構成図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１に係る半導体装置＞
図１を参照して、実施の形態１に係る半導体装置１の構成を説明する。

以下の説明において、ブリッジパタンｂｒの間隔とは、特に説明がない限り、ブリッジパタンｂｒの中心間隔を意味する。

半導体装置１は、回路設計領域１Ｄと、シールリング領域ＳＲと、チップ外周辺１１、１２、１３、および１４（以下、チップ外周辺１１−１４と記載。他の構成要件の場合も同様。）を備える。回路設計領域１Ｄは、各種機能ブロック、入出力部およびボンディングパッド等を有する。シールリング領域ＳＲは、シールリングコーナーセルＳＣ１−ＳＣ４およびシールリングエッジ部Ｓｅ１−Ｓｅ４を、有する。チップ外周辺１１−１４は、ダイシングにより個片化された半導体装置１の各切断辺である。

シールリングコーナーセルＳＣ１−ＳＣ４は、同一構造を有し、配置される場所に応じて、配置方向が異なる。例えば、半導体装置１の左下にシールリングコーナーセルＳＣ１を配置した場合、シールリングコーナーセルＳＣ２−ＳＣ４の向きは、シールリングコーナーセルＳＣ１の向きを時計回りに、順次９０度回転させたものである。図１のシールリングコーナーセルＳＣ１−ＳＣ４を示す矩形中央部に記載されている矢印は、それらの配置方向を示す。本明細書では、その基本となるシールリングコーナーセルＳＣ１のレイアウトデータを、シールリングコーナーセルＳＣと記載する。

シールリングエッジ部Ｓｅ１は、シールリング領域ＳＲにおいて、シールリングコーナーセルＳＣ１およびシールリングコーナーセルＳＣ４間に配置された複数のシールリングエッジセルＳＥ、および１つまたは複数のブリッジ間隔調整セルＳＦで構成される。

シールリングエッジ部Ｓｅ２は、シールリング領域ＳＲにおいて、シールリングコーナーセルＳＣ１およびシールリングコーナーセルＳＣ２間に配置された複数のシールリングエッジセルＳＥで構成される。

シールリングエッジ部Ｓｅ３は、シールリング領域ＳＲにおいて、シールリングコーナーセルＳＣ２およびシールリングコーナーセルＳＣ３間に配置された複数のシールリングエッジセルＳＥ、および１つまたは複数のブリッジ間隔調整セルＳＦで構成される。

シールリングエッジ部Ｓｅ４は、シールリング領域ＳＲにおいて、シールリングコーナーセルＳＣ３およびシールリングコーナーセルＳＣ４間に配置された複数のシールリングエッジセルＳＥで配置される。シールリングエッジ部Ｓｅ１−Ｓｅ４を構成するシールリングエッジセルＳＥおよびブリッジ間隔調整セルＳＦの数は、半導体装置１の大きさや設計基準等に基づき、適宜設定される。

シールリングエッジ部Ｓｅ１−Ｓｅ４に各々配置されるシールリングエッジセルＳＥおよびブリッジ間隔調整セルＳＦは、配置されるシールリングエッジ部Ｓｅ１−Ｓｅ４に応じて、配置方向が異なる。例えば、シールリングエッジ部Ｓｅ２に配置されるシールリングエッジセルＳＥの向きは、シールリングエッジ部Ｓｅ１に配置されるシールリングエッジセルＳＥを時計回りに９０度回転させた向きに設定される。シールリングエッジ部Ｓｅ３−Ｓｅ４に配置されるシールリングエッジセルＳＥまたはブリッジ間隔調整セルＳＦの回転角度も、上記と同様に設定される。

図２を参照して、実施の形態１に係る半導体装置１が備えるシールリング領域ＳＲの平面図を説明する。

上述の通り、シールリング領域ＳＲは、シールリングコーナーセルＳＣ１−ＳＣ４およびシールリングエッジ部Ｓｅ１−Ｓｅ４を備える。図２に示される通り、シールリングエッジ部Ｓｅ１は、第１シールリングエッジセル群Ｇｓｅ１、第２シールリングエッジセル群Ｇｓｅ２、およびブリッジ間隔調整セル群Ｇｓｆを有する。後述の通り、シールリング領域ＳＲは、複数の配線層と、異なる配線層を接続するビアと、で構成される。図２は、その内、１つの配線層およびその配線層と接続されるビアの各平面パタンを示す。

第１シールリングエッジセル群Ｇｓｅ１は、シールリングコーナーセルＳＣ１に隣接して配置される。第１シールリングエッジセル群Ｇｓｅ１は、チップ外周辺１１の方向に、互いに隣接して配置された複数のシールリングエッジセルＳＥを有する。第１シールリングエッジセル群Ｇｓｅ１の左端部に配置されるシールリングエッジセルＳＥは、シールリングコーナーセルＳＣ１と隣接して配置される。

第２シールリングエッジセル群Ｇｓｅ２は、シールリングコーナーセルＳＣ４に隣接して配置される。第２シールリングエッジセル群Ｇｓｅ２は、チップ外周辺１１の方向に、互いに隣接して配置された複数のシールリングエッジセルＳＥを有する。第２シールリングエッジセル群Ｇｓｅ２の右端部に配置されたシールリングエッジセルＳＥは、シールリングコーナーセルＳＣ４と隣接して配置される。

ブリッジ間隔調整セル群Ｇｓｆは、第１シールリングエッジセル群Ｇｓｅ１の右端部に配置されたシールリングエッジセルＳＥと、第２シールリングエッジセル群Ｇｓｅ２の左端部に配置されたシールリングエッジセルＳＥと、の間に配置される。ブリッジ間隔調整セル群Ｇｓｆは、少なくとも１つ以上のブリッジ間隔調整セルＳＦを有する。

ブリッジ間隔調整セルＳＦは、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２間に、所定のピッチで配置される。この場合、ブリッジ間隔調整セルＳＦの１つは、一部、シールリングエッジセルＳＥと重ねて配置される場合がある。ここで、”重ねて配置”とは、レイアウトデータ上の配置である。半導体装置１に形成される配線パタン等は、対応するレイアウトデータをＯＲ処理した形状に形成される。

シールリング領域ＳＲは、回路設計領域１Ｄを囲む８重のシールリングｓｒ１−ｓｒ８を備える。さらに、シールリングｓｒ１−ｓｒ８間は、複数のブリッジパタンｂｒで接続される。この結果、シールリング領域ＳＲは、シールリングｓｒ１−ｓｒ８で挟まれた各領域が、ブリッジパタンｂｒで複数の小領域に仕切られた構造を有する。この構造は、シールリング領域ＳＲの機械的強度向上と、耐湿性向上に寄与する。

ブリッジパタンｂｒの局所的な配置調整の必要性について説明する。
ブリッジ間隔調整セル群Ｇｓｆは、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２間に配置される。シールリングエッジ部Ｓｅ１の長さがシールリングエッジセルＳＥの幅ｗｓｅの整数倍の場合、シールリングエッジ部Ｓｅ１は、シールリングエッジセルＳＥのみで構成される。その場合、シールリングエッジ部Ｓｅ１におけるブリッジパタンｂｒは、設計基準を満たす所定の間隔で均等に配置される。

一方、シールリングエッジ部Ｓｅ１の長さがシールリングエッジセルＳＥの幅ｗｓｅの整数倍でない場合、ブリッジパタンｂｒを配置できない領域が局所的に発生する。ブリッジ間隔調整セル群Ｇｓｆは、そのブリッジパタンｂｒが配置できない領域に対応する。

ブリッジパタンｂｒが配置できない理由は、半導体装置１の設計基準に違反する配置となるからである。具体的には、隣接するブリッジパタンｂｒが有する配線層やビアの間隔が、設計基準で規定されている最小値より小さい場合があげられる。従って、ブリッジ間隔調整セル群Ｇｓｆに配置されるブリッジ間隔調整セルＳＦはブリッジパタンｂｒを有せず、シールリングｓｒ１−ｓｒ８の一部を構成するパタンのみで構成される。

このブリッジ間隔調整セルＳＦが配置される領域近傍において、ブリッジパタンｂｒの間隔は、他の部分と比較して大きくなる。このため、シールリング領域ＳＲの機械的強度が低下する。

半導体装置１のコーナー部近傍は、ダイシングや樹脂封止に起因する応力の影響を受けやすい。従って、そのコーナー部およびコーナー部近傍のシールリングｓｒ１−ｓｒ８に付加するブリッジパタンｂｒは、設計基準を満足する範囲で、出来るだけ短い間隔で均等に配置することが望ましい。一方、半導体装置１のチップ外周辺１１等の中央部近傍は、コーナー部近傍と比べ、ダイシングや樹脂封止に起因する応力の影響は、比較的少ない。従って、ブリッジ間隔調整セルＳＦをチップ外周辺１１等の中央部近傍に配置することが望ましい。

局所的に配置調整されたブリッジパタンｂｒ間の間隔について説明する。
シールリング領域ＳＲが有するブリッジパタンｂｒのうち、第１シールリングエッジセル群Ｇｓｅ１に対応する領域におけるブリッジパタンｂｒの配置ピッチは、シールリングエッジセルＳＥの幅ｗｓｅ、即ち、シールリングエッジセルＳＥの配置ピッチと同一である。同様に、第２シールリングエッジセル群Ｇｓｅ２に対応する領域におけるブリッジパタンｂｒの配置ピッチも、幅ｗｓｅに設定される。

一方、ブリッジ間隔調整セル群Ｇｓｆは、ブリッジパタンｂｒを持たないブリッジ間隔調整セルＳＦで構成される。その結果、シールリング領域ＳＲにおいて、ブリッジ間隔調整セル群Ｇｓｆと対応する領域にはブリッジパタンｂｒは存在しない。この結果、シールリングエッジ部Ｓｅ１の長さとシールリングエッジセルの幅ｗｓｅとの関係でブリッジパタンｂｒが配置できない領域が局所的に発生した場合、ブリッジパタンｂｒを配置しない領域として、チップ外周辺１１の中央部近傍が設定される。

ブリッジパタンｂｒの局所的な配置変更を伴うシールリング領域ＳＲの特徴は、ブリッジパタンｂｒ間の間隔として把握される。図２に示される通り、第１シールリングエッジセル群Ｇｓｅ１において、ブリッジパタンｂｒは、シールリングエッジセルＳＥの幅ｗｓｅと等しいピッチで配置される。即ち、シールリングコーナーセルＳＣ１と隣接して配置される第１シールリングエッジセル群Ｇｓｅ１において、ブリッジパタンｂｒは、第１間隔ｄｓ１（＝ｗｓｅ）で所定数配置される。

一方、ブリッジ間隔調整セル群Ｇｓｆを挟んで対向して配置されるブリッジパタンｂｒの間隔は、第２間隔ｄｓ２を有する。この第２間隔ｄｓ２は、間隔ｄｓ１に、ブリッジ間隔調整セル群Ｇｓｆに配置されるブリッジ間隔調整セルＳＦの幅の合計値とほぼ等しい。即ち、間隔ｄｓ１と間隔ｄｓ２は、以下の関係にある。
ｄｓ１＜ｄｓ２
この結果、ブリッジパタンｂｒの局所的な配置調整、即ち、配置間隔の拡大は、チップ外周辺１１の中央部近傍で行われる。

シールリング領域ＳＲのブリッジパタンｂｒの配置は、シールリングコーナーセルＳＣ１が有するブリッジパタンｂｒと、第１シールリングエッジセル群Ｇｓｅ１の左端に配置されるブリッジパタンｂｒとの間隔ｄｓ３に関しても考慮されることが好ましい。即ち、間隔ｄｓ３は、チップ外周辺１１の中央部近傍で設定されるブリッジパタンｂｒ間の間隔ｄｓ２よりも小さく（ｄｓ３＜ｄｓ２）設定されることが好ましい。より好ましくは、間隔ｄｓ３は間隔ｄｓ１と等しく（ｄｓ３＝ｄｓ１）設定される。

図３を参照して、実施の形態１に係る半導体装置１が備えるシールリングエッジセルＳＥの平面図および断面図を説明する。

シールリングエッジセルＳＥは、半導体基板（図示せず）上に形成された配線層Ｍ１−Ｍ６と、各配線層を接続するビアＶ１２−Ｖ５６と、で構成される。ビアＶ１２−Ｖ５６は、図示しない層間絶縁層に埋設される。

図３（ａ）は、シールリングエッジセルＳＥが有する配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ４５の各平面図を示す。配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ４５は、各々、平面視で同一形状を有する。横方向の８本のパタンは、シールリングｓｒ１−ｓｒ８の一部を構成する。縦方向の７本のパタンは、ブリッジパタンｂｒを構成する。シールリングエッジセルＳＥの幅はｗｓｅ、高さはｈｓｅである。

図３（ｂ）は、シールリングエッジセルＳＥが有する配線層Ｍ５−Ｍ６およびビアＶ５６の各平面図を示す。３本の太い配線パタンは、平面視で同一形状を有する配線層Ｍ５−Ｍ６を示す。２本の細い配線パタンは、配線層Ｍ５の形状を示す。太い配線パタンは、配線層Ｍ１−Ｍ４で構成される直下の２本のシールリングを覆うように形成される。細い配線パタンは、配線層Ｍ１−Ｍ４で構成される直下の１本のシールリングと平面視で重なるように形成される。太い配線パタンおよび細い配線パタンは、いずれも、シールリングｓｒ１−ｓｒ８の一部を構成する。

図３（ｃ）は、シールリングエッジセルＳＥのＹ１１−Ｙ１１’方向の断面図を示す。配線層Ｍ１−Ｍ２、配線層Ｍ２−Ｍ３、配線層Ｍ３−Ｍ４、配線層Ｍ４−Ｍ５、および配線層Ｍ５−Ｍ６は、各々、ビアＶ１２、ビアＶ２３、ビアＶ３４、ビアＶ４５、およびビアＶ５６を介して接続される。配線層Ｍ６およびビアＶ５６の形状は、下層配線Ｍ１−Ｍ５やビアＶ１２−Ｖ４５の形状と比較し、より大きく設定された最小寸法が適用される。

図４を参照して、実施の形態１に係る半導体装置１が備えるブリッジ間隔調整セルＳＦの平面図および断面図を説明する。

図４（ａ）は、ブリッジ間隔調整セルＳＦが有する配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ４５の各平面図を示す。配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ４５は、各々、平面視で同一形状を有する。横方向の８本のパタンは、シールリングｓｒ１−ｓｒ８の一部を構成する。ブリッジ間隔調整セルＳＦの幅はｗｓｆ、高さは、シールリングエッジセルＳＥと同じｈｓｅに設定される。

ブリッジ間隔調整セルＳＦは、シールリングエッジセルＳＥと異なり、ブリッジパタンｂｒを有しない。上述の通り、ブリッジ間隔調整セル群Ｇｓｆは、互いに隣接して配置されたブリッジ間隔調整セルＳＦを有する。第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２の間隔が、ブリッジ間隔調整セルＳＦの幅ｗｓｆの整数倍でない場合、その小数部の値に相当する間隔は、ブリッジ間隔調整セルＳＦの一部を第２シールリングエッジセル群Ｇｓｅ２の左端部に配置されるシールリングエッジセルＳＥに”重ねて”配置される。

図５を参照して、実施の形態１に係る半導体装置１が備えるシールリングコーナーセルＳＣの平面図を説明する。

図５（ａ）は、シールリングコーナーセルＳＣが有する配線層Ｍ１−Ｍ４およびビアＶ１２−４５の各平面図を示す。配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ４５は、各々、平面視で同一形状を有する。コーナー部を有する８本のパタンは、シールリングｓｒ１−ｓｒ８の一部を構成する。ブリッジパタンｂｒは、シールリングｓｒ１−ｓｒ８間に、シールリングの方向と垂直に配置される。

図５（ｂ）は、シールリングコーナーセルＳＣが有する配線層Ｍ５−Ｍ６およびビアＶ５６の各平面図を示す。３本の太い配線パタンは、平面視で同一形状を有する配線層Ｍ５−Ｍ６を示す。２本の細い配線パタンは、配線層Ｍ５の形状を示す。太い配線パタンは、配線層Ｍ１−Ｍ４で構成される直下の２本のシールリングを覆うように形成される。細い配線パタンは、配線層Ｍ１−Ｍ４で構成される直下の１本のシールリングと平面視で重なるように形成される。太い配線パタンおよび細い配線パタンは、いずれも、シールリングｓｒ１−ｓｒ８の一部を構成する。シールリングコーナーセルＳＣの幅はｗｓｃ、高さはｈｓｃに設定される。

図５は、シールリングコーナーセルＳＣの一例を示す。半導体装置１のコーナー部に配置されるシールリングの形状は、そのコーナー部に加えられる応力や層間絶縁層等の特性を考慮し、適宜設定される。

図６を参照して、実施の形態１に係る半導体装置１が備えるシールリング領域ＳＲの平面図を説明する。

図６は、図２に示される半導体装置１の左下部分を拡大表示した平面図である。シールリングコーナーセルＳＣ１に隣接して第１シールリングエッジセル群Ｇｓｅ１が配置される。第１シールリングエッジセル群Ｇｓｅ１と第２シールリングエッジセル群Ｇｓｅ２との間には、ブリッジ間隔調整セル群Ｇｓｆが配置される。図６に示されるブリッジ間隔調整セル群Ｇｓｆには、２つのブリッジ間隔調整セルＳＦが配置される。両ブリッジ間隔調整セルＳＦは、互いに隣接して配置される。右側のブリッジ間隔調整セルＳＦは、第２シールリングエッジセル群Ｇｓｅ２の左端に配置されるシールリングエッジセルＳＥと一部が重ねて配置される。

図７を参照して、実施の形態１に係る半導体装置１が備えるシールリング領域ＳＲの断面図を説明する。

図７（ａ）は、図６に示されるシールリング領域ＳＲのＸ１１−Ｘ１１’における断面図である。即ち、図７（ａ）は、図６に示されるシールリングｓｒ１−ｓｒ２間に配置されたブリッジパタンｂｒの断面形状を示す。ブリッジパタンｂｒは、同一形状を有する配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ３４を有する。なお、図面の煩雑化を避けるため、配線層Ｍ５−Ｍ６およびビアＶ４５−Ｖ４６は省略されている（図３参照）。

第１シールリングエッジセル群Ｇｓｅ１において、ブリッジパタンｂｒは、間隔ｄｓ１、即ち、シールリングエッジセルＳＥの幅ｗｓｅと等しいピッチで複数配置される。図７（ａ）では、配線層Ｍ４の中心間隔がブリッジパタンｂｒの間隔として定義されている。

ブリッジ間隔調整セル群Ｇｓｆを挟んで配置されるブリッジパタンｂｒ間の間隔は、間隔ｄｓ１より大きい値を有する間隔ｄｓ２となる。間隔ｄｓ２と間隔ｄｓ１の差は、ブリッジ間隔調整セルＳＦの幅ｗｓｆの合計値とほぼ等しい。

シールリングコーナーセルＳＣ１および第１シールリングエッジセル群Ｇｓｅ１の境界領域を挟んで対向して配置されるブリッジパタンｂｒは、間隔ｄｓ３の間隔で配置される。この間隔ｄｓ３は、間隔ｄｓ２より小さいことが好ましい。より好ましくは、間隔ｄｓ３と間隔ｄｓ１は、等しく設定される。

図７（ｂ）は、図６に示されるシールリング領域ＳＲのＸ２１−２１’における断面図である。即ち、図７（ｂ）は、図６に示されるシールリングｓｒ１の断面形状を示す。この断面図から理解されるように、シールリングｓｒ１は、配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ３４を構成する各導電材料からなる”壁”として構成される。図示しないが、ブリッジパタンの構成も同様である。

半導体装置１が備える局所的に配置調整されたブリッジパタンｂｒは、以下の効果を奏する。

半導体装置１のチップコーナー部に印加される応力に起因して、シールリング領域ＳＲには機械的なストレスが印加される。シールリング領域ＳＲは、回路設計領域１Ｄを囲むように多重に形成されたシールリングｓｒ１−ｓｒ８およびブリッジパタンｂｒを有する。シールリング領域の機械的強度を高めるため、ブリッジパタンｂｒは、設計基準を満足する所定の間隔で均等に配置することが望ましい。しかしながら、シールリング領域ＳＲのデータ構造上、ブリッジパタンｂｒの局所的な配置調整（配置間隔の拡大）が必要となる場合がある。

実施の形態１に係る半導体装置１は、その局所的に配置調整されたブリッジパタンｂｒを、チップコーナー部近傍ではなく、チップ外周辺１１−１４の中央部近傍に有する。その結果、チップコーナー部におけるシールリング領域ＳＲの機械的強度が維持された高信頼性、かつ、シールリング領域ＳＲのレイアウト設計が容易な半導体装置１が提供される。

＜シールリング／クラック延伸防止レイアウト生成システム＞
図８を参照して、実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８の構成を説明する。

シールリング／クラック延伸防止レイアウト生成システム８は、半導体装置１が備える回路設計領域１Ｄを囲むシールリング領域ＳＲを生成するシステムである。

シールリング／クラック延伸防止レイアウト生成システム８は、実行パラメータ８ａ、テーブルファイル８ｂ、および部品データファイル８ｃに基づき、チップセルデータ９および実行結果リスト１０を出力する。

実行パラメータ８ａは、シールリング領域ＳＲを生成するために必要な設計データのファイル名、回路設計領域１Ｄのファイル名、および半導体装置１のチップサイズ等を含む。テーブルファイル８ｂは、シールリング領域ＳＲを構成する各セルの情報および各セルの配置仕様等を指定するファイルである。それらのファイルは、半導体装置１の製造プロセス仕様別に用意される。部品データファイル８ｃは、シールリング領域ＳＲを構成する各セルのレイアウトデータである。

チップセルデータ９は、回路設計領域１Ｄにシールリング領域ＳＲ等を付加したデータである。実行結果リスト１０は、シールリング／クラック延伸防止レイアウト生成システム８の実行ログおよび実行パラメータ記述ファイル等である。

図９を参照して、シールリング／クラック延伸防止レイアウト生成システム８が生成するチップセルデータ９の構成を説明する。

チップセルデータ９は、回路設計領域１Ｄのレイアウトデータ９ａ、シールリング領域ＳＲのレイアウトデータ９ｂ、およびその他データ９ｃで構成される。回路設計領域１Ｄのレイアウトデータ９ａは、階層構造を有する。例えば、回路セルＡのデータ９ａ１は、回路セルＢのデータ９ａ１１および回路セルＣのデータ９ａ１２を有する。

図１０および図１１−図１５を参照して、シールリング／クラック延伸防止レイアウト生成システム８の処理ステップを説明する。

図１０は、シールリング／クラック延伸防止レイアウト生成システム８によるシールリング領域ＳＲの生成ステップＳ１−Ｓ９を示す。

図１１は、図１０の生成ステップで必要な主要領域の矩形座標と、主要領域間の距離との関係を示す。

図１２は、図１０のステップＳ６で計算されるシールリングコーナーセルＳＣ間の間隔ｓ１を示す。

図１３は、図１０のステップＳ８の処理に基づき、シールリングコーナーセルＳＣ間に、所定数のシールリングエッジセルＳＥが配置されたレイアウト図を示す。

図１４は、図１０のステップＳ９の処理に基づき、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２を、シールリングコーナーセルＳＣ間に配置したレイアウト図を示す。

図１５は、図１０のステップＳ９の処理に基づき、さらに、ブリッジ間隔調整セル群Ｇｓｆを配置したレイアウト図を示す。

図８に示されるシールリング／クラック延伸防止レイアウト生成システム８は、図１０に示される各処理ステップＳ１−Ｓ９を実行する。

（ステップＳ１）
半導体装置１の製造プロセス仕様毎に用意されたテーブルファイル８ｂから、使用するプロセス仕様に対応するテーブルファイルが指定される。

（ステップＳ２）
ステップＳ１で指定されたテーブルファイルに含まれるシールリングデータデザインルールブロックの記述に基づき、使用するシールリングコーナーセルＳＣ、シールリングエッジセルＳＥ、およびブリッジ間隔調整セルＳＦの各セル名／セルサイズ／配置ピッチの情報が、シールリング／クラック延伸防止レイアウト生成システム８に入力される。

さらに、シールリングデータデザインルールブロックの記述に基づき、距離Ｗｓおよび距離Ｓｔがシールリング／クラック延伸防止レイアウト生成システム８に入力される（図１１参照）。ここで、距離Ｗｓは、半導体装置１のスクライブ線センター（矩形座標Ｐｓｃ０およびＰｓｃ１で規定される４辺）からシールリング領域ＳＲの外周辺（矩形座標Ｐｓｅ０およびＰｓｅ１で規定される４辺）までの距離である。距離Ｓｔは、回路設計領域１Ｄ（矩形座標Ｐｄ０およびＰｄ１で規定される４辺）からシールリング領域ＳＲの外周辺までの距離である。

（ステップＳ３）
ＧＵＩ（グラフィカル・ユーザ・インターフェイス）を利用して、シールリング／クラック延伸防止レイアウト生成システム８に、実行パラメータ８ａとして、回路設計領域１Ｄのファイル名およびサイズが入力される。回路設計領域１Ｄのサイズとして、回路設計領域１Ｄの左下座標Ｐｄ０（Ｘｂ０、Ｙｂ０）、および右上座標Ｐｄ１（Ｘｂ１、Ｙｂ１）が入力される（図１１参照）。

（ステップＳ４）
距離Ｓｔおよび回路設計領域１Ｄの矩形座標に基づき、シールリング領域ＳＲの矩形座標Ｐｓｅ０（Ｘｓｂ０、Ｙｓｂ０）およびＰｓｅ１（Ｘｓｂ１、Ｙｓｂ１）を、以下の計算式で求める（図１１参照）。
Ｘｓｂ０＝Ｘｂ０−Ｓｔ
Ｙｓｂ０＝Ｙｂ０−Ｓｔ
Ｘｓｂ１＝Ｘｂ１＋Ｓｔ
Ｙｓｂ１＝Ｙｂ１＋Ｓｔ
さらに、スクライブ線センター間のＸ方向の距離ＷｓｘおよびＹ方向の距離Ｗｓｙを、以下の計算式で求める（図１１参照）。
Ｗｓｘ＝（Ｘｓｂ１−Ｘｓｂ０）＋（Ｗｓ＊２）
Ｗｓｙ＝（Ｙｓｂ１−Ｙｓｂ０）＋（Ｗｓ＊２）
ここで、記号”＊”は、乗算を意味する。

（ステップＳ５）
シールリングコーナーセルＳＣをシールリング領域ＳＲの４隅に配置する。シールリング領域ＳＲの４隅の座標は、上記の座標Ｐｓｅ０およびＰｓｅ１に基づき求められる（図１１参照）。

（ステップＳ６）
シールリングコーナーセルＳＣ間の間隔ｓ１を以下の計算式で求め（図１１および図１２参照）、間隔ｓ１をシールリングエッジセルＳＥの幅ｗｓｅで除算した値ｎｓｅを計算する。図１２は、シールリング領域ＳＲの左下および右下の配置されているシールリングコーナーセルＳＣ間の間隔ｓ１を計算する場合を示す。
ｗ０＝Ｘｓｂ１−Ｘｓｂ０
ｓ１＝ｗ０−（ｗｓｃ＋ｈｓｃ）
ｎｓｅ＝ｓ１／ｗｓｅ
ここで、記号”／”は、除算を意味する。

（ステップＳ７）
除算値ｎｓｅが商のみか（ｓ１／ｗｓｅが割り切れる）、商および剰余を有するか（ｓ１／ｗｓｅが割り切れない）を判定する。

（ステップＳ８）
除算値ｎｓｅが商のみの場合、図１３に示される通り、その商（Ｎｅ）をアレイ数とするシールリングエッジセルＳＥを、シールリングコーナーセルＳＣ間に隣接させて配置する。配置ピッチは、シールリングエッジセルＳＥの幅ｗｓｅに設定される。

（ステップＳ９）
除算値ｎｓｅが商および剰余を有する場合、図１４に示される通り、シールリングコーナーセルＳＣ間に、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２が配置される。第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２は、各々、幅ｗｓｅをピッチとして配置されたアレイ数Ｎｅ１およびアレイ数Ｎｅ２のシールリングエッジセルＳＥで構成される。

アレイ数Ｎｅ１およびアレイ数Ｎｅ２は、以下の通り設定される。
Ｎｅ１＝ｆｌｏｏｒ（ｆｌｏｏｒ（Ｎｅ）／２）…… 式１
Ｎｅ２＝ｃｅｉｌ（ｆｌｏｏｒ（Ｎｅ／２））…… 式２
ここで、ｆｌｏｏｒおよびｃｅｉｌは、各々、床関数および天井関数である。式１および式２に示される通り、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２に配置されるシールリングエッジセルＳＥの数は、ほぼ同数に設定される。

第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２は、各々、シールリングコーナーセルＳＣに隣接して配置される。第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２間の領域（距離ｓ２）は、ブリッジパタンｂｒの局所的な配置調整領域に設定される。

図１５に示される通り、距離ｓ２を有するブリッジパタンｂｒの局所的な配置調整領域には、ブリッジ間隔調整セル群Ｇｓｆが配置される。ブリッジ間隔調整セル群Ｇｓｆは、幅ｗｓｆをピッチとするアレイ数Ｎｆ１配置されたブリッジ間隔調整セルＳＦを有する。幅ｗｓｆは、ブリッジ間隔調整セルＳＦの幅であり、アレイ数Ｎｆ１は、以下の通り設定される。
Ｎｆ１＝ｃｅｉｌ（ｓ２／ｗｓｆ）
式１および式２で得られる値はほぼ等しく設定されるため（Ｎｅ２−Ｎｅ１＝１）、ブリッジ間隔調整セル群Ｇｓｆは、シールリングコーナーセルＳＣ間のほぼ中央部に配置される。

ブリッジ間隔調整セル群Ｇｓｆの右端に配置されるブリッジ間隔調整セルＳＦのデータは、第２シールリングエッジセル群Ｇｓｅ２の左端に配置されるシールリングエッジセルＳＥのデータと、一部重なる場合がある。このデータの重ね処理により、多様な回路設計領域およびチップサイズを有する半導体装置１において、同一形状のブリッジ間隔調整セルＳＦで、ブリッジパタンｂｒの局所的な配置調整が容易に実現される。

シールリング／クラック延伸防止レイアウト生成システム８は、以下の効果を奏する。
シールリング／クラック延伸防止レイアウト生成システム８は、テーブルファイル８ｂに記載された回路設計領域１Ｄのデータ範囲および距離Ｓｔに基づき、シールリング領域ＳＲの形成領域を決定する。さらに、距離Ｗｓに基づき、シールリング領域ＳＲの形成領域を基準としたスクライブ線センターが確定される。この結果、シールリング領域ＳＲの配置が容易に決定される。さらに、シールリング領域ＳＲの形成領域は、スクライブ線の構造に依存しなくなる。

シールリング／クラック延伸防止レイアウト生成システム８は、まず、シールリング領域ＳＲの４隅にシールリングコーナーセルＳＣを配置する。次に、シールリング領域ＳＲの外周辺の両端に配置されたシールリングコーナーセルＳＣの各々に、第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２が隣接させて配置される。次に、第１シールリングエッジセル群Ｇｓｅ１と第２シールリングエッジセル群Ｇｓｅ２間にブリッジ間隔調整セル群Ｇｓｆが配置される。その結果、ブリッジパタンｂｒの局所的な配置調整は、チップ外周辺１１−１４の中央部近傍で行われ、シールリング領域ＳＲの機械的強度は維持される。

図１６を参照して、シールリング／クラック延伸防止レイアウト生成システム８における、シールリング領域ＳＲを生成するステップＳ９の変形例を説明する。

ステップＳ９１は、図１０に示されるステップＳ９と、以下の点で相違する。即ち、図１６に示されるステップＳ７において、ｓ１／ｗｓｅ（＝ｎｓｅ）が割り切れない場合、ステップＳ９１において、”最小間隔ａｄを考慮して求めたアレイ数でシールリングエッジセルＳＥが配置された”シールリングエッジセル群Ｇｓｅ１およびＧｓｅ２を、各々、シールリングコーナーセルＳＣ１に隣接させて配置する点が相違する。

具体的には、ステップＳ９１において、間隔ｓ１を”間隔ｓ１−ａｄ”に設定し、その値をシールリングエッジセルＳＥの幅ｗｓｅで除算した値の商を求める。ステップＳ９において、式１および式２における商Ｎｅを、（ｓ１−ａｄ）／ｗｓｅの商に入れ替えて、Ｎｅ１およびＮｅ２を再計算する。シールリングコーナーセルＳＣ間に、再計算したＮｅ１およびＮｅ２を各々アレイ数とするシールリングエッジセルＳＥを有する第１シールリングエッジセル群Ｇｓｅ１および第２シールリングエッジセル群Ｇｓｅ２が、シールリングコーナーセルＳＣ間に配置される（図１４および図１５参照）。

アレイ数Ｎｅ１およびアレイ数Ｎｅ２を計算する際、設計基準で設定されている最小間隔ａｄを考慮することで、ブリッジパタンｂｒの局所的な配置調整領域（図１４における距離ｓ２の領域）におけるシールリングエッジセルＳＥのレイアウトに起因する設計基準違反が回避される。

ステップＳ９１を実行するシールリング／クラック延伸防止レイアウト生成システム８は、以下の効果を奏する。

シールリング／クラック延伸防止レイアウト生成システム８のステップＳ９において、シールリングエッジセルＳＥの配置数は、被除数であるシールリングコーナーセル間の距離ｓ１に対する除数であるシールリングエッジセルＳＥの幅（ｗｓｅ）の除算結果で得られる商に設定されていた。除算結果に剰余がある場合、その剰余に対応するシールリング領域ＳＲにおいて、ブリッジパタンｂｒ間の間隔が設計基準違反となる場合がある。その場合、シールリング領域ＳＲの再設計が必要となる。

ステップＳ９の変形例であるステップＳ９１によれば、最小間隔ａｄを考慮したシールリングコーナーセル間の距離（ｓ１−ａｄ）が被除数と設定される。その結果、被除数の除数による除算結果に剰余が発生した場合であっても、その剰余に対応するシールリング領域ＳＲにおいて、ブリッジパタンｂｒ間の間隔は設計基準を満たす。その結果、シールリング領域ＳＲの再設計が不要となる。

＜実施の形態２に係る半導体装置＞
図１７を参照して、実施の形態２に係る半導体装置２の構成を説明する。

半導体装置２は、回路設計領域２Ｄ、シールリング領域ＳＲａ、シールリング領域ＳＲｂ、およびチップ外周辺２１−２４を備える。回路設計領域２Ｄおよびチップ外周辺２１−２４は、図１に示される実施の形態１に係る半導体装置１における対応するものと同様であり、重複説明は省略される。

回路設計領域２Ｄは、シールリング領域ＳＲａおよびシールリング領域ＳＲｂで囲まれる。シールリング領域ＳＲａは、配置方向が互いに９０度異なる４つのシールリングコーナーセルＳＣａと、各シールリングコーナーセルＳＣａ間に配置されるシールリングエッジ部Ｓｅ１ａ−Ｓｅ４ａと、で構成される。各シールリングエッジ部Ｓｅ１ａ−Ｓｅ４ａは、シールリングエッジセルＳＥａと、必要に応じて配置されるブリッジ間隔調整セルＳＦａと、を有する。

シールリングエッジ部Ｓｅ１ａは、第１シールリングエッジセル群Ｇｓｅ１ａ、第２シールリングエッジセル群Ｇｓｅ２ａ、およびブリッジ間隔調整セル群Ｇｓｆａを有する。シールリングエッジ部Ｓｅ２ａ−Ｓｅ４ａも、シールリングエッジ部Ｓｅ１ａと同様な構成を有する。

シールリング領域ＳＲｂは、配置方向が互いに９０度異なる４つのシールリングコーナーセルＳＣｂと、各シールリングコーナーセルＳＣｂ間に配置されるシールリングエッジ部Ｓｅ１ｂ−Ｓｅ４ｂと、で構成される。各シールリングエッジ部Ｓｅ１ｂ−Ｓｅ４ｂは、シールリングエッジセルＳＥｂと、必要に応じて配置されるブリッジ間隔調整セルＳＦｂと、を有する。

シールリングエッジ部Ｓｅ１ｂは、第１シールリングエッジセル群Ｇｓｅ１ｂ、第２シールリングエッジセル群Ｇｓｅ２ｂ、およびブリッジ間隔調整セル群Ｇｓｆｂを有する。シールリングエッジ部Ｓｅ２ａ−Ｓｅ４ａも、シールリングエッジ部Ｓｅ１ａと同様な構成を有する。

図１８および図１９を参照して、シールリング／クラック延伸防止レイアウト生成システム８で実行されるシールリング領域ＳＲａおよびシールリング領域ＳＲｂの生成ステップを説明する。

図１８は、図８に示される実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８で実行されるシールリング領域ＳＲａおよびシールリング領域ＳＲｂの生成ステップを示すフローチャートである。

図１９は、実施の形態２に係る半導体装置２が備える主要領域の矩形座標および主要領域間の距離と、テーブルファイル８ｂに含まれるシールリングデータデザインルールブロックとの関係を説明する図面である。

図８に示されるシールリング／クラック延伸防止レイアウト生成システム８は、図１８に示される以下のステップＳ２１−Ｓ３０を実行する。

（ステップＳ２１）
半導体装置２の製造プロセス仕様毎に用意されたテーブルファイル８ｂから、使用するプロセス仕様に対応するテーブルファイルを指定する。

（ステップＳ２２）
ステップＳ２１で指定されたテーブルファイルに含まれる複数組のシールリングデータデザインルールブロックの記述に基づき、各組で使用するシールリングコーナーセルＳＣａ／ＳＣｂ、シールリングエッジセルＳＥａ／ＳＥｂ、およびブリッジ間隔調整セルＳＦａ／ＳＦｂのセル名／セルサイズ／配置ピッチの情報がシールリング／クラック延伸防止レイアウト生成システム８に入力される。図１９に示される通り、シールリングデータデザインルールブロックの記述は、内側に配置されるシールリング領域ＳＲａ（内側シールリング）および外側に配置されるシールリング領域ＳＲｂ（外側シールリング）の各位置を示す情報を含む。

さらに、複数組のシールリングデータデザインルールブロックの記述に基づき、距離Ｗｓ、距離Ｓｔａ、および距離Ｓｔｂが、シールリング／クラック延伸防止レイアウト生成システム８に入力される。図１９に示される通り、距離Ｗｓは、半導体装置１のスクライブ線センター（矩形座標Ｐｓｃ０およびＰｓｃ１で規定される４辺）から最外周に配置されるシールリング領域ＳＲｂの外周部（矩形座標Ｐｓｅ０ｂおよびＰｓｅ１ｂで規定される４辺）までの距離である。距離Ｓｔａは、回路設計領域２Ｄからシールリング領域ＳＲａの外周部（矩形座標Ｐｓｅ０ａおよびＰｓｅ１ａで規定される４辺）までの距離である。距離Ｓｔｂは、回路設計領域２Ｄからシールリング領域ＳＲｂの外周部（矩形座標Ｐｓｅ０ｂおよびＰｓｅ１ｂで規定される４辺）までの距離である。

（ステップＳ２３）
ＧＵＩ（グラフィカル・ユーザ・インターフェイス）を利用して、シールリング／クラック延伸防止レイアウト生成システム８に、実行パラメータ８ａとして、回路設計領域２Ｄのファイル名およびサイズが入力される。回路設計領域２Ｄのサイズとして、回路設計領域２Ｄの左下座標Ｐｄ０（Ｘｂ０、Ｙｂ０）および右上座標Ｐｄ１（Ｘｂ１、Ｙｂ１）が入力される（図１９参照）。

（ステップＳ２４）
ステップＳ２２で読み込まれたテーブルファイル８ｂ（図１９参照）に含まれるシールリングデータデザインルールブロックに基づき、シールリング領域ＳＲａの矩形座標、シールリング領域ＳＲｂの矩形座標、およびスクライブセンター間のＸ方向の距離ＷｓｘおよびＹ方向の距離Ｗｓｙが計算される。

シールリング領域ＳＲａの矩形座標Ｐｓｅ０ａ（Ｘｓｂ０ａ、Ｙｓｂ０ａ）およびＰｓｅ１ａ（Ｘｓｂ１ａ、Ｙｓｂ１ａ）は、以下の計算式で求められる（図１９参照）。
Ｘｓｂ０ａ＝Ｘｂ０−Ｓｔａ
Ｙｓｂ０ａ＝Ｙｂ０−Ｓｔａ
Ｘｓｂ１ａ＝Ｘｂ１＋Ｓｔａ
Ｙｓｂ１ａ＝Ｙｂ１＋Ｓｔａ
シールリング領域ＳＲｂの矩形座標Ｐｓｅ０ｂ（Ｘｓｂ０ｂ、Ｙｓｂ０ｂ）およびＰｓｅ１ｂ（Ｘｓｂ１ｂ、Ｙｓｂ１ｂ）は、以下の計算式で求められる（図１９参照）。
Ｘｓｂ０ｂ＝Ｘｂ０−Ｓｔｂ
Ｙｓｂ０ｂ＝Ｙｂ０−Ｓｔｂ
Ｘｓｂ１ｂ＝Ｘｂ１＋Ｓｔｂ
Ｙｓｂ１ｂ＝Ｙｂ１＋Ｓｔｂ
図１９に示されるテーブルファイル８ｂにおいて、「ｃａｔｅｇｏｒｙ２”ＩＮＮＥＲ”３３．０・・・」の記述により、距離Ｓｔａの値は、３３．０μｍに設定される。その記述に基づき、シールリング領域ＳＲａは、その外周部と回路設計領域２Ｄとの距離を距離Ｓｔａとした位置に配置される。同様に、「ｃａｔｅｇｏｒｙ２”ＯＵＴＥＲ”７６．０・・・」の記述により、距離Ｓｔｂの値は、７６．０μｍに設定される。その記述に基づき、シールリング領域ＳＲｂは、その外周部と回路設計領域２Ｄとの距離を距離Ｓｔｂとした位置に配置される。

スクライブセンター間のＸ方向の距離ＷｓｘおよびＹ方向の距離Ｗｓｙは、以下の計算式で求められる（図１９参照）。
Ｗｓｘ＝（Ｘｓｂ１ｂ−Ｘｓｂ０ｂ）＋（Ｗｓ＊２）
Ｗｓｙ＝（Ｙｓｂ１ｂ−Ｙｓｂ０ｂ）＋（Ｗｓ＊２）
ここで、記号”＊”は、乗算を意味する。

図１９は、回路設計領域２Ｄが、シールリング領域ＳＲａおよびシールリング領域ＳＲｂにより２重に囲まれた構成例と、その構成を記述するテーブルファイル８ｂの例と、を示す。このテーブルファイル８ｂによれば、回路設計領域２Ｄを囲むシールリングの多重化を容易に実現することが可能となる。回路設計領域２Ｄがｎ重のシールリング領域で囲まれた構成において、回路設計領域２Ｄと各シールリング領域の外周辺までの距離を、各々、Ｓｔ＿１、Ｓｔ＿２、・・・、Ｓｔ＿ｎに設定する場合を想定する。

回路設計領域２Ｄと、回路設計領域２Ｄの最外周に配置されるシールリング領域の矩形座標Ｐｓｅ０＿ｍａｘ（Ｘｓｂ０＿ｍａｘ、Ｙｓｂ０＿ｍａｘ）およびＰｓｅ１＿ｍａｘ（Ｘｓｂ１＿ｍａｘ、Ｙｓｂ１＿ｍａｘ）は、以下の計算式で求められる。
Ｘｓｂ０＿ｍａｘ＝Ｘｂ０−Ｓｔ＿ｍａｘ
Ｙｓｂ０＿ｍａｘ＝Ｙｂ０−Ｓｔ＿ｍａｘ
Ｘｓｂ１＿ｍａｘ＝Ｘｂ１＋Ｓｔ＿ｍａｘ
Ｙｓｂ１＿ｍａｘ＝Ｙｂ１＋Ｓｔ＿ｍａｘ
ここで、距離Ｓｔ＿ｍａｘは、距離Ｓｔ＿１〜Ｓｔ＿ｎの最大値である。

スクライブセンター間のＸ方向の距離ＷｓｘおよびＹ方向の距離Ｗｓｙは、以下の計算式で求められる（図１９参照）。
Ｗｓｘ＝（Ｘｓｂ１＿ｍａｘ−Ｘｓｂ０＿ｍａｘ）＋（Ｗｓ＊２）
Ｗｓｙ＝（Ｙｓｂ１＿ｍａｘ−Ｙｓｂ０＿ｍａｘ）＋（Ｗｓ＊２）
以上の処理により、多重化されたシールリング領域を有する半導体装置のクスライブセンター間の距離が容易に求められる。

（ステップＳ２５）
シールリングコーナーセルＳＣａをシールリング領域ＳＲａの４隅に配置する。シールリング領域ＳＲａの４隅の座標は、上記の座標Ｐｓｅ０ａおよびＰｓｅ１ａに基づき求められる。シールリングコーナーセルＳＣｂをシールリング領域ＳＲｂの４隅に配置する。シールリング領域ＳＲｂの４隅に座標は、上記の座標Ｐｓｅ０ｂおよびＰｓｅ１ｂに基づき求められる（図１９参照）。

（ステップＳ２６）
シールリング領域ＳＲａが有するシールリングコーナーセルＳＣａ間の間隔ｓ１ａを被除数、シールリングエッジセルＳＥａの幅ｗｓｅａを除数とする除算値ｎｓｅａを計算する。同様に、シールリング領域ＳＲｂが有するシールリングコーナーセルＳＣｂ間の距離ｓｌｂを被除数、シールリングエッジセルＳＥｂの幅ｗｓｅｂを除数とする除算値ｎｓｅｂを計算する。

（ステップＳ２７）
除算値ｎｓｅａが商のみ（ｓ１ａ／ｗｓｅａが割り切れる）か、または、商および剰余を有する（ｓｌａ／ｗｓｅａが割り切れない）か、否かを判定する。同様に除算値ｎｓｅｂが商のみ（ｓ１ｂ／ｗｓｅｂが割り切れる）か、または、商および剰余を有する（ｓｌｂ／ｗｓｅｂが割り切れない）か、否かを判定する。

（ステップＳ２８）
除算値ｎｓｅａが商のみの場合、その商（Ｎｅａ）をアレイ数とするシールリングエッジセルＳＥａを、シールリングコーナーセルＳＣａ間に隣接させて配置する。配置ピッチは、シールリングエッジセルＳＥａの幅ｗｓｅａに設定される。同様に、除算値ｎｓｅｂが商のみの場合、その商（Ｎｅｂ）をアレイ数とするシールリングエッジセルＳＥｂを、シールリングコーナーセルＳＣｂ間に隣接させて配置する。配置ピッチは、シールリングエッジセルＳＥｂの幅ｗｓｅｂに設定される。

（ステップＳ２９）
除算値ｎｓｅａが商および剰余を有する場合、最小間隔ａｄを考慮して、配置するシールリングエッジセルＳＥａのアレイ数を求める。所定数のシールリングエッジセルＳＥａ数を各々有するシールリングエッジセル群Ｇｓｅ１ａおよびＧｓｅ２ａを、シールリングコーナーセルＳＣａに隣接させて配置する。除算値ｎｓｅｂが商および剰余を有する場合も、同様に、最小間隔ａｄを考慮して求めたアレイ数で配置されたシールリングエッジセルＳＥｂを有するシールリングエッジセル群Ｇｓｅ１ｂおよびＧｓｅ２ｂを、各々、コーナーセルＳＣｂに隣接させて配置する（図１７参照）。シールリングエッジセル群Ｇｓｅ１ａ等に配置するシールリングエッジセルＳＥａ等のアレイ数は、実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８における、シールリング領域ＳＲの生成ステップＳ９１と同様であり、重複説明は省略する。

図１７に示されるシールリング領域ＳＲａおよびシールリング領域ＳＲｂは、各々、チップ外周辺２１−２４の中央部近傍に配置されたブリッジ間隔調整セル群Ｇｓｆａおよびブリッジ間隔調整セル群Ｇｓｆｂを有する。その結果、ブリッジ間隔調整セル群Ｇｓｆａおよびブリッジ間隔調整セル群Ｇｓｆｂは、近接して配置される。必要に応じ、ブリッジ間隔調整セル群Ｇｓｆａ−Ｇｓｆｂを、チップ外周辺２１−２４方向において、互いに反対方向へずらせて配置しても良い。

シールリング／クラック延伸防止レイアウト生成システム８は、多重配置されたシールリング領域を生成するに際し、以下の効果を奏する。

実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８は、テーブルファイル８ｂに記述された回路設計領域２Ｄのデータ範囲および距離Ｓｔａおよび距離Ｓｔｂに基づき、シールリング領域ＳＲａおよびシールリング領域ＳＲｂの形成領域を決定する。さらに、距離Ｗｓに基づき、シールリング領域ＳＲｂの形成領域を基準としたスクライブ線センターが確定される。

距離Ｓｔａおよび距離Ｓｔｂの設定値に基づき、シールリング領域ＳＲａ／ＳＲｂを構成する各種セルデータ（ＳＣａ／ＳＣｂ、ＳＥａ／ＳＥｂ／、およびＳＦａ／ＳＦｂ等）の配置座標が決定される。テーブルファイル８ｂおいて、シールリング領域ＳＲａおよびシールリング領域ＳＲｂに配置される各種セルデータの情報は、シールリングデータデザインルールブロックとして、各々記述される。

シールリング／クラック延伸防止レイアウト生成システム８は、このテーブルファイル８ｂに基づき、多重配置されたシールリング領域ＳＲａ／ＳＲｂを生成する。その生成された各シールリング領域ＳＲａ／ＳＲｂにおいて、ブリッジパタンｂｒの局所的な配置調整は、チップ外周辺２１−２４の中央部近傍で行われる。この結果、多重配置されたシールリング領域の設計が容易となるとともに、より耐湿性が向上した半導体装置の提供が可能となる。

＜実施の形態３に係る半導体装置＞
図２０を参照して、実施の形態３に係る半導体装置３の構成を説明する。

以下の説明において、ダミーパタンＤＭＹ１の間隔とは、特に説明がない限り、ダミーパタンＤＭＹ１の中心間隔を意味する。

半導体装置３は、回路設計領域３Ｄ、クラック延伸防止領域ＣＲ、およびチップ外周辺３１−３４を備える。回路設計領域３Ｄのサイズは、矩形座標Ｐｄ０および矩形座標Ｐｄ１で設定される。クラック延伸防止領域ＣＲの外周辺は、矩形座標Ｐｃｅ０および矩形座標Ｐｃｅ１で設定される。回路設計領域３Ｄおよびクラック延伸防止領域ＣＲの外周辺間の距離は、距離Ｃｔに設定される。回路設計領域３Ｄおよびチップ外周辺３１−３４は、他の実施の形態に係る半導体装置が備える回路設計領域およびチップ外周辺と同様であり、重複説明は省略される。

クラック延伸防止領域ＣＲは、半導体装置３のコーナー部近傍に配置された４つのクラック延伸防止コーナーセルＣＣと、クラック延伸防止エッジ部Ｃｅ１−Ｃｅ４と、を有する。クラック延伸防止領域ＣＲは、半導体装置３のチップ外周辺３１−３４で発生した層間絶縁層や配線層のクラックが回路設計領域３Ｄまで延伸することを防ぐために配置される。

クラック延伸防止エッジ部Ｃｅ１は、第１クラック延伸防止エッジセル群Ｇｃｅ１、第２クラック延伸防止エッジセル群Ｇｃｅ２、およびダミー間隔調整セル群Ｇｃｆを有する。

第１クラック延伸防止エッジセル群Ｇｃｅ１は、半導体装置３の左下に配置されるクラック延伸防止コーナーセルＣＣに隣接して配置される。第１クラック延伸防止エッジセル群Ｇｃｅ１は、チップ外周辺３１の方向に、互いに隣接して配置された複数のクラック延伸防止エッジセルＣＥを有する。第１クラック延伸防止エッジセル群Ｇｃｅ１の左端部に配置されるクラック延伸防止エッジセルＣＥは、クラック延伸防止コーナーセルＣＣに隣接して配置される。

第２クラック延伸防止エッジセル群Ｇｃｅ２は、半導体装置３の右下に配置されるクラック延伸防止コーナーセルＣＣに隣接して配置される。第２クラック延伸防止エッジセル群Ｇｃｅ２は、チップ外周辺３１の方向に、互いに隣接して配置された複数のクラック延伸防止エッジセルＣＥを有する。第２クラック延伸防止エッジセル群Ｇｃｅ２の右端部に配置されるクラック延伸防止エッジセルＣＥは、クラック延伸防止コーナーセルＣＣに隣接して配置される。

ダミー間隔調整セル群Ｇｃｆは、第１クラック延伸防止エッジセル群Ｇｃｅ１の右側に配置されたクラック延伸防止エッジセルＣＥと、第２クラック延伸防止エッジセル群Ｇｃｅ２の左端部に配置されたクラック延伸防止エッジセルＣＥと、の間に配置される。ダミー間隔調整セル群Ｇｃｆは、少なくとも、１つ以上のダミー間隔調整セルＣＦを有する。

ダミー間隔調整セルＣＦは、第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２間に、所定のピッチで配置される。この場合、ダミー間隔調整セルＣＦの１つは、一部、クラック延伸防止エッジセルＣＥと重ねて配置される場合がある。図２０において、ダミー間隔調整セル群Ｇｃｆは、２つのダミー間隔調整セルＣＦを有する。このうち、右側のダミー間隔調整セルＣＦは、右隣のクラック延伸防止エッジセルＣＥと、一部重ねて配置される。

図２１を参照して、実施の形態３に係る半導体装置３が備えるクラック延伸防止領域ＣＲの構成を説明する。

図２１（ａ）は、半導体装置３のクラック延伸防止エッジ部Ｃｅ１の平面図を示す。クラック延伸防止エッジ部Ｃｅ１は、上述の通り、第１クラック延伸防止エッジセル群Ｇｃｅ１、第２クラック延伸防止エッジセル群Ｇｃｅ２、およびダミー間隔調整セル群Ｇｃｆを有する。

第１クラック延伸防止エッジセル群Ｇｃｅ１は、幅ｗｃｅおよび高さｈｃｅを有するクラック延伸防止エッジセルＣＥを、複数有する。クラック延伸防止エッジセルＣＥは、４つのダミーパタンＤＭＹ１と、１つのダミーパタンＤＭＹ２と、を有する。幅および高さとは、図２１の図面において、各々、横方向および縦方向の長さである。

クラック延伸防止エッジセルＣＥにおいて、横方向（アレイ配置方向）および縦方向におけるダミーパタンＤＭＹ１の中心間隔は、ともに、第１間隔ｄｃ１に設定される。また、隣接するクラック延伸防止エッジセルＣＥが有するダミーパタンＤＭＹ１間の中心間隔も、第１間隔ｄｃ１に設定される。ダミーパタンＤＭＹ１の形状は、一例として、設計基準を満足する長さを１辺とする正方形に設定される。ダミーパタンＤＭＹ２は、幅ｗｃｅおよび高さｈｃｅを有する。典型的には、ダミーパタンＤＭＹ２の高さ、およびダミーパタンＤＭＹ２とダミーパタンＤＭＹ１間の間隔は、いずれも、ダミーパタンＤＭＹ１の１辺の長さと同一に設定される。

従って、第１クラック延伸防止エッジセル群Ｇｃｅ１において、ダミーパタンＤＭＹ１は、第１間隔ｄｃ１で等間隔に配置される。ダミーパタンＤＭＹ２は、チップ外周辺３１の方向に、連続して配置される。第２クラック延伸防止エッジセル群Ｇｃｅ２におけるダミーパタンＤＭＹ１の配置も、同様である。

ダミー間隔調整セル群Ｇｃｆは、第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２間に配置される。但し、クラック延伸防止エッジ部Ｃｅ１の長さがクラック延伸防止エッジセルＣＥの幅ｗｃｅの整数倍の場合、ダミー間隔調整セル群Ｇｃｆは、クラック延伸防止エッジ部Ｃｅ１に配置されず、クラック延伸防止エッジセルＣＥのみで構成される。その場合、クラック延伸防止エッジセル群Ｇｃｅ１は、第１間隔ｄｃ１のピッチで縦横方向にアレイ配置された複数のダミーパタンＤＭＹ１と、横方向に連続して形成されたダミーパタンＤＭＹ２と、で構成される。

一方、クラック延伸防止エッジ部Ｃｅ１の長さがクラック延伸防止エッジセルＣＥの幅ｗｃｅの整数倍でない場合、クラック延伸防止エッジセルＣＥを配置できない領域が局所的に発生する。その理由は、仮に、この領域にクラック延伸防止エッジセルＣＥを配置した場合、ダミーパタンＤＭＹ１の間隔が設計基準で規定される最小間隔より小さくなるためである。

ダミー間隔調整セル群Ｇｃｆは、上述のクラック延伸防止エッジセルＣＥが配置できない領域に配置される。図２１は、ダミー間隔調整セル群Ｇｃｆが、２つのダミー間隔調整セルＣＦを有する例を示す。ダミー間隔調整セルＣＦは、幅ｗｃｆで高さがｈｃｆのデータ領域として設定される。ダミー間隔調整セルＣＦは、ダミーパタンＤＭＹ３を有し、ダミーパタンＤＭＹ１は有しない。ダミーパタンＤＭＹ３は、幅ｗｃｆ、高さがダミーパタンＤＭＹ２と同一に設定される。幅ｗｃｆは、クラック延伸防止エッジセルＣＥの幅ｗｃｅより小さく（ｗｃｆ＜ｗｃｅ）設定される。

ダミー間隔調整セル群Ｇｃｆの左端に配置されるダミー間隔調整セルＣＦは、第１クラック延伸防止エッジセル群Ｇｃｅ１の右端に配置されるクラック延伸防止エッジセルＣＥと隣接して配置される。一方、ダミー間隔調整セル群Ｇｃｆの右端に配置されるダミー間隔調整セルＣＦのデータは、第２クラック延伸防止エッジセル群Ｇｃｅ２の左端に配置されるクラック延伸防止エッジセルＣＥのデータと、一部が重なって配置される。このデータ領域の重ね処理により、クラック延伸防止エッジセルＣＥを配置出来ない領域の幅が変化した場合でも、単一の幅を有するダミー間隔調整セルＣＦで、クラック延伸防止領域ＣＲを形成することが可能となる。

図２１（ａ）に示される通り、第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２は、第１間隔ｄｃ１で等間隔に配置されたダミーパタンＤＭＹ１を有する。一方、ダミー間隔調整セル群Ｇｃｆを挟んで対向するダミーパタンＤＭＹ１の間隔は、第２間隔ｄｃ２に設定される。第２間隔ｄｃ２は、第１間隔ｄｃ１に、幅ｗｃｆを有するダミー間隔調整セルＣＦの配置数に依存する幅を加算した値と等しい。即ち、第１間隔ｄｃ１と間隔ｄｓ２は、以下の関係にある。
ｄｃ１＜ｄｃ２
この結果、ダミーパタンＤＭＹ１の局所的な配置間隔の拡大は、チップ外周辺３１の中央部近傍で行われる。

クラック延伸防止領域ＣＲが有するダミーパタンＤＭＹ１の配置は、クラック延伸防止コーナーセルＣＣが有するダミーパタンＤＭＹ１と、第１クラック延伸防止エッジセル群Ｇｃｅ１が有するダミーパタンＤＭＹ１間の第３間隔ｄｃ３に関しても考慮されることが望ましい。即ち、第３間隔ｄｃ３は、チップ外周辺３１の中央部近傍で設定されるダミーパタンＤＭＹ１間の第２間隔ｄｃ２よりも小さく（ｄｃ３＜ｄｃ２）設定されることが好ましい。さらに好ましくは、第３間隔ｄｃ３は第１間隔ｄｃ１と等しく（ｄｃ３＝ｄｃ１）設定される。

図２１（ｂ）および図２１（ｃ）を参照して、半導体装置３のクラック延伸防止エッジ部Ｃｅ１の断面図を説明する。

図２１（ｂ）は、クラック延伸防止エッジセルＣＥおよびダミー間隔調整セルＣＦが有するダミーパタンＤＭＹ２およびダミーパタンＤＭＹ３の、Ｘ２２−Ｘ２２’における断面図を示す。ダミーパタンＤＭＹ２は、配線層Ｍ１−配線増Ｍ４と、上下に形成される配線層を接続するビアＶ１２−Ｖ３４を有する。ダミーパタンＤＭＹ２およびダミーパタンＤＭＹ３は、クラック延伸防止エッジ部Ｃｅ１にわたり、形成される。

図２１（ｃ）は、クラック延伸防止エッジセルＣＥの、Ｙ２２−Ｙ２２’における断面図を示す。２つのダミーパタンＤＭＹ１およびダミーパタンＤＭＹ２は、ともに、配線層Ｍ１−Ｍ４と、上下に形成される配線層を接続するビアＶ１２−Ｖ３４と、を有する。Ｙ２２−Ｙ２２’と同一方向におけるダミー間隔調整セルＣＦの断面図は、図２１（ｃ）において、真中と右側の配線層Ｍ１−Ｍ４およびビアＶ１２−Ｖ３４を削除したものとなる（図示せず）。

半導体装置３が備える局所的に配置調整されたダミーパタンＤＭＹ１は、以下の効果を奏する。

半導体装置３のチップコーナー部に印加される応力に起因して、クラック延伸防止領域ＣＲには機械的なストレスが印加される。クラック延伸防止領域ＣＲは、回路設計領域３Ｄを囲むように、設計基準を満足する所定の間隔で均等に配置することが望ましい。しかしながら、クラック延伸防止領域ＣＲのデータ構造上、ダミーパタンＤＭＹ１の局所的な配置調整（配置間隔の拡大）が必要となる場合がある。

実施の形態３に係る半導体装置３は、その局所的に配置調整されたダミーパタンＤＭＹ１を、チップコーナー部近傍ではなく、チップ外周辺３１−３４の中央部近傍に有する。その結果、チップコーナー部近傍で発生した層間絶縁層等のクラックの、クラック延伸防止コーナーセルＣＣから回路設計領域３Ｄへの延伸が抑制される。その結果、半導体装置３の信頼性が向上する。

図８、図２０−図２２を参照して、シールリング／クラック延伸防止レイアウト生成システム８によるクラック延伸防止領域ＣＲの生成ステップを説明する。

図８は、シールリング／クラック延伸防止レイアウト生成システム８の構成を示す。
シールリング／クラック延伸防止レイアウト生成システム８は、実行パラメータ８ａ、テーブルファイル８ｂ、および部品データファイル８ｃに基づき、チップセルデータ９および実行結果リスト１０を出力する。

実行パラメータ８ａは、クラック延伸防止領域ＣＲを生成するために必要な設計データのファイル名、回路設計領域３Ｄのファイル名、および半導体装置３のチップサイズ等を含む。テーブルファイル８ｂは、クラック延伸防止領域ＣＲを構成する各セルの情報および各セルの配置仕様等を指定するファイルである。それらのファイルは、半導体装置３の製造プロセス仕様別に用意される。部品データファイル８ｃは、クラック延伸防止領域ＣＲを構成する各セルのレイアウトデータである。

図２２は、シールリング／クラック延伸防止レイアウト生成システム８によるクラック延伸防止領域ＣＲの生成ステップＳ３１−Ｓ３９を示す。

チップセルデータ９は、回路設計領域３Ｄにクラック延伸防止領域ＣＲ等を付加したデータである。実行結果リスト１０は、シールリング／クラック延伸防止レイアウト生成システム８の実行ログおよび実行パラメータ記述ファイル等である（図８参照）。

図８に示されるシールリング／クラック延伸防止レイアウト生成システム８は、図２２に示される各処理ステップＳ３１−Ｓ３９を実行する。

（ステップＳ３１）
半導体装置３の製造プロセス仕様毎に用意されたテーブルファイル８ｂから、使用するプロセス仕様に対応するテーブルファイルを指定する。

（ステップＳ３２）
ステップＳ３１で指定されたテーブルファイルに含まれるクラック延伸防止データデザインルールブロックの記述に基づき、使用するクラック延伸防止コーナーセルＣＣ、クラック延伸防止エッジセルＣＥ、およびダミー間隔調整セルＣＦの各セル名／セルサイズ／配置ピッチの情報が、シールリング／クラック延伸防止レイアウト生成システム８に入力される。

さらに、クラック延伸防止データデザインルールブロックの記述に基づき、距離Ｗｃおよび距離Ｃｔがシールリング／クラック延伸防止レイアウト生成システム８に入力される（図２０参照）。ここで、距離Ｗｃは、半導体装置３のスクライブ線センター（矩形座標Ｐｓｃ０およびＰｓｃ１で規定される４辺）からクラック延伸防止領域ＣＲの外周辺（矩形座標Ｐｃｅ０およびＰｃｅ１で規定される４辺）までの距離である（図示せず）。距離Ｃｔは、回路設計領域３Ｄ（矩形座標Ｐｄ０およびＰｄ１で規定される４辺）からクラック延伸防止領域ＣＲの外周辺までの距離である（図２０参照）。

（ステップＳ３３）
ＧＵＩ（グラフィカル・ユーザ・インターフェイス）を利用して、シールリング／クラック延伸防止レイアウト生成システム８に、実行パラメータ８ａとして、回路設計領域３Ｄのファイル名およびサイズが入力される。回路設計領域３Ｄのサイズとして、回路設計領域３Ｄの左下座標Ｐｄ０（Ｘｂ０、Ｙｂ０）、および右上座標Ｐｄ１（Ｘｂ１、Ｙｂ１）が入力される（図２０参照）。

（ステップＳ３４）
距離Ｃｔおよび回路設計領域３Ｄの矩形座標に基づき、クラック延伸防止領域ＣＲの矩形座標Ｐｃｅ０およびＰｃｅ１を求める（図２０参照）。さらに、スクライブ線センター間のＸ方向の距離ＷｃｘおよびＹ方向の距離Ｗｃｙを求める（図示せず）。

（ステップＳ３５）
クラック延伸防止コーナーセルＣＣをクラック延伸防止領域ＣＲの４隅に配置する。クラック延伸防止領域ＣＲの４隅の座標は、上記の座標Ｐｃｅ０およびＰｃｅ１に基づき求められる（図２０参照）。

（ステップＳ３６）
クラック延伸防止コーナーセルＣＣ間の間隔ｃ１を求め（図２１参照）、間隔ｃ１をクラック延伸防止エッジセルＣＥの幅ｗｃｅで除算した値ｎｃｅを計算する（図示せず）。

（ステップＳ３７）
除算値ｎｃｅが商のみか（ｃ１／ｗｃｅが割り切れる）、商および剰余を有するか（ｃ１／ｗｃｅが割り切れない）を判定する。

（ステップＳ３８）
除算値ｎｃｅが商のみの場合、その商（Ｎｃ）をアレイ数とするクラック延伸防止エッジセルＣＥを、クラック延伸防止コーナーセルＣＣ間に隣接させて配置する。配置ピッチは、クラック延伸防止エッジセルＣＥの幅ｗｃｅに設定される。

（ステップＳ３９）
除算値ｎｃｅが商および剰余を有する場合、図２１に示される通り、クラック延伸防止コーナーセルＣＣ間に、第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２が配置される。第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２は、各々、幅ｗｃｅをピッチとして配置されたアレイ数Ｎｃ１およびアレイ数Ｎｃ２のクラック延伸防止エッジセルＣＥで構成される。

アレイ数Ｎｃ１およびアレイ数Ｎｃ２は、以下の通り設定される。
Ｎｃ１＝ｆｌｏｏｒ（ｆｌｏｏｒ（Ｎｃ）／２）…… 式３１
Ｎｃ２＝ｃｅｉｌ（ｆｌｏｏｒ（Ｎｃ／２））…… 式３２
ここで、ｆｌｏｏｒおよびｃｅｉｌは、各々、床関数および天井関数である。

第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２は、各々、クラック延伸防止コーナーセルＣＣに隣接して配置される。第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２間の領域（間隔ｃ２）は、ダミーパタンＤＭＹ１の局所的な配置調整領域に設定される（図２１参照）。

間隔ｃ２を有するダミーパタンＤＭＹ１の局所的な配置調整領域には、ダミー間隔調整セル群Ｇｃｆが配置される。ダミー間隔調整セル群Ｇｃｆは、幅ｗｃｆをピッチとするアレイ数Ｎｃｆ１配置されたダミー間隔調整セルＣＦを有する。幅ｗｃｆは、ダミー間隔調整セルＣＦの幅であり、アレイ数Ｎｃｆ１は、以下の通り設定される。
Ｎｃｆ１＝ｃｅｉｌ（ｃ２／ｗｃｆ）
ここで、記号”／”は、除算を意味する。

ダミー間隔調整セル群Ｇｃｆの右端に配置されるダミー間隔調整セルＣＦのデータは、第２クラック延伸防止エッジセル群Ｇｃｅ２の左端に配置されるクラック延伸防止エッジセルＣＥのデータと、一部重なる場合がある。このデータの重ね処理により、多様な回路設計領域およびチップサイズを有する半導体装置３において、同一形状のダミー間隔調整セルＣＦで、ダミーパタンＤＭＹ１の局所的な配置調整が容易に実現される。

シールリング／クラック延伸防止レイアウト生成システム８は、以下の効果を奏する。
シールリング／クラック延伸防止レイアウト生成システム８は、テーブルファイル８ｂに記述された回路設計領域３Ｄのデータ範囲および距離Ｃｔに基づき、クラック延伸防止領域ＣＲの形成領域を決定する。さらに、距離Ｗｃに基づき、クラック延伸防止領域ＣＲの形成領域を基準としたスクライブ線センターが確定される。この結果、クラック延伸防止領域ＣＲの配置が容易に決定される。さらに、クラック延伸防止領域ＣＲの形成領域は、スクライブ線の構造に依存しなくなる。

シールリング／クラック延伸防止レイアウト生成システム８は、まず、クラック延伸防止領域ＣＲの４隅にクラック延伸防止コーナーセルＣＣを配置する。次に、クラック延伸防止領域ＣＲの外周辺の両端に配置されたクラック延伸防止コーナーセルＣＣの各々に、第１クラック延伸防止エッジセル群Ｇｃｅ１および第２クラック延伸防止エッジセル群Ｇｃｅ２が隣接させて配置される。次に、第１クラック延伸防止エッジセル群Ｇｃｅ１と第２クラック延伸防止エッジセル群Ｇｃｅ２間にダミー間隔調整セル群Ｇｃｆが配置される。その結果、ダミーパタンＤＭＹ１の局所的な配置調整は、チップ外周辺３１等の中央部近傍で行われる。この結果、半導体装置３のコーナー部近傍の応力により、クラック延伸防止領域ＣＲの機械的破壊が抑制される。

＜実施の形態４に係る半導体装置＞
図２３を参照して、実施の形態４に係る半導体装置４の構成を説明する。

実施の形態４に係る半導体装置４は、回路設計領域４Ｄの周囲に形成されたシールリング領域ＳＲおよびクラック延伸防止領域ＣＲを備える。シールリング領域ＳＲは、回路設計領域４Ｄのコーナー部近傍に配置された４つのシールリングコーナーセルＳＣと、シールリングエッジ部Ｓｅ１−Ｓｅ４とを備える。クラック延伸防止領域ＣＲは、シールリング領域ＳＲの外側に配置された４つのクラック延伸防止コーナーセルＣＣと、クラック延伸防止エッジ部Ｃｅ１−Ｃｅ４とを備える。シールリング領域ＳＲおよびクラック延伸防止領域ＣＲの構成は、各々、実施の形態１に係る半導体装置１および実施の形態３に係る半導体装置３が備えるものと同一の構成を有し、重複説明は省略される。

図２４を参照して、実施の形態４に係る半導体装置４が備えるシールリング領域ＳＲおよびクラック延伸防止領域ＣＲの平面図を説明する。

図２４は、図２３に示される半導体装置４のチップ外周辺４１およびチップ外周辺４２近傍の平面図である。回路設計領域４Ｄを囲むようにシールリング領域ＳＲが形成され、シールリング領域ＳＲを囲むようにクラック延伸防止領域ＣＲが形成される。図２４に示されるシールリング領域ＳＲの構成は、図２に示されるシールリング領域ＳＲの構成と同様である。図２４に示されるクラック延伸防止領域ＣＲの構成は、図２１（ａ）に示されるクラック延伸防止領域ＣＲの構成と同様である。

図２３に示されるシールリング領域ＳＲおよびクラック延伸防止領域ＣＲは、図８に示されるシールリング／クラック延伸防止レイアウト生成システム８により生成される。

シールリング／クラック延伸防止レイアウト生成システム８は、読み込んだテーブルファイルに含まれるテーブルファイル８ｂの記述に基づき、回路設計領域４Ｄおよびシールリング領域ＳＲ間の距離Ｓｔと、回路設計領域４Ｄおよびクラック延伸防止領域ＣＲ間の距離Ｃｔを設定する。距離Ｓｔおよび距離Ｃｔで指定される位置に、各々、シールリング領域ＳＲおよびクラック延伸防止領域ＣＲを構成する各種セル（ＳＣ／ＳＥ／ＳＲおよびＣＣ／ＣＥ／ＣＦ）が配置される。

ブリッジ間隔調整セルＳＦおよびダミー間隔調整セルＣＦは、各々、ブリッジ間隔調整セル群Ｇｓｆおよびダミー間隔調整セル群Ｇｃｆに配置される。その結果、半導体装置４のチップ外周辺４１−４４の中央部近傍において、ブリッジパタンｂｒおよびダミーパタンＤＭＹ１の局所的な再配置が行われる（図２４参照）。

図２３に示されるシールリング領域ＳＲおよびクラック延伸防止領域ＣＲは、各々、チップ外周辺４１−４４の中央部近傍に配置されたブリッジ間隔調整セル群Ｇｓｆおよびダミー間隔調整セル群Ｇｃｆを有する。その結果、ブリッジ間隔調整セル群Ｇｓｆおよびダミー間隔調整セル群Ｇｃｆは、近接して配置される。必要に応じ、ブリッジ間隔調整セル群Ｇｓｆおよびダミー間隔調整セル群Ｇｃｆを、チップ外周辺４１−４４方向において、互いに反対方向へずらせて配置しても良い。

シールリング／クラック延伸防止レイアウト生成システム８は、多重配置されたシールリング領域およびクラック延伸防止領域を生成するに際し、以下の効果を奏する。

実施の形態に係るシールリング／クラック延伸防止レイアウト生成システム８は、テーブルファイル８ｂに記述された回路設計領域４Ｄのデータ範囲および距離Ｓｔおよび距離Ｃｔに基づき、シールリング領域ＳＲおよびクラック延伸防止領域ＣＲの形成領域を決定する。

距離Ｓｔおよび距離Ｃｔの設定値に基づき、シールリング領域ＳＲおよびクラック延伸防止領域ＣＲを構成する各種セルデータ（ＳＣ／ＳＥ／ＳＦ、およびＣＣ／ＣＥ／ＣＦ）の配置座標が決定される。テーブルファイル８ｂおいて、シールリング領域ＳＲおよびクラック延伸防止領域ＣＲに配置される各種セルデータの情報は、シールリングデータデザインルールブロックとして、各々記述される。

シールリング／クラック延伸防止レイアウト生成システム８は、このテーブルファイル８ｂの記述に基づき、回路設計領域４Ｄを囲むシールリング領域ＳＲおよびクラック延伸防止領域ＣＲを生成する。その生成されたシールリング領域ＳＲおよびクラック延伸防止領域ＣＲにおいて、ブリッジパタンｂｒおよびダミーパタンＤＭＹ１の局所的な配置調整は、チップ外周辺２１−２４の中央部近傍で行われる。この結果、多重配置されたシールリング領域／クラック延伸防止領域の設計が容易となるとともに、より耐湿性が向上した半導体装置の提供が可能となる。

＜実施の形態５に係る半導体装置＞
図２５を参照して、実施の形態５に係る半導体装置５の構成を説明する。

実施の形態１に係る半導体装置１等において、ブリッジ間隔調整セル群Ｇｓｆは、例えば、シールリングエッジ部Ｓｅ１の中央部近傍に１つ配置されている（図１）。同様に、実施の形態３等において、ダミー間隔調整セル群Ｇｃｆは、例えば、クラック延伸防止エッジ部Ｃｅ１の中央部近傍に１つ配置されている（図２０）。つまり、ブリッジパタンｂｒおよびダミーパタンＤＭＹ１の局所的な配置調整は、１つのシールリングエッジ部およびクラック延伸防止エッジ部において、各々、１箇所で行われる例が示されている。しかしながら、ブリッジパタンｂｒおよびダミーパタンＤＭＹ１の局所的な配置調整は、１つのシールリングエッジ部およびクラック延伸防止エッジ部において、各々、複数個所で実施しても良い。

図２５は、回路設計領域５Ｄの周囲に、シールリング領域ＳＲまたはクラック延伸防止領域ＣＲのいずれか一方が形成された半導体装置５の平面図を示す。シールリング領域ＳＲが形成された場合、回路設計領域５Ｄの周囲には、シールリングエッジ部Ｓｅ１−Ｓｅ４および４つのシールリングコーナーセルＳＣが配置される。クラック延伸防止領域ＣＲが形成された場合、回路設計領域５Ｄの周囲には、クラック延伸防止エッジ部Ｃｅ１−Ｃｅ４および４つのクラック延伸防止コーナーセルＣＣが形成される。

シールリングエッジ部Ｓｅ２／クラック延伸防止エッジ部Ｃｅ２は、シールリングエッジセル群Ｇｓｅ２１−Ｇｓｅ２３／クラック延伸防止エッジセル群Ｇｃｅ２１−Ｇｃｅ２３、およびブリッジ間隔調整セル群Ｇｓｆ２１−Ｇｓｆ２２／ダミー間隔調整セル群Ｇｃｆ２１−Ｇｃｆ２２を有する。シールリングエッジ部Ｓｅ４／クラック延伸防止エッジ部Ｃｅ４も、シールリングエッジ部Ｓｅ２／クラック延伸防止エッジ部Ｃｅ２と同様の構成を有する。

シールリングエッジ部Ｓｅ１およびクラック延伸防止エッジ部Ｃｅ１は、各々、図１に示される半導体装置１および図２０に示される半導体装置３と同様の構成を有する。

半導体装置５において、シールリングエッジ部Ｓｅ２は、左下に配置されたシールリングコーナーセルＳＣと隣接して配置されたシールリングエッジセル群Ｇｓｅ２１と、左上に配置されたシールリングコーナーセルＳＣと隣接して配置されたシールリングエッジセル群Ｇｓｅ２３と、を有する。シールリングエッジセル群Ｇｓｅ２１とシールリングエッジセル群Ｇｓｅ２３との間には、シールリングエッジセル群Ｇｓｅ２２が配置される。

シールリングエッジセル群Ｇｓｅ２１およびシールリングエッジセル群Ｇｓｅ２２の間には、ブリッジ間隔調整セル群Ｇｓｆ２１が配置され、シールリングエッジセル群Ｇｓｅ２２およびシールリングエッジセル群Ｇｓｅ２３の間には、ブリッジ間隔調整セル群Ｇｓｆ２２が配置される。即ち、シールリングエッジ部Ｓｅ２において、ブリッジパタンの局所的再配置は、複数個所に分散される。この結果、再配置領域が一箇所に設定された場合と比較し、再配置領域におけるブリッジパタンの間隔増加は抑制され、シールリング領域ＳＲの信頼性が向上する。

同様に、クラック延伸防止エッジ部Ｃｅ２において、ダミーパタンの局所的再配置は、複数個所に分散される。この結果、再配置領域が一箇所に設定された場合と比較し、再配置領域におけるダミーパタンの間隔増加は抑制され、半導体装置５の信頼性が向上する。即ち、クラック延伸防止領域ＣＲは、チップ外周辺５１−５４で発生したクラックが、半導体装置５の内部へ延伸することを防止する。

＜各実施の形態の変形例＞
実施の形態１に係る半導体装置１等が有するブリッジパタンｂｒは、多重に配置されるシールリングｓｒ１−ｓｒ８間を接続することで、シールリング領域ＳＲの機械的強度の向上に寄与する。従って、所定ピッチで配置されるブリッジパタンｂｒは、チップ外周辺方向に延在して配置されるシールリングが、半導体装置チップに加えられる応力に対して、その機械的強度を向上させる機能を奏する形状であれば良い。

実施の形態３に係る半導体装置３等が有するダミーパタンＤＭＹ１は、半導体装置のチップ外周辺に加えられた応力に起因して発生した層間絶縁層や配線層のクラックが、半導体装置の内部領域に向かって延伸することを防止するために配置される。従って、ダミーパタンＤＭＹ１の平面形状は正方形に限定されず、このクラック延伸防止機能を奏する形状であれば良い。

実施の形態１に係る半導体装置１等において、ブリッジパタンｂｒの局所的な配置調整は、ブリッジパタンｂｒを有しないブリッジ間隔調整セルＳＦを配置することで行われる（図２）。つまり、局所的にブリッジパタンｂｒの配置間隔を広げることで、設計基準に違反するブリッジパタンｂｒの生成が回避される。ブリッジパタンｂｒを有するシールリングエッジセルＳＥの設計によっては、その局所的に広げられた間隔が不用意に設定されることも懸念される。

その場合、シールリングエッジセルＳＥを配置しない領域、即ち、局所的な配置調整領域に、ブリッジパタンｂｒの配置間隔（図２の間隔ｄｓ１）よりも大きい配置間隔でブリッジパタンｂｒを追加配置しても良い。追加配置されたブリッジパタンｂｒにより、シールリング領域ＳＲの機械的強度の低下は抑制される。実施の形態３に係る半導体装置３等において、ダミーパタンＤＭＹ１を局所的に配置調整する場合も、同様に、ダミーパタンＤＭＹ１の配置間隔（図２１の第１間隔ｄｃ１）よりも大きい配置間隔でダミーパタンＤＭＹ１を追加配置しても良い。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１,２,３,４ 半導体装置、１Ｄ,２Ｄ,３Ｄ,４Ｄ 回路設計領域、１１−１４,２１−２４,３１−３４,４１−４４ チップ外周辺、ｂｒ ブリッジパタン、ｃ１,ｃ２ 間隔、ＣＣ クラック延伸防止コーナーセル、ＣＥ クラック延伸防止エッジセル、Ｃｅ１−Ｃｅ４ クラック延伸防止エッジ部、ＣＦ ダミー間隔調整セル、ＣＲ クラック延伸防止領域、Ｃｔ 距離、ｄｃ１−ｄｃ３ 間隔、ＤＭＹ１−ＤＭＹ３ ダミーパタン、ｄｓ１−ｄｓ３ 距離、Ｇｃｅ１,Ｇｃｅ２ クラック延伸防止エッジセル群、Ｇｃｆ ダミー間隔調整セル群、Ｇｓｅ１,Ｇｓｅ１ａ，Ｇｓｅ１ｂ，Ｇｓｅ２，Ｇｓｅ２ａ，Ｇｓｅ２ｂ シールリングエッジセル群、Ｇｓｆ，Ｇｓｆａ，Ｇｓｆｂ ブリッジ間隔調整セル群、Ｍ１−Ｍ６ 配線層、Ｐｃｅ０,Ｐｃｅ１,Ｐｄ０,Ｐｄ１,Ｐｓｅ０,Ｐｓｅ１,Ｐｓｅ０ａ,Ｐｓｅ０ｂ,Ｐｓｅ１ａ,Ｐｓｅ１ｂ,Ｐｓｃ０,Ｐｓｃ１ 矩形座標、Ｓ１−Ｓ９,Ｓ２１−Ｓ２９,Ｓ３１−Ｓ３９,Ｓ９１ ステップ、ｓ１,ｓ１ａ,ｓ２ 間隔、ＳＣ,ＳＣ１−ＳＣ４,ＳＣａ,ＳＣｂ シールリングコーナーセル、ＳＥ,ＳＥａ,ＳＥｂ シールリングエッジセル、Ｓｅ１−Ｓｅ４,Ｓｅ１ａ−Ｓｅ４ａ,Ｓｅ１ｂ−Ｓｅ４ｂ シールリングエッジ部、ＳＦ,ＳＦａ,ＳＦｂ ブリッジ間隔調整セル、ｓｌｂ 距離、ＳＲ,ＳＲａ,ＳＲｂ シールリング領域、ｓｒ１,ｓｒ８ シールリング、Ｓｔ,Ｓｔａ,Ｓｔｂ 距離、Ｖ１２,Ｖ２３,Ｖ３４,Ｖ４５,Ｖ５６ ビア、Ｗｃ 距離、ｗｃｅ,ｗｃｆ,ｗｓｅ,ｗｓｆ,ｗｓｅａ,ｗｓｅｂ 幅、Ｗｃｘ,Ｗｃｙ,Ｗｓ,Ｗｓｘ,Ｗｓｙ 距離。

Claims (20)

1. 半導体基板に形成された回路設計領域と、
   前記回路設計領域の周囲に配置されたシールリング領域と、
   を備える半導体装置であって、
   前記シールリング領域は、第１シールリングコーナーセルおよび第２シールリングコーナーセルと、前記第１シールリングコーナーセルおよび前記第２シールリングコーナーセルと接続される第１シールリングおよび第２シールリングと、前記第１シールリングおよび前記第２シールリングと接続される複数の第１ブリッジパタンと、を有し、
   前記複数の第１ブリッジパタンは、前記第１シールリングコーナーセルと隣接して、第１間隔で所定数配置された前記第１ブリッジパタンからなる第１グループと、前記第１グループと第２間隔離れた位置に、前記第１間隔で所定数配置された前記第１ブリッジパタンからなる第２グループと、を有し、
   前記第２間隔は、前記第１間隔より大きい、半導体装置。
2. 前記第１シールリングコーナーセルは、前記第１シールリングおよび前記第２シールリングと各々接続される第２ブリッジパタンを有し、
   前記第２ブリッジパタンは、前記第２ブリッジパタンと隣接して配置された前記第１グループの前記第１ブリッジパタンから第３間隔離れた位置に配置され、
   前記第３間隔は、前記第２間隔より小さい、請求項１記載の半導体装置。
3. 前記第３間隔は、前記第１間隔と等しい、請求項２記載の半導体装置。
4. 前記複数の第１ブリッジパタンは、前記第２グループおよび前記第２シールリングコーナーセルとの間に配置された第３グループを、さらに有し、
   前記第３グループは、前記第２グループから第４間隔離れた位置に、前記第１間隔で所定数配置された前記第１ブリッジパタンを有し、
   前記第４間隔は前記第１間隔より大きい、請求項１記載の半導体装置。
5. 前記第１シールリングおよび前記第２シールリングは、前記第１シールリングコーナーセルおよび前記第２シールリングコーナーセルの間において、前記半導体基板の１辺と平行である、請求項１ないし請求項４いずれか１項記載の半導体装置。
6. 前記第１シールリング、前記第２シールリング、前記第１ブリッジパタン、および前記第２ブリッジパタンは、配線層およびビアで形成される、請求項５記載の半導体装置。
7. 前記第２間隔、前記第３間隔、および前記第４間隔は、隣接して配置される前記第１ブリッジパタンの中心間隔である、請求項１、請求項２、または請求項４いずれか１項記載の半導体装置。
8. 半導体基板に形成された回路設計領域と、
   前記回路設計領域の周囲に配置されたクラック延伸防止領域と、
   を備える半導体装置であって、
   前記クラック延伸防止領域は、第１クラック延伸防止コーナーセルおよび第２クラック延伸防止コーナーセルと、前記第１クラック延伸防止コーナーセルおよび前記第２クラック延伸防止コーナーセル間に配置された複数の第１ダミーパタンと、を有し、
   前記複数の第１ダミーパタンは、前記第１クラック延伸防止コーナーセルと隣接して、第１間隔で所定数配置された前記第１ダミーパタンからなる第１グループと、前記第１グループと第２間隔離れた位置に、前記第１間隔で所定数配置された前記第１ダミーパタンからなる第２グループと、を有し、
   前記第２間隔は、前記第１間隔より大きい、半導体装置。
9. 前記第１クラック延伸防止コーナーパタンは、前記第１グループのダミーパタンと隣接して配置される第２ダミーパタンパタンを有し、
   前記第２ダミーパタンは、前記第２ダミーパタンと隣接して配置された前記第１グループの前記第１ダミーパタンから第３間隔離れた位置に配置され、
   前記第３間隔は、前記第２間隔より小さい、請求項８記載の半導体装置。
10. 前記第３間隔は、前記第１間隔と等しい、請求項９記載の半導体装置。
11. 前記複数の第１ダミーパタンは、前記第２グループと前記第２クラック延伸防止コーナーセル間に配置された第３グループを、さらに有し、
    前記第３グループは、前記第２グループから第４間隔離れた位置に、前記第１間隔で所定数配置された前記第１ダミーパタンを有し、
    前記第４間隔は前記第１間隔より大きい、請求項８記載の半導体装置。
12. 前記第１ダミーパタンおよび前記第２ダミーパタンは、前記半導体基板の１辺と平行に配置される、請求項８ないし請求項１１いずれか１項記載の半導体装置。
13. 前記第１ダミーパタンおよび前記第２ダミーパタンは、配線層およびビアで形成される、請求項１２記載の半導体装置。
14. 前記第２間隔、前記第３間隔、および前記第４間隔は、隣接して配置される前記第１ダミーパタンまたは第２ダミーパタンの中心間隔である、請求項８、請求項９、または請求項１１いずれか１項記載の半導体装置。
15. 実行パラメータ、テーブルファイル、および部品データファイルに基づき、回路設計領域の周囲に配置する第１保護領域を有する半導体装置のレイアウト設計システムであって、
    前記テーブルファイルに記載された保護領域データデザインブロック記述に基づき、前記第１保護領域に配置される第１コーナーセル、第１エッジセル、第１間隔調整セル、第１間隔、および第１保護領域配置間隔を読出し、
    前記実行パラメータとして設定された前記回路設計領域の矩形座標および前記第１保護領域配置間隔に基づき、前記第１保護領域の矩形座標を設定し、
    前記第１保護領域の各コーナー部に前記第１コーナーセルを配置し、
    前記第１コーナーセル間の距離を被除数とし、前記第１間隔を除数とする除算結果の商に基づき、前記第１コーナーセル間に、前記第１間隔で前記第１エッジセルを所定数配置した第１エッジセル群と、前記第１配置間隔で前記第１エッジセルを所定数配置した第２エッジセル群と、を配置し、
    前記除算結果の剰余に基づき、前記第１エッジセル群および前記第２エッジセル群の間に、前記第１間隔よりも小さい幅を有する前記第１間隔調整セルを配置する、レイアウト設計システム。
16. 前記被除数を、前記第１コーナーセル間の距離から最小間隔を減算した値とする、請求項１５記載のレイアウト設計システム。
17. 前記テーブルファイルに記載された前記保護領域データデザインブロック記述に基づき、第２保護領域に配置される第２コーナーセル、第２エッジセル、第２間隔調整セル、第２間隔、および第２保護領域配置間隔を、さらに読出し、
    前記実行パラメータとして設定された前記回路設計領域の矩形座標および前記第２保護領域配置間隔に基づき、前記第１保護領域を囲む前記第２保護領域の矩形座標を設定し、
    前記第２保護領域の各コーナー部に前記第２コーナーセルを配置し、
    前記第２コーナーセル間の距離を被除数とし、前記第２間隔を除数とする除算結果の商に基づき、前記第２コーナーセル間に、前記第２間隔で前記第２エッジセルを所定数配置した第３エッジセル群と、前記第２間隔で前記第２エッジセルを所定配置した第４エッジセル群と、を配置し、
    前記除算結果の剰余に基づき、前記第３エッジセル群および前記第４エッジセル群の間に、前記第２間隔よりも小さい幅を有する前記第２間隔調整セルを配置する、請求項１５記載のレイアウト設計システム。
18. 前記被除数を、前記第２コーナーセル間の距離から前記最小間隔を減算した値とする、請求項１７記載のレイアウト設計システム。
19. 前記第１間隔調整セルは、前記半導体装置の外周辺中央部近傍に配置される、請求項１５または請求項１６記載のレイアウト設計システム。
20. 前記第２間隔調整セルは、前記半導体装置の外周辺中央部近傍に配置される、請求項１７または請求項１８記載のレイアウト設計システム。

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