以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
<実施の形態1に係る半導体装置>
図1を参照して、実施の形態1に係る半導体装置1の構成を説明する。
以下の説明において、ブリッジパタンbrの間隔とは、特に説明がない限り、ブリッジパタンbrの中心間隔を意味する。
半導体装置1は、回路設計領域1Dと、シールリング領域SRと、チップ外周辺11、12、13、および14(以下、チップ外周辺11−14と記載。他の構成要件の場合も同様。)を備える。回路設計領域1Dは、各種機能ブロック、入出力部およびボンディングパッド等を有する。シールリング領域SRは、シールリングコーナーセルSC1−SC4およびシールリングエッジ部Se1−Se4を、有する。チップ外周辺11−14は、ダイシングにより個片化された半導体装置1の各切断辺である。
シールリングコーナーセルSC1−SC4は、同一構造を有し、配置される場所に応じて、配置方向が異なる。例えば、半導体装置1の左下にシールリングコーナーセルSC1を配置した場合、シールリングコーナーセルSC2−SC4の向きは、シールリングコーナーセルSC1の向きを時計回りに、順次90度回転させたものである。図1のシールリングコーナーセルSC1−SC4を示す矩形中央部に記載されている矢印は、それらの配置方向を示す。本明細書では、その基本となるシールリングコーナーセルSC1のレイアウトデータを、シールリングコーナーセルSCと記載する。
シールリングエッジ部Se1は、シールリング領域SRにおいて、シールリングコーナーセルSC1およびシールリングコーナーセルSC4間に配置された複数のシールリングエッジセルSE、および1つまたは複数のブリッジ間隔調整セルSFで構成される。
シールリングエッジ部Se2は、シールリング領域SRにおいて、シールリングコーナーセルSC1およびシールリングコーナーセルSC2間に配置された複数のシールリングエッジセルSEで構成される。
シールリングエッジ部Se3は、シールリング領域SRにおいて、シールリングコーナーセルSC2およびシールリングコーナーセルSC3間に配置された複数のシールリングエッジセルSE、および1つまたは複数のブリッジ間隔調整セルSFで構成される。
シールリングエッジ部Se4は、シールリング領域SRにおいて、シールリングコーナーセルSC3およびシールリングコーナーセルSC4間に配置された複数のシールリングエッジセルSEで配置される。シールリングエッジ部Se1−Se4を構成するシールリングエッジセルSEおよびブリッジ間隔調整セルSFの数は、半導体装置1の大きさや設計基準等に基づき、適宜設定される。
シールリングエッジ部Se1−Se4に各々配置されるシールリングエッジセルSEおよびブリッジ間隔調整セルSFは、配置されるシールリングエッジ部Se1−Se4に応じて、配置方向が異なる。例えば、シールリングエッジ部Se2に配置されるシールリングエッジセルSEの向きは、シールリングエッジ部Se1に配置されるシールリングエッジセルSEを時計回りに90度回転させた向きに設定される。シールリングエッジ部Se3−Se4に配置されるシールリングエッジセルSEまたはブリッジ間隔調整セルSFの回転角度も、上記と同様に設定される。
図2を参照して、実施の形態1に係る半導体装置1が備えるシールリング領域SRの平面図を説明する。
上述の通り、シールリング領域SRは、シールリングコーナーセルSC1−SC4およびシールリングエッジ部Se1−Se4を備える。図2に示される通り、シールリングエッジ部Se1は、第1シールリングエッジセル群Gse1、第2シールリングエッジセル群Gse2、およびブリッジ間隔調整セル群Gsfを有する。後述の通り、シールリング領域SRは、複数の配線層と、異なる配線層を接続するビアと、で構成される。図2は、その内、1つの配線層およびその配線層と接続されるビアの各平面パタンを示す。
第1シールリングエッジセル群Gse1は、シールリングコーナーセルSC1に隣接して配置される。第1シールリングエッジセル群Gse1は、チップ外周辺11の方向に、互いに隣接して配置された複数のシールリングエッジセルSEを有する。第1シールリングエッジセル群Gse1の左端部に配置されるシールリングエッジセルSEは、シールリングコーナーセルSC1と隣接して配置される。
第2シールリングエッジセル群Gse2は、シールリングコーナーセルSC4に隣接して配置される。第2シールリングエッジセル群Gse2は、チップ外周辺11の方向に、互いに隣接して配置された複数のシールリングエッジセルSEを有する。第2シールリングエッジセル群Gse2の右端部に配置されたシールリングエッジセルSEは、シールリングコーナーセルSC4と隣接して配置される。
ブリッジ間隔調整セル群Gsfは、第1シールリングエッジセル群Gse1の右端部に配置されたシールリングエッジセルSEと、第2シールリングエッジセル群Gse2の左端部に配置されたシールリングエッジセルSEと、の間に配置される。ブリッジ間隔調整セル群Gsfは、少なくとも1つ以上のブリッジ間隔調整セルSFを有する。
ブリッジ間隔調整セルSFは、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2間に、所定のピッチで配置される。この場合、ブリッジ間隔調整セルSFの1つは、一部、シールリングエッジセルSEと重ねて配置される場合がある。ここで、”重ねて配置”とは、レイアウトデータ上の配置である。半導体装置1に形成される配線パタン等は、対応するレイアウトデータをOR処理した形状に形成される。
シールリング領域SRは、回路設計領域1Dを囲む8重のシールリングsr1−sr8を備える。さらに、シールリングsr1−sr8間は、複数のブリッジパタンbrで接続される。この結果、シールリング領域SRは、シールリングsr1−sr8で挟まれた各領域が、ブリッジパタンbrで複数の小領域に仕切られた構造を有する。この構造は、シールリング領域SRの機械的強度向上と、耐湿性向上に寄与する。
ブリッジパタンbrの局所的な配置調整の必要性について説明する。
ブリッジ間隔調整セル群Gsfは、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2間に配置される。シールリングエッジ部Se1の長さがシールリングエッジセルSEの幅wseの整数倍の場合、シールリングエッジ部Se1は、シールリングエッジセルSEのみで構成される。その場合、シールリングエッジ部Se1におけるブリッジパタンbrは、設計基準を満たす所定の間隔で均等に配置される。
一方、シールリングエッジ部Se1の長さがシールリングエッジセルSEの幅wseの整数倍でない場合、ブリッジパタンbrを配置できない領域が局所的に発生する。ブリッジ間隔調整セル群Gsfは、そのブリッジパタンbrが配置できない領域に対応する。
ブリッジパタンbrが配置できない理由は、半導体装置1の設計基準に違反する配置となるからである。具体的には、隣接するブリッジパタンbrが有する配線層やビアの間隔が、設計基準で規定されている最小値より小さい場合があげられる。従って、ブリッジ間隔調整セル群Gsfに配置されるブリッジ間隔調整セルSFはブリッジパタンbrを有せず、シールリングsr1−sr8の一部を構成するパタンのみで構成される。
このブリッジ間隔調整セルSFが配置される領域近傍において、ブリッジパタンbrの間隔は、他の部分と比較して大きくなる。このため、シールリング領域SRの機械的強度が低下する。
半導体装置1のコーナー部近傍は、ダイシングや樹脂封止に起因する応力の影響を受けやすい。従って、そのコーナー部およびコーナー部近傍のシールリングsr1−sr8に付加するブリッジパタンbrは、設計基準を満足する範囲で、出来るだけ短い間隔で均等に配置することが望ましい。一方、半導体装置1のチップ外周辺11等の中央部近傍は、コーナー部近傍と比べ、ダイシングや樹脂封止に起因する応力の影響は、比較的少ない。従って、ブリッジ間隔調整セルSFをチップ外周辺11等の中央部近傍に配置することが望ましい。
局所的に配置調整されたブリッジパタンbr間の間隔について説明する。
シールリング領域SRが有するブリッジパタンbrのうち、第1シールリングエッジセル群Gse1に対応する領域におけるブリッジパタンbrの配置ピッチは、シールリングエッジセルSEの幅wse、即ち、シールリングエッジセルSEの配置ピッチと同一である。同様に、第2シールリングエッジセル群Gse2に対応する領域におけるブリッジパタンbrの配置ピッチも、幅wseに設定される。
一方、ブリッジ間隔調整セル群Gsfは、ブリッジパタンbrを持たないブリッジ間隔調整セルSFで構成される。その結果、シールリング領域SRにおいて、ブリッジ間隔調整セル群Gsfと対応する領域にはブリッジパタンbrは存在しない。この結果、シールリングエッジ部Se1の長さとシールリングエッジセルの幅wseとの関係でブリッジパタンbrが配置できない領域が局所的に発生した場合、ブリッジパタンbrを配置しない領域として、チップ外周辺11の中央部近傍が設定される。
ブリッジパタンbrの局所的な配置変更を伴うシールリング領域SRの特徴は、ブリッジパタンbr間の間隔として把握される。図2に示される通り、第1シールリングエッジセル群Gse1において、ブリッジパタンbrは、シールリングエッジセルSEの幅wseと等しいピッチで配置される。即ち、シールリングコーナーセルSC1と隣接して配置される第1シールリングエッジセル群Gse1において、ブリッジパタンbrは、第1間隔ds1(=wse)で所定数配置される。
一方、ブリッジ間隔調整セル群Gsfを挟んで対向して配置されるブリッジパタンbrの間隔は、第2間隔ds2を有する。この第2間隔ds2は、間隔ds1に、ブリッジ間隔調整セル群Gsfに配置されるブリッジ間隔調整セルSFの幅の合計値とほぼ等しい。即ち、間隔ds1と間隔ds2は、以下の関係にある。
ds1<ds2
この結果、ブリッジパタンbrの局所的な配置調整、即ち、配置間隔の拡大は、チップ外周辺11の中央部近傍で行われる。
シールリング領域SRのブリッジパタンbrの配置は、シールリングコーナーセルSC1が有するブリッジパタンbrと、第1シールリングエッジセル群Gse1の左端に配置されるブリッジパタンbrとの間隔ds3に関しても考慮されることが好ましい。即ち、間隔ds3は、チップ外周辺11の中央部近傍で設定されるブリッジパタンbr間の間隔ds2よりも小さく(ds3<ds2)設定されることが好ましい。より好ましくは、間隔ds3は間隔ds1と等しく(ds3=ds1)設定される。
図3を参照して、実施の形態1に係る半導体装置1が備えるシールリングエッジセルSEの平面図および断面図を説明する。
シールリングエッジセルSEは、半導体基板(図示せず)上に形成された配線層M1−M6と、各配線層を接続するビアV12−V56と、で構成される。ビアV12−V56は、図示しない層間絶縁層に埋設される。
図3(a)は、シールリングエッジセルSEが有する配線層M1−M4およびビアV12−V45の各平面図を示す。配線層M1−M4およびビアV12−V45は、各々、平面視で同一形状を有する。横方向の8本のパタンは、シールリングsr1−sr8の一部を構成する。縦方向の7本のパタンは、ブリッジパタンbrを構成する。シールリングエッジセルSEの幅はwse、高さはhseである。
図3(b)は、シールリングエッジセルSEが有する配線層M5−M6およびビアV56の各平面図を示す。3本の太い配線パタンは、平面視で同一形状を有する配線層M5−M6を示す。2本の細い配線パタンは、配線層M5の形状を示す。太い配線パタンは、配線層M1−M4で構成される直下の2本のシールリングを覆うように形成される。細い配線パタンは、配線層M1−M4で構成される直下の1本のシールリングと平面視で重なるように形成される。太い配線パタンおよび細い配線パタンは、いずれも、シールリングsr1−sr8の一部を構成する。
図3(c)は、シールリングエッジセルSEのY11−Y11’方向の断面図を示す。配線層M1−M2、配線層M2−M3、配線層M3−M4、配線層M4−M5、および配線層M5−M6は、各々、ビアV12、ビアV23、ビアV34、ビアV45、およびビアV56を介して接続される。配線層M6およびビアV56の形状は、下層配線M1−M5やビアV12−V45の形状と比較し、より大きく設定された最小寸法が適用される。
図4を参照して、実施の形態1に係る半導体装置1が備えるブリッジ間隔調整セルSFの平面図および断面図を説明する。
図4(a)は、ブリッジ間隔調整セルSFが有する配線層M1−M4およびビアV12−V45の各平面図を示す。配線層M1−M4およびビアV12−V45は、各々、平面視で同一形状を有する。横方向の8本のパタンは、シールリングsr1−sr8の一部を構成する。ブリッジ間隔調整セルSFの幅はwsf、高さは、シールリングエッジセルSEと同じhseに設定される。
ブリッジ間隔調整セルSFは、シールリングエッジセルSEと異なり、ブリッジパタンbrを有しない。上述の通り、ブリッジ間隔調整セル群Gsfは、互いに隣接して配置されたブリッジ間隔調整セルSFを有する。第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2の間隔が、ブリッジ間隔調整セルSFの幅wsfの整数倍でない場合、その小数部の値に相当する間隔は、ブリッジ間隔調整セルSFの一部を第2シールリングエッジセル群Gse2の左端部に配置されるシールリングエッジセルSEに”重ねて”配置される。
図5を参照して、実施の形態1に係る半導体装置1が備えるシールリングコーナーセルSCの平面図を説明する。
図5(a)は、シールリングコーナーセルSCが有する配線層M1−M4およびビアV12−45の各平面図を示す。配線層M1−M4およびビアV12−V45は、各々、平面視で同一形状を有する。コーナー部を有する8本のパタンは、シールリングsr1−sr8の一部を構成する。ブリッジパタンbrは、シールリングsr1−sr8間に、シールリングの方向と垂直に配置される。
図5(b)は、シールリングコーナーセルSCが有する配線層M5−M6およびビアV56の各平面図を示す。3本の太い配線パタンは、平面視で同一形状を有する配線層M5−M6を示す。2本の細い配線パタンは、配線層M5の形状を示す。太い配線パタンは、配線層M1−M4で構成される直下の2本のシールリングを覆うように形成される。細い配線パタンは、配線層M1−M4で構成される直下の1本のシールリングと平面視で重なるように形成される。太い配線パタンおよび細い配線パタンは、いずれも、シールリングsr1−sr8の一部を構成する。シールリングコーナーセルSCの幅はwsc、高さはhscに設定される。
図5は、シールリングコーナーセルSCの一例を示す。半導体装置1のコーナー部に配置されるシールリングの形状は、そのコーナー部に加えられる応力や層間絶縁層等の特性を考慮し、適宜設定される。
図6を参照して、実施の形態1に係る半導体装置1が備えるシールリング領域SRの平面図を説明する。
図6は、図2に示される半導体装置1の左下部分を拡大表示した平面図である。シールリングコーナーセルSC1に隣接して第1シールリングエッジセル群Gse1が配置される。第1シールリングエッジセル群Gse1と第2シールリングエッジセル群Gse2との間には、ブリッジ間隔調整セル群Gsfが配置される。図6に示されるブリッジ間隔調整セル群Gsfには、2つのブリッジ間隔調整セルSFが配置される。両ブリッジ間隔調整セルSFは、互いに隣接して配置される。右側のブリッジ間隔調整セルSFは、第2シールリングエッジセル群Gse2の左端に配置されるシールリングエッジセルSEと一部が重ねて配置される。
図7を参照して、実施の形態1に係る半導体装置1が備えるシールリング領域SRの断面図を説明する。
図7(a)は、図6に示されるシールリング領域SRのX11−X11’における断面図である。即ち、図7(a)は、図6に示されるシールリングsr1−sr2間に配置されたブリッジパタンbrの断面形状を示す。ブリッジパタンbrは、同一形状を有する配線層M1−M4およびビアV12−V34を有する。なお、図面の煩雑化を避けるため、配線層M5−M6およびビアV45−V46は省略されている(図3参照)。
第1シールリングエッジセル群Gse1において、ブリッジパタンbrは、間隔ds1、即ち、シールリングエッジセルSEの幅wseと等しいピッチで複数配置される。図7(a)では、配線層M4の中心間隔がブリッジパタンbrの間隔として定義されている。
ブリッジ間隔調整セル群Gsfを挟んで配置されるブリッジパタンbr間の間隔は、間隔ds1より大きい値を有する間隔ds2となる。間隔ds2と間隔ds1の差は、ブリッジ間隔調整セルSFの幅wsfの合計値とほぼ等しい。
シールリングコーナーセルSC1および第1シールリングエッジセル群Gse1の境界領域を挟んで対向して配置されるブリッジパタンbrは、間隔ds3の間隔で配置される。この間隔ds3は、間隔ds2より小さいことが好ましい。より好ましくは、間隔ds3と間隔ds1は、等しく設定される。
図7(b)は、図6に示されるシールリング領域SRのX21−21’における断面図である。即ち、図7(b)は、図6に示されるシールリングsr1の断面形状を示す。この断面図から理解されるように、シールリングsr1は、配線層M1−M4およびビアV12−V34を構成する各導電材料からなる”壁”として構成される。図示しないが、ブリッジパタンの構成も同様である。
半導体装置1が備える局所的に配置調整されたブリッジパタンbrは、以下の効果を奏する。
半導体装置1のチップコーナー部に印加される応力に起因して、シールリング領域SRには機械的なストレスが印加される。シールリング領域SRは、回路設計領域1Dを囲むように多重に形成されたシールリングsr1−sr8およびブリッジパタンbrを有する。シールリング領域の機械的強度を高めるため、ブリッジパタンbrは、設計基準を満足する所定の間隔で均等に配置することが望ましい。しかしながら、シールリング領域SRのデータ構造上、ブリッジパタンbrの局所的な配置調整(配置間隔の拡大)が必要となる場合がある。
実施の形態1に係る半導体装置1は、その局所的に配置調整されたブリッジパタンbrを、チップコーナー部近傍ではなく、チップ外周辺11−14の中央部近傍に有する。その結果、チップコーナー部におけるシールリング領域SRの機械的強度が維持された高信頼性、かつ、シールリング領域SRのレイアウト設計が容易な半導体装置1が提供される。
<シールリング/クラック延伸防止レイアウト生成システム>
図8を参照して、実施の形態に係るシールリング/クラック延伸防止レイアウト生成システム8の構成を説明する。
シールリング/クラック延伸防止レイアウト生成システム8は、半導体装置1が備える回路設計領域1Dを囲むシールリング領域SRを生成するシステムである。
シールリング/クラック延伸防止レイアウト生成システム8は、実行パラメータ8a、テーブルファイル8b、および部品データファイル8cに基づき、チップセルデータ9および実行結果リスト10を出力する。
実行パラメータ8aは、シールリング領域SRを生成するために必要な設計データのファイル名、回路設計領域1Dのファイル名、および半導体装置1のチップサイズ等を含む。テーブルファイル8bは、シールリング領域SRを構成する各セルの情報および各セルの配置仕様等を指定するファイルである。それらのファイルは、半導体装置1の製造プロセス仕様別に用意される。部品データファイル8cは、シールリング領域SRを構成する各セルのレイアウトデータである。
チップセルデータ9は、回路設計領域1Dにシールリング領域SR等を付加したデータである。実行結果リスト10は、シールリング/クラック延伸防止レイアウト生成システム8の実行ログおよび実行パラメータ記述ファイル等である。
図9を参照して、シールリング/クラック延伸防止レイアウト生成システム8が生成するチップセルデータ9の構成を説明する。
チップセルデータ9は、回路設計領域1Dのレイアウトデータ9a、シールリング領域SRのレイアウトデータ9b、およびその他データ9cで構成される。回路設計領域1Dのレイアウトデータ9aは、階層構造を有する。例えば、回路セルAのデータ9a1は、回路セルBのデータ9a11および回路セルCのデータ9a12を有する。
図10および図11−図15を参照して、シールリング/クラック延伸防止レイアウト生成システム8の処理ステップを説明する。
図10は、シールリング/クラック延伸防止レイアウト生成システム8によるシールリング領域SRの生成ステップS1−S9を示す。
図11は、図10の生成ステップで必要な主要領域の矩形座標と、主要領域間の距離との関係を示す。
図12は、図10のステップS6で計算されるシールリングコーナーセルSC間の間隔s1を示す。
図13は、図10のステップS8の処理に基づき、シールリングコーナーセルSC間に、所定数のシールリングエッジセルSEが配置されたレイアウト図を示す。
図14は、図10のステップS9の処理に基づき、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2を、シールリングコーナーセルSC間に配置したレイアウト図を示す。
図15は、図10のステップS9の処理に基づき、さらに、ブリッジ間隔調整セル群Gsfを配置したレイアウト図を示す。
図8に示されるシールリング/クラック延伸防止レイアウト生成システム8は、図10に示される各処理ステップS1−S9を実行する。
(ステップS1)
半導体装置1の製造プロセス仕様毎に用意されたテーブルファイル8bから、使用するプロセス仕様に対応するテーブルファイルが指定される。
(ステップS2)
ステップS1で指定されたテーブルファイルに含まれるシールリングデータデザインルールブロックの記述に基づき、使用するシールリングコーナーセルSC、シールリングエッジセルSE、およびブリッジ間隔調整セルSFの各セル名/セルサイズ/配置ピッチの情報が、シールリング/クラック延伸防止レイアウト生成システム8に入力される。
さらに、シールリングデータデザインルールブロックの記述に基づき、距離Wsおよび距離Stがシールリング/クラック延伸防止レイアウト生成システム8に入力される(図11参照)。ここで、距離Wsは、半導体装置1のスクライブ線センター(矩形座標Psc0およびPsc1で規定される4辺)からシールリング領域SRの外周辺(矩形座標Pse0およびPse1で規定される4辺)までの距離である。距離Stは、回路設計領域1D(矩形座標Pd0およびPd1で規定される4辺)からシールリング領域SRの外周辺までの距離である。
(ステップS3)
GUI(グラフィカル・ユーザ・インターフェイス)を利用して、シールリング/クラック延伸防止レイアウト生成システム8に、実行パラメータ8aとして、回路設計領域1Dのファイル名およびサイズが入力される。回路設計領域1Dのサイズとして、回路設計領域1Dの左下座標Pd0(Xb0、Yb0)、および右上座標Pd1(Xb1、Yb1)が入力される(図11参照)。
(ステップS4)
距離Stおよび回路設計領域1Dの矩形座標に基づき、シールリング領域SRの矩形座標Pse0(Xsb0、Ysb0)およびPse1(Xsb1、Ysb1)を、以下の計算式で求める(図11参照)。
Xsb0=Xb0−St
Ysb0=Yb0−St
Xsb1=Xb1+St
Ysb1=Yb1+St
さらに、スクライブ線センター間のX方向の距離WsxおよびY方向の距離Wsyを、 以下の計算式で求める(図11参照)。
Wsx=(Xsb1−Xsb0)+(Ws*2)
Wsy=(Ysb1−Ysb0)+(Ws*2)
ここで、記号”*”は、乗算を意味する。
(ステップS5)
シールリングコーナーセルSCをシールリング領域SRの4隅に配置する。シールリング領域SRの4隅の座標は、上記の座標Pse0およびPse1に基づき求められる(図11参照)。
(ステップS6)
シールリングコーナーセルSC間の間隔s1を以下の計算式で求め(図11および図12参照)、間隔s1をシールリングエッジセルSEの幅wseで除算した値nseを計算する。図12は、シールリング領域SRの左下および右下の配置されているシールリングコーナーセルSC間の間隔s1を計算する場合を示す。
w0=Xsb1−Xsb0 s1=w0−(wsc+hsc)
nse=s1/wse
ここで、記号”/”は、除算を意味する。
(ステップS7)
除算値nseが商のみか(s1/wseが割り切れる)、商および剰余を有するか(s1/wseが割り切れない)を判定する。
(ステップS8)
除算値nseが商のみの場合、図13に示される通り、その商(Ne)をアレイ数とするシールリングエッジセルSEを、シールリングコーナーセルSC間に隣接させて配置する。配置ピッチは、シールリングエッジセルSEの幅wseに設定される。
(ステップS9)
除算値nseが商および剰余を有する場合、図14に示される通り、シールリングコーナーセルSC間に、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2が配置される。第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2は、各々、幅wseをピッチとして配置されたアレイ数Ne1およびアレイ数Ne2のシールリングエッジセルSEで構成される。
アレイ数Ne1およびアレイ数Ne2は、以下の通り設定される。
Ne1=floor(floor(Ne)/2)…… 式1
Ne2=ceil(floor(Ne/2))…… 式2
ここで、floorおよびceilは、各々、床関数および天井関数である。式1および式2に示される通り、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2に配置されるシールリングエッジセルSEの数は、ほぼ同数に設定される。
第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2は、各々、シールリングコーナーセルSCに隣接して配置される。第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2間の領域(距離s2)は、ブリッジパタンbrの局所的な配置調整領域に設定される。
図15に示される通り、距離s2を有するブリッジパタンbrの局所的な配置調整領域には、ブリッジ間隔調整セル群Gsfが配置される。ブリッジ間隔調整セル群Gsfは、幅wsfをピッチとするアレイ数Nf1配置されたブリッジ間隔調整セルSFを有する。幅wsfは、ブリッジ間隔調整セルSFの幅であり、アレイ数Nf1は、以下の通り設定される。
Nf1=ceil(s2/wsf)
式1および式2で得られる値はほぼ等しく設定されるため(Ne2−Ne1=1)、ブリッジ間隔調整セル群Gsfは、シールリングコーナーセルSC間のほぼ中央部に配置される。
ブリッジ間隔調整セル群Gsfの右端に配置されるブリッジ間隔調整セルSFのデータは、第2シールリングエッジセル群Gse2の左端に配置されるシールリングエッジセルSEのデータと、一部重なる場合がある。このデータの重ね処理により、多様な回路設計領域およびチップサイズを有する半導体装置1において、同一形状のブリッジ間隔調整セルSFで、ブリッジパタンbrの局所的な配置調整が容易に実現される。
シールリング/クラック延伸防止レイアウト生成システム8は、以下の効果を奏する。 シールリング/クラック延伸防止レイアウト生成システム8は、テーブルファイル8bに記載された回路設計領域1Dのデータ範囲および距離Stに基づき、シールリング領域SRの形成領域を決定する。さらに、距離Wsに基づき、シールリング領域SRの形成領域を基準としたスクライブ線センターが確定される。この結果、シールリング領域SRの配置が容易に決定される。さらに、シールリング領域SRの形成領域は、スクライブ線の構造に依存しなくなる。
シールリング/クラック延伸防止レイアウト生成システム8は、まず、シールリング領域SRの4隅にシールリングコーナーセルSCを配置する。次に、シールリング領域SRの外周辺の両端に配置されたシールリングコーナーセルSCの各々に、第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2が隣接させて配置される。次に、第1シールリングエッジセル群Gse1と第2シールリングエッジセル群Gse2間にブリッジ間隔調整セル群Gsfが配置される。その結果、ブリッジパタンbrの局所的な配置調整は、チップ外周辺11−14の中央部近傍で行われ、シールリング領域SRの機械的強度は維持される。
図16を参照して、シールリング/クラック延伸防止レイアウト生成システム8における、シールリング領域SRを生成するステップS9の変形例を説明する。
ステップS91は、図10に示されるステップS9と、以下の点で相違する。即ち、図16に示されるステップS7において、s1/wse(=nse)が割り切れない場合、ステップS91において、”最小間隔adを考慮して求めたアレイ数でシールリングエッジセルSEが配置された”シールリングエッジセル群Gse1およびGse2を、各々、シールリングコーナーセルSC1に隣接させて配置する点が相違する。
具体的には、ステップS91において、間隔s1を”間隔s1−ad”に設定し、その値をシールリングエッジセルSEの幅wseで除算した値の商を求める。ステップS9において、式1および式2における商Neを、(s1−ad)/wseの商に入れ替えて、Ne1およびNe2を再計算する。シールリングコーナーセルSC間に、再計算したNe1およびNe2を各々アレイ数とするシールリングエッジセルSEを有する第1シールリングエッジセル群Gse1および第2シールリングエッジセル群Gse2が、シールリングコーナーセルSC間に配置される(図14および図15参照)。
アレイ数Ne1およびアレイ数Ne2を計算する際、設計基準で設定されている最小間隔adを考慮することで、ブリッジパタンbrの局所的な配置調整領域(図14における距離s2の領域)におけるシールリングエッジセルSEのレイアウトに起因する設計基準違反が回避される。
ステップS91を実行するシールリング/クラック延伸防止レイアウト生成システム8は、以下の効果を奏する。
シールリング/クラック延伸防止レイアウト生成システム8のステップS9において、シールリングエッジセルSEの配置数は、被除数であるシールリングコーナーセル間の距離s1に対する除数であるシールリングエッジセルSEの幅(wse)の除算結果で得られる商に設定されていた。除算結果に剰余がある場合、その剰余に対応するシールリング領域SRにおいて、ブリッジパタンbr間の間隔が設計基準違反となる場合がある。その場合、シールリング領域SRの再設計が必要となる。
ステップS9の変形例であるステップS91によれば、最小間隔adを考慮したシールリングコーナーセル間の距離(s1−ad)が被除数と設定される。その結果、被除数の除数による除算結果に剰余が発生した場合であっても、その剰余に対応するシールリング領域SRにおいて、ブリッジパタンbr間の間隔は設計基準を満たす。その結果、シールリング領域SRの再設計が不要となる。
<実施の形態2に係る半導体装置>
図17を参照して、実施の形態2に係る半導体装置2の構成を説明する。
半導体装置2は、回路設計領域2D、シールリング領域SRa、シールリング領域SRb、およびチップ外周辺21−24を備える。回路設計領域2Dおよびチップ外周辺21−24は、図1に示される実施の形態1に係る半導体装置1における対応するものと同様であり、重複説明は省略される。
回路設計領域2Dは、シールリング領域SRaおよびシールリング領域SRbで囲まれる。シールリング領域SRaは、配置方向が互いに90度異なる4つのシールリングコーナーセルSCaと、各シールリングコーナーセルSCa間に配置されるシールリングエッジ部Se1a−Se4aと、で構成される。各シールリングエッジ部Se1a−Se4aは、シールリングエッジセルSEaと、必要に応じて配置されるブリッジ間隔調整セルSFaと、を有する。
シールリングエッジ部Se1aは、第1シールリングエッジセル群Gse1a、第2シールリングエッジセル群Gse2a、およびブリッジ間隔調整セル群Gsfaを有する。シールリングエッジ部Se2a−Se4aも、シールリングエッジ部Se1aと同様な構成を有する。
シールリング領域SRbは、配置方向が互いに90度異なる4つのシールリングコーナーセルSCbと、各シールリングコーナーセルSCb間に配置されるシールリングエッジ部Se1b−Se4bと、で構成される。各シールリングエッジ部Se1b−Se4bは、シールリングエッジセルSEbと、必要に応じて配置されるブリッジ間隔調整セルSFbと、を有する。
シールリングエッジ部Se1bは、第1シールリングエッジセル群Gse1b、第2シールリングエッジセル群Gse2b、およびブリッジ間隔調整セル群Gsfbを有する。シールリングエッジ部Se2a−Se4aも、シールリングエッジ部Se1aと同様な構成を有する。
図18および図19を参照して、シールリング/クラック延伸防止レイアウト生成システム8で実行されるシールリング領域SRaおよびシールリング領域SRbの生成ステップを説明する。
図18は、図8に示される実施の形態に係るシールリング/クラック延伸防止レイアウト生成システム8で実行されるシールリング領域SRaおよびシールリング領域SRbの生成ステップを示すフローチャートである。
図19は、実施の形態2に係る半導体装置2が備える主要領域の矩形座標および主要領域間の距離と、テーブルファイル8bに含まれるシールリングデータデザインルールブロックとの関係を説明する図面である。
図8に示されるシールリング/クラック延伸防止レイアウト生成システム8は、図18に示される以下のステップS21−S30を実行する。
(ステップS21)
半導体装置2の製造プロセス仕様毎に用意されたテーブルファイル8bから、使用するプロセス仕様に対応するテーブルファイルを指定する。
(ステップS22)
ステップS21で指定されたテーブルファイルに含まれる複数組のシールリングデータデザインルールブロックの記述に基づき、各組で使用するシールリングコーナーセルSCa/SCb、シールリングエッジセルSEa/SEb、およびブリッジ間隔調整セルSFa/SFbのセル名/セルサイズ/配置ピッチの情報がシールリング/クラック延伸防止レイアウト生成システム8に入力される。図19に示される通り、シールリングデータデザインルールブロックの記述は、内側に配置されるシールリング領域SRa(内側シールリング)および外側に配置されるシールリング領域SRb(外側シールリング)の各位置を示す情報を含む。
さらに、複数組のシールリングデータデザインルールブロックの記述に基づき、距離Ws、距離Sta、および距離Stbが、シールリング/クラック延伸防止レイアウト生成システム8に入力される。図19に示される通り、距離Wsは、半導体装置1のスクライブ線センター(矩形座標Psc0およびPsc1で規定される4辺)から最外周に配置されるシールリング領域SRbの外周部(矩形座標Pse0bおよびPse1bで規定される4辺)までの距離である。距離Staは、回路設計領域2Dからシールリング領域SRaの外周部(矩形座標Pse0aおよびPse1aで規定される4辺)までの距離である。距離Stbは、回路設計領域2Dからシールリング領域SRbの外周部(矩形座標Pse0bおよびPse1bで規定される4辺)までの距離である。
(ステップS23)
GUI(グラフィカル・ユーザ・インターフェイス)を利用して、シールリング/クラック延伸防止レイアウト生成システム8に、実行パラメータ8aとして、回路設計領域2Dのファイル名およびサイズが入力される。回路設計領域2Dのサイズとして、回路設計領域2Dの左下座標Pd0(Xb0、Yb0)および右上座標Pd1(Xb1、Yb1)が入力される(図19参照)。
(ステップS24)
ステップS22で読み込まれたテーブルファイル8b(図19参照)に含まれるシールリングデータデザインルールブロックに基づき、シールリング領域SRaの矩形座標、シールリング領域SRbの矩形座標、およびスクライブセンター間のX方向の距離WsxおよびY方向の距離Wsyが計算される。
シールリング領域SRaの矩形座標Pse0a(Xsb0a、Ysb0a)およびPse1a(Xsb1a、Ysb1a)は、以下の計算式で求められる(図19参照)。
Xsb0a=Xb0−Sta
Ysb0a=Yb0−Sta
Xsb1a=Xb1+Sta
Ysb1a=Yb1+Sta
シールリング領域SRbの矩形座標Pse0b(Xsb0b、Ysb0b)およびPse1b(Xsb1b、Ysb1b)は、以下の計算式で求められる(図19参照)。
Xsb0b=Xb0−Stb
Ysb0b=Yb0−Stb
Xsb1b=Xb1+Stb
Ysb1b=Yb1+Stb
図19に示されるテーブルファイル8bにおいて、「category2”INNER”33.0・・・」の記述により、距離Staの値は、33.0μmに設定される。その記述に基づき、シールリング領域SRaは、その外周部と回路設計領域2Dとの距離を距離Staとした位置に配置される。同様に、「category2”OUTER”76.0・・・」の記述により、距離Stbの値は、76.0μmに設定される。その記述に基づき、シールリング領域SRbは、その外周部と回路設計領域2Dとの距離を距離Stbとした位置に配置される。
スクライブセンター間のX方向の距離WsxおよびY方向の距離Wsyは、以下の計算式で求められる(図19参照)。
Wsx=(Xsb1b−Xsb0b)+(Ws*2)
Wsy=(Ysb1b−Ysb0b)+(Ws*2)
ここで、記号”*”は、乗算を意味する。
図19は、回路設計領域2Dが、シールリング領域SRaおよびシールリング領域SRbにより2重に囲まれた構成例と、その構成を記述するテーブルファイル8bの例と、を示す。このテーブルファイル8bによれば、回路設計領域2Dを囲むシールリングの多重化を容易に実現することが可能となる。回路設計領域2Dがn重のシールリング領域で囲まれた構成において、回路設計領域2Dと各シールリング領域の外周辺までの距離を、各々、St_1、St_2、・・・、St_nに設定する場合を想定する。
回路設計領域2Dと、回路設計領域2Dの最外周に配置されるシールリング領域の矩形座標Pse0_max(Xsb0_max、Ysb0_max)およびPse1_max(Xsb1_max、Ysb1_max)は、以下の計算式で求められる。
Xsb0_max=Xb0−St_max
Ysb0_max=Yb0−St_max
Xsb1_max=Xb1+St_max
Ysb1_max=Yb1+St_max
ここで、距離St_maxは、距離St_1〜St_nの最大値である。
スクライブセンター間のX方向の距離WsxおよびY方向の距離Wsyは、以下の計算式で求められる(図19参照)。
Wsx=(Xsb1_max−Xsb0_max)+(Ws*2)
Wsy=(Ysb1_max−Ysb0_max)+(Ws*2)
以上の処理により、多重化されたシールリング領域を有する半導体装置のクスライブセンター間の距離が容易に求められる。
(ステップS25)
シールリングコーナーセルSCaをシールリング領域SRaの4隅に配置する。シールリング領域SRaの4隅の座標は、上記の座標Pse0aおよびPse1aに基づき求められる。シールリングコーナーセルSCbをシールリング領域SRbの4隅に配置する。シールリング領域SRbの4隅に座標は、上記の座標Pse0bおよびPse1bに基づき求められる(図19参照)。
(ステップS26)
シールリング領域SRaが有するシールリングコーナーセルSCa間の間隔s1aを被除数、シールリングエッジセルSEaの幅wseaを除数とする除算値nseaを計算する。同様に、シールリング領域SRbが有するシールリングコーナーセルSCb間の距離slbを被除数、シールリングエッジセルSEbの幅wsebを除数とする除算値nsebを計算する。
(ステップS27)
除算値nseaが商のみ(s1a/wseaが割り切れる)か、または、商および剰余を有する(sla/wseaが割り切れない)か、否かを判定する。同様に除算値nsebが商のみ(s1b/wsebが割り切れる)か、または、商および剰余を有する(slb/wsebが割り切れない)か、否かを判定する。
(ステップS28)
除算値nseaが商のみの場合、その商(Nea)をアレイ数とするシールリングエッジセルSEaを、シールリングコーナーセルSCa間に隣接させて配置する。配置ピッチは、シールリングエッジセルSEaの幅wseaに設定される。同様に、除算値nsebが商のみの場合、その商(Neb)をアレイ数とするシールリングエッジセルSEbを、シールリングコーナーセルSCb間に隣接させて配置する。配置ピッチは、シールリングエッジセルSEbの幅wsebに設定される。
(ステップS29)
除算値nseaが商および剰余を有する場合、最小間隔adを考慮して、配置するシールリングエッジセルSEaのアレイ数を求める。所定数のシールリングエッジセルSEa数を各々有するシールリングエッジセル群Gse1aおよびGse2aを、シールリングコーナーセルSCaに隣接させて配置する。除算値nsebが商および剰余を有する場合も、同様に、最小間隔adを考慮して求めたアレイ数で配置されたシールリングエッジセルSEbを有するシールリングエッジセル群Gse1bおよびGse2bを、各々、コーナーセルSCbに隣接させて配置する(図17参照)。シールリングエッジセル群Gse1a等に配置するシールリングエッジセルSEa等のアレイ数は、実施の形態に係るシールリング/クラック延伸防止レイアウト生成システム8における、シールリング領域SRの生成ステップS91と同様であり、重複説明は省略する。
図17に示されるシールリング領域SRaおよびシールリング領域SRbは、各々、チップ外周辺21−24の中央部近傍に配置されたブリッジ間隔調整セル群Gsfaおよびブリッジ間隔調整セル群Gsfbを有する。その結果、ブリッジ間隔調整セル群Gsfaおよびブリッジ間隔調整セル群Gsfbは、近接して配置される。必要に応じ、ブリッジ間隔調整セル群Gsfa−Gsfbを、チップ外周辺21−24方向において、互いに反対方向へずらせて配置しても良い。
シールリング/クラック延伸防止レイアウト生成システム8は、多重配置されたシールリング領域を生成するに際し、以下の効果を奏する。
実施の形態に係るシールリング/クラック延伸防止レイアウト生成システム8は、テーブルファイル8bに記述された回路設計領域2Dのデータ範囲および距離Staおよび距離Stbに基づき、シールリング領域SRaおよびシールリング領域SRbの形成領域を決定する。さらに、距離Wsに基づき、シールリング領域SRbの形成領域を基準としたスクライブ線センターが確定される。
距離Staおよび距離Stbの設定値に基づき、シールリング領域SRa/SRbを構成する各種セルデータ(SCa/SCb、SEa/SEb/、およびSFa/SFb等)の配置座標が決定される。テーブルファイル8bおいて、シールリング領域SRaおよびシールリング領域SRbに配置される各種セルデータの情報は、シールリングデータデザインルールブロックとして、各々記述される。
シールリング/クラック延伸防止レイアウト生成システム8は、このテーブルファイル8bに基づき、多重配置されたシールリング領域SRa/SRbを生成する。その生成された各シールリング領域SRa/SRbにおいて、ブリッジパタンbrの局所的な配置調整は、チップ外周辺21−24の中央部近傍で行われる。この結果、多重配置されたシールリング領域の設計が容易となるとともに、より耐湿性が向上した半導体装置の提供が可能となる。
<実施の形態3に係る半導体装置>
図20を参照して、実施の形態3に係る半導体装置3の構成を説明する。
以下の説明において、ダミーパタンDMY1の間隔とは、特に説明がない限り、ダミーパタンDMY1の中心間隔を意味する。
半導体装置3は、回路設計領域3D、クラック延伸防止領域CR、およびチップ外周辺31−34を備える。回路設計領域3Dのサイズは、矩形座標Pd0および矩形座標Pd1で設定される。クラック延伸防止領域CRの外周辺は、矩形座標Pce0および矩形座標Pce1で設定される。回路設計領域3Dおよびクラック延伸防止領域CRの外周辺間の距離は、距離Ctに設定される。回路設計領域3Dおよびチップ外周辺31−34は、他の実施の形態に係る半導体装置が備える回路設計領域およびチップ外周辺と同様であり、重複説明は省略される。
クラック延伸防止領域CRは、半導体装置3のコーナー部近傍に配置された4つのクラック延伸防止コーナーセルCCと、クラック延伸防止エッジ部Ce1−Ce4と、を有する。クラック延伸防止領域CRは、半導体装置3のチップ外周辺31−34で発生した層間絶縁層や配線層のクラックが回路設計領域3Dまで延伸することを防ぐために配置される。
クラック延伸防止エッジ部Ce1は、第1クラック延伸防止エッジセル群Gce1、第2クラック延伸防止エッジセル群Gce2、およびダミー間隔調整セル群Gcfを有する。
第1クラック延伸防止エッジセル群Gce1は、半導体装置3の左下に配置されるクラック延伸防止コーナーセルCCに隣接して配置される。第1クラック延伸防止エッジセル群Gce1は、チップ外周辺31の方向に、互いに隣接して配置された複数のクラック延伸防止エッジセルCEを有する。第1クラック延伸防止エッジセル群Gce1の左端部に配置されるクラック延伸防止エッジセルCEは、クラック延伸防止コーナーセルCCに隣接して配置される。
第2クラック延伸防止エッジセル群Gce2は、半導体装置3の右下に配置されるクラック延伸防止コーナーセルCCに隣接して配置される。第2クラック延伸防止エッジセル群Gce2は、チップ外周辺31の方向に、互いに隣接して配置された複数のクラック延伸防止エッジセルCEを有する。第2クラック延伸防止エッジセル群Gce2の右端部に配置されるクラック延伸防止エッジセルCEは、クラック延伸防止コーナーセルCCに隣接して配置される。
ダミー間隔調整セル群Gcfは、第1クラック延伸防止エッジセル群Gce1の右側に配置されたクラック延伸防止エッジセルCEと、第2クラック延伸防止エッジセル群Gce2の左端部に配置されたクラック延伸防止エッジセルCEと、の間に配置される。ダミー間隔調整セル群Gcfは、少なくとも、1つ以上のダミー間隔調整セルCFを有する。
ダミー間隔調整セルCFは、第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2間に、所定のピッチで配置される。この場合、ダミー間隔調整セルCFの1つは、一部、クラック延伸防止エッジセルCEと重ねて配置される場合がある。図20において、ダミー間隔調整セル群Gcfは、2つのダミー間隔調整セルCFを有する。このうち、右側のダミー間隔調整セルCFは、右隣のクラック延伸防止エッジセルCEと、一部重ねて配置される。
図21を参照して、実施の形態3に係る半導体装置3が備えるクラック延伸防止領域CRの構成を説明する。
図21(a)は、半導体装置3のクラック延伸防止エッジ部Ce1の平面図を示す。クラック延伸防止エッジ部Ce1は、上述の通り、第1クラック延伸防止エッジセル群Gce1、第2クラック延伸防止エッジセル群Gce2、およびダミー間隔調整セル群Gcfを有する。
第1クラック延伸防止エッジセル群Gce1は、幅wceおよび高さhceを有するクラック延伸防止エッジセルCEを、複数有する。クラック延伸防止エッジセルCEは、4つのダミーパタンDMY1と、1つのダミーパタンDMY2と、を有する。幅および高さとは、図21の図面において、各々、横方向および縦方向の長さである。
クラック延伸防止エッジセルCEにおいて、横方向(アレイ配置方向)および縦方向におけるダミーパタンDMY1の中心間隔は、ともに、第1間隔dc1に設定される。また、隣接するクラック延伸防止エッジセルCEが有するダミーパタンDMY1間の中心間隔も、第1間隔dc1に設定される。ダミーパタンDMY1の形状は、一例として、設計基準を満足する長さを1辺とする正方形に設定される。ダミーパタンDMY2は、幅wceおよび高さhceを有する。典型的には、ダミーパタンDMY2の高さ、およびダミーパタンDMY2とダミーパタンDMY1間の間隔は、いずれも、ダミーパタンDMY1の1辺の長さと同一に設定される。
従って、第1クラック延伸防止エッジセル群Gce1において、ダミーパタンDMY1は、第1間隔dc1で等間隔に配置される。ダミーパタンDMY2は、チップ外周辺31の方向に、連続して配置される。第2クラック延伸防止エッジセル群Gce2におけるダミーパタンDMY1の配置も、同様である。
ダミー間隔調整セル群Gcfは、第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2間に配置される。但し、クラック延伸防止エッジ部Ce1の長さがクラック延伸防止エッジセルCEの幅wceの整数倍の場合、ダミー間隔調整セル群Gcfは、クラック延伸防止エッジ部Ce1に配置されず、クラック延伸防止エッジセルCEのみで構成される。その場合、クラック延伸防止エッジセル群Gce1は、第1間隔dc1のピッチで縦横方向にアレイ配置された複数のダミーパタンDMY1と、横方向に連続して形成されたダミーパタンDMY2と、で構成される。
一方、クラック延伸防止エッジ部Ce1の長さがクラック延伸防止エッジセルCEの幅wceの整数倍でない場合、クラック延伸防止エッジセルCEを配置できない領域が局所的に発生する。その理由は、仮に、この領域にクラック延伸防止エッジセルCEを配置した場合、ダミーパタンDMY1の間隔が設計基準で規定される最小間隔より小さくなるためである。
ダミー間隔調整セル群Gcfは、上述のクラック延伸防止エッジセルCEが配置できない領域に配置される。図21は、ダミー間隔調整セル群Gcfが、2つのダミー間隔調整セルCFを有する例を示す。ダミー間隔調整セルCFは、幅wcfで高さがhcfのデータ領域として設定される。ダミー間隔調整セルCFは、ダミーパタンDMY3を有し、ダミーパタンDMY1は有しない。ダミーパタンDMY3は、幅wcf、高さがダミーパタンDMY2と同一に設定される。幅wcfは、クラック延伸防止エッジセルCEの幅wceより小さく(wcf<wce)設定される。
ダミー間隔調整セル群Gcfの左端に配置されるダミー間隔調整セルCFは、第1クラック延伸防止エッジセル群Gce1の右端に配置されるクラック延伸防止エッジセルCEと隣接して配置される。一方、ダミー間隔調整セル群Gcfの右端に配置されるダミー間隔調整セルCFのデータは、第2クラック延伸防止エッジセル群Gce2の左端に配置されるクラック延伸防止エッジセルCEのデータと、一部が重なって配置される。このデータ領域の重ね処理により、クラック延伸防止エッジセルCEを配置出来ない領域の幅が変化した場合でも、単一の幅を有するダミー間隔調整セルCFで、クラック延伸防止領域CRを形成することが可能となる。
図21(a)に示される通り、第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2は、第1間隔dc1で等間隔に配置されたダミーパタンDMY1を有する。一方、ダミー間隔調整セル群Gcfを挟んで対向するダミーパタンDMY1の間隔は、第2間隔dc2に設定される。第2間隔dc2は、第1間隔dc1に、幅wcfを有するダミー間隔調整セルCFの配置数に依存する幅を加算した値と等しい。即ち、第1間隔dc1と間隔ds2は、以下の関係にある。
dc1<dc2
この結果、ダミーパタンDMY1の局所的な配置間隔の拡大は、チップ外周辺31の中央部近傍で行われる。
クラック延伸防止領域CRが有するダミーパタンDMY1の配置は、クラック延伸防止コーナーセルCCが有するダミーパタンDMY1と、第1クラック延伸防止エッジセル群Gce1が有するダミーパタンDMY1間の第3間隔dc3に関しても考慮されることが望ましい。即ち、第3間隔dc3は、チップ外周辺31の中央部近傍で設定されるダミーパタンDMY1間の第2間隔dc2よりも小さく(dc3<dc2)設定されることが好ましい。さらに好ましくは、第3間隔dc3は第1間隔dc1と等しく(dc3=dc1)設定される。
図21(b)および図21(c)を参照して、半導体装置3のクラック延伸防止エッジ部Ce1の断面図を説明する。
図21(b)は、クラック延伸防止エッジセルCEおよびダミー間隔調整セルCFが有するダミーパタンDMY2およびダミーパタンDMY3の、X22−X22’における断面図を示す。ダミーパタンDMY2は、配線層M1−配線増M4と、上下に形成される配線層を接続するビアV12−V34を有する。ダミーパタンDMY2およびダミーパタンDMY3は、クラック延伸防止エッジ部Ce1にわたり、形成される。
図21(c)は、クラック延伸防止エッジセルCEの、Y22−Y22’における断面図を示す。2つのダミーパタンDMY1およびダミーパタンDMY2は、ともに、配線層M1−M4と、上下に形成される配線層を接続するビアV12−V34と、を有する。Y22−Y22’と同一方向におけるダミー間隔調整セルCFの断面図は、図21(c)において、真中と右側の配線層M1−M4およびビアV12−V34を削除したものとなる(図示せず)。
半導体装置3が備える局所的に配置調整されたダミーパタンDMY1は、以下の効果を奏する。
半導体装置3のチップコーナー部に印加される応力に起因して、クラック延伸防止領域CRには機械的なストレスが印加される。クラック延伸防止領域CRは、回路設計領域3Dを囲むように、設計基準を満足する所定の間隔で均等に配置することが望ましい。しかしながら、クラック延伸防止領域CRのデータ構造上、ダミーパタンDMY1の局所的な配置調整(配置間隔の拡大)が必要となる場合がある。
実施の形態3に係る半導体装置3は、その局所的に配置調整されたダミーパタンDMY1を、チップコーナー部近傍ではなく、チップ外周辺31−34の中央部近傍に有する。その結果、チップコーナー部近傍で発生した層間絶縁層等のクラックの、クラック延伸防止コーナーセルCCから回路設計領域3Dへの延伸が抑制される。その結果、半導体装置3の信頼性が向上する。
図8、図20−図22を参照して、シールリング/クラック延伸防止レイアウト生成システム8によるクラック延伸防止領域CRの生成ステップを説明する。
図8は、シールリング/クラック延伸防止レイアウト生成システム8の構成を示す。
シールリング/クラック延伸防止レイアウト生成システム8は、実行パラメータ8a、テーブルファイル8b、および部品データファイル8cに基づき、チップセルデータ9および実行結果リスト10を出力する。
実行パラメータ8aは、クラック延伸防止領域CRを生成するために必要な設計データのファイル名、回路設計領域3Dのファイル名、および半導体装置3のチップサイズ等を含む。テーブルファイル8bは、クラック延伸防止領域CRを構成する各セルの情報および各セルの配置仕様等を指定するファイルである。それらのファイルは、半導体装置3の製造プロセス仕様別に用意される。部品データファイル8cは、クラック延伸防止領域CRを構成する各セルのレイアウトデータである。
図22は、シールリング/クラック延伸防止レイアウト生成システム8によるクラック延伸防止領域CRの生成ステップS31−S39を示す。
チップセルデータ9は、回路設計領域3Dにクラック延伸防止領域CR等を付加したデータである。実行結果リスト10は、シールリング/クラック延伸防止レイアウト生成システム8の実行ログおよび実行パラメータ記述ファイル等である(図8参照)。
図8に示されるシールリング/クラック延伸防止レイアウト生成システム8は、図22に示される各処理ステップS31−S39を実行する。
(ステップS31)
半導体装置3の製造プロセス仕様毎に用意されたテーブルファイル8bから、使用するプロセス仕様に対応するテーブルファイルを指定する。
(ステップS32)
ステップS31で指定されたテーブルファイルに含まれるクラック延伸防止データデザインルールブロックの記述に基づき、使用するクラック延伸防止コーナーセルCC、クラック延伸防止エッジセルCE、およびダミー間隔調整セルCFの各セル名/セルサイズ/配置ピッチの情報が、シールリング/クラック延伸防止レイアウト生成システム8に入力される。
さらに、クラック延伸防止データデザインルールブロックの記述に基づき、距離Wcおよび距離Ctがシールリング/クラック延伸防止レイアウト生成システム8に入力される(図20参照)。ここで、距離Wcは、半導体装置3のスクライブ線センター(矩形座標Psc0およびPsc1で規定される4辺)からクラック延伸防止領域CRの外周辺(矩形座標Pce0およびPce1で規定される4辺)までの距離である(図示せず)。距離Ctは、回路設計領域3D(矩形座標Pd0およびPd1で規定される4辺)からクラック延伸防止領域CRの外周辺までの距離である(図20参照)。
(ステップS33)
GUI(グラフィカル・ユーザ・インターフェイス)を利用して、シールリング/クラック延伸防止レイアウト生成システム8に、実行パラメータ8aとして、回路設計領域3Dのファイル名およびサイズが入力される。回路設計領域3Dのサイズとして、回路設計領域3Dの左下座標Pd0(Xb0、Yb0)、および右上座標Pd1(Xb1、Yb1)が入力される(図20参照)。
(ステップS34)
距離Ctおよび回路設計領域3Dの矩形座標に基づき、クラック延伸防止領域CRの矩形座標Pce0およびPce1を求める(図20参照)。さらに、スクライブ線センター間のX方向の距離WcxおよびY方向の距離Wcyを求める(図示せず)。
(ステップS35)
クラック延伸防止コーナーセルCCをクラック延伸防止領域CRの4隅に配置する。クラック延伸防止領域CRの4隅の座標は、上記の座標Pce0およびPce1に基づき求められる(図20参照)。
(ステップS36)
クラック延伸防止コーナーセルCC間の間隔c1を求め(図21参照)、間隔c1をクラック延伸防止エッジセルCEの幅wceで除算した値nceを計算する(図示せず)。
(ステップS37)
除算値nceが商のみか(c1/wceが割り切れる)、商および剰余を有するか(c1/wceが割り切れない)を判定する。
(ステップS38)
除算値nceが商のみの場合、その商(Nc)をアレイ数とするクラック延伸防止エッジセルCEを、クラック延伸防止コーナーセルCC間に隣接させて配置する。配置ピッチは、クラック延伸防止エッジセルCEの幅wceに設定される。
(ステップS39)
除算値nceが商および剰余を有する場合、図21に示される通り、クラック延伸防止コーナーセルCC間に、第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2が配置される。第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2は、各々、幅wceをピッチとして配置されたアレイ数Nc1およびアレイ数Nc2のクラック延伸防止エッジセルCEで構成される。
アレイ数Nc1およびアレイ数Nc2は、以下の通り設定される。
Nc1=floor(floor(Nc)/2)…… 式31
Nc2=ceil(floor(Nc/2))…… 式32
ここで、floorおよびceilは、各々、床関数および天井関数である。
第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2は、各々、クラック延伸防止コーナーセルCCに隣接して配置される。第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2間の領域(間隔c2)は、ダミーパタンDMY1の局所的な配置調整領域に設定される(図21参照)。
間隔c2を有するダミーパタンDMY1の局所的な配置調整領域には、ダミー間隔調整セル群Gcfが配置される。ダミー間隔調整セル群Gcfは、幅wcfをピッチとするアレイ数Ncf1配置されたダミー間隔調整セルCFを有する。幅wcfは、ダミー間隔調整セルCFの幅であり、アレイ数Ncf1は、以下の通り設定される。
Ncf1=ceil(c2/wcf)
ここで、記号”/”は、除算を意味する。
ダミー間隔調整セル群Gcfの右端に配置されるダミー間隔調整セルCFのデータは、第2クラック延伸防止エッジセル群Gce2の左端に配置されるクラック延伸防止エッジセルCEのデータと、一部重なる場合がある。このデータの重ね処理により、多様な回路設計領域およびチップサイズを有する半導体装置3において、同一形状のダミー間隔調整セルCFで、ダミーパタンDMY1の局所的な配置調整が容易に実現される。
シールリング/クラック延伸防止レイアウト生成システム8は、以下の効果を奏する。
シールリング/クラック延伸防止レイアウト生成システム8は、テーブルファイル8bに記述された回路設計領域3Dのデータ範囲および距離Ctに基づき、クラック延伸防止領域CRの形成領域を決定する。さらに、距離Wcに基づき、クラック延伸防止領域CRの形成領域を基準としたスクライブ線センターが確定される。この結果、クラック延伸防止領域CRの配置が容易に決定される。さらに、クラック延伸防止領域CRの形成領域は、スクライブ線の構造に依存しなくなる。
シールリング/クラック延伸防止レイアウト生成システム8は、まず、クラック延伸防止領域CRの4隅にクラック延伸防止コーナーセルCCを配置する。次に、クラック延伸防止領域CRの外周辺の両端に配置されたクラック延伸防止コーナーセルCCの各々に、第1クラック延伸防止エッジセル群Gce1および第2クラック延伸防止エッジセル群Gce2が隣接させて配置される。次に、第1クラック延伸防止エッジセル群Gce1と第2クラック延伸防止エッジセル群Gce2間にダミー間隔調整セル群Gcfが配置される。その結果、ダミーパタンDMY1の局所的な配置調整は、チップ外周辺31等の中央部近傍で行われる。この結果、半導体装置3のコーナー部近傍の応力により、クラック延伸防止領域CRの機械的破壊が抑制される。
<実施の形態4に係る半導体装置>
図23を参照して、実施の形態4に係る半導体装置4の構成を説明する。
実施の形態4に係る半導体装置4は、回路設計領域4Dの周囲に形成されたシールリング領域SRおよびクラック延伸防止領域CRを備える。シールリング領域SRは、回路設計領域4Dのコーナー部近傍に配置された4つのシールリングコーナーセルSCと、シールリングエッジ部Se1−Se4とを備える。クラック延伸防止領域CRは、シールリング領域SRの外側に配置された4つのクラック延伸防止コーナーセルCCと、クラック延伸防止エッジ部Ce1−Ce4とを備える。シールリング領域SRおよびクラック延伸防止領域CRの構成は、各々、実施の形態1に係る半導体装置1および実施の形態3に係る半導体装置3が備えるものと同一の構成を有し、重複説明は省略される。
図24を参照して、実施の形態4に係る半導体装置4が備えるシールリング領域SRおよびクラック延伸防止領域CRの平面図を説明する。
図24は、図23に示される半導体装置4のチップ外周辺41およびチップ外周辺42近傍の平面図である。回路設計領域4Dを囲むようにシールリング領域SRが形成され、シールリング領域SRを囲むようにクラック延伸防止領域CRが形成される。図24に示されるシールリング領域SRの構成は、図2に示されるシールリング領域SRの構成と同様である。図24に示されるクラック延伸防止領域CRの構成は、図21(a)に示されるクラック延伸防止領域CRの構成と同様である。
図23に示されるシールリング領域SRおよびクラック延伸防止領域CRは、図8に示されるシールリング/クラック延伸防止レイアウト生成システム8により生成される。
シールリング/クラック延伸防止レイアウト生成システム8は、読み込んだテーブルファイルに含まれるテーブルファイル8bの記述に基づき、回路設計領域4Dおよびシールリング領域SR間の距離Stと、回路設計領域4Dおよびクラック延伸防止領域CR間の距離Ctを設定する。距離Stおよび距離Ctで指定される位置に、各々、シールリング領域SRおよびクラック延伸防止領域CRを構成する各種セル(SC/SE/SRおよびCC/CE/CF)が配置される。
ブリッジ間隔調整セルSFおよびダミー間隔調整セルCFは、各々、ブリッジ間隔調整セル群Gsfおよびダミー間隔調整セル群Gcfに配置される。その結果、半導体装置4のチップ外周辺41−44の中央部近傍において、ブリッジパタンbrおよびダミーパタンDMY1の局所的な再配置が行われる(図24参照)。
図23に示されるシールリング領域SRおよびクラック延伸防止領域CRは、各々、チップ外周辺41−44の中央部近傍に配置されたブリッジ間隔調整セル群Gsfおよびダミー間隔調整セル群Gcfを有する。その結果、ブリッジ間隔調整セル群Gsfおよびダミー間隔調整セル群Gcfは、近接して配置される。必要に応じ、ブリッジ間隔調整セル群Gsfおよびダミー間隔調整セル群Gcfを、チップ外周辺41−44方向において、互いに反対方向へずらせて配置しても良い。
シールリング/クラック延伸防止レイアウト生成システム8は、多重配置されたシールリング領域およびクラック延伸防止領域を生成するに際し、以下の効果を奏する。
実施の形態に係るシールリング/クラック延伸防止レイアウト生成システム8は、テーブルファイル8bに記述された回路設計領域4Dのデータ範囲および距離Stおよび距離Ctに基づき、シールリング領域SRおよびクラック延伸防止領域CRの形成領域を決定する。
距離Stおよび距離Ctの設定値に基づき、シールリング領域SRおよびクラック延伸防止領域CRを構成する各種セルデータ(SC/SE/SF、およびCC/CE/CF)の配置座標が決定される。テーブルファイル8bおいて、シールリング領域SRおよびクラック延伸防止領域CRに配置される各種セルデータの情報は、シールリングデータデザインルールブロックとして、各々記述される。
シールリング/クラック延伸防止レイアウト生成システム8は、このテーブルファイル8bの記述に基づき、回路設計領域4Dを囲むシールリング領域SRおよびクラック延伸防止領域CRを生成する。その生成されたシールリング領域SRおよびクラック延伸防止領域CRにおいて、ブリッジパタンbrおよびダミーパタンDMY1の局所的な配置調整は、チップ外周辺21−24の中央部近傍で行われる。この結果、多重配置されたシールリング領域/クラック延伸防止領域の設計が容易となるとともに、より耐湿性が向上した半導体装置の提供が可能となる。
<実施の形態5に係る半導体装置>
図25を参照して、実施の形態5に係る半導体装置5の構成を説明する。
実施の形態1に係る半導体装置1等において、ブリッジ間隔調整セル群Gsfは、例えば、シールリングエッジ部Se1の中央部近傍に1つ配置されている(図1)。同様に、実施の形態3等において、ダミー間隔調整セル群Gcfは、例えば、クラック延伸防止エッジ部Ce1の中央部近傍に1つ配置されている(図20)。つまり、ブリッジパタンbrおよびダミーパタンDMY1の局所的な配置調整は、1つのシールリングエッジ部およびクラック延伸防止エッジ部において、各々、1箇所で行われる例が示されている。しかしながら、ブリッジパタンbrおよびダミーパタンDMY1の局所的な配置調整は、1つのシールリングエッジ部およびクラック延伸防止エッジ部において、各々、複数個所で実施しても良い。
図25は、回路設計領域5Dの周囲に、シールリング領域SRまたはクラック延伸防止領域CRのいずれか一方が形成された半導体装置5の平面図を示す。シールリング領域SRが形成された場合、回路設計領域5Dの周囲には、シールリングエッジ部Se1−Se4および4つのシールリングコーナーセルSCが配置される。クラック延伸防止領域CRが形成された場合、回路設計領域5Dの周囲には、クラック延伸防止エッジ部Ce1−Ce4および4つのクラック延伸防止コーナーセルCCが形成される。
シールリングエッジ部Se2/クラック延伸防止エッジ部Ce2は、シールリングエッジセル群Gse21−Gse23/クラック延伸防止エッジセル群Gce21−Gce23、およびブリッジ間隔調整セル群Gsf21−Gsf22/ダミー間隔調整セル群Gcf21−Gcf22を有する。シールリングエッジ部Se4/クラック延伸防止エッジ部Ce4も、シールリングエッジ部Se2/クラック延伸防止エッジ部Ce2と同様の構成を有する。
シールリングエッジ部Se1およびクラック延伸防止エッジ部Ce1は、各々、図1に示される半導体装置1および図20に示される半導体装置3と同様の構成を有する。
半導体装置5において、シールリングエッジ部Se2は、左下に配置されたシールリングコーナーセルSCと隣接して配置されたシールリングエッジセル群Gse21と、左上に配置されたシールリングコーナーセルSCと隣接して配置されたシールリングエッジセル群Gse23と、を有する。シールリングエッジセル群Gse21とシールリングエッジセル群Gse23との間には、シールリングエッジセル群Gse22が配置される。
シールリングエッジセル群Gse21およびシールリングエッジセル群Gse22の間には、ブリッジ間隔調整セル群Gsf21が配置され、シールリングエッジセル群Gse22およびシールリングエッジセル群Gse23の間には、ブリッジ間隔調整セル群Gsf22が配置される。即ち、シールリングエッジ部Se2において、ブリッジパタンの局所的再配置は、複数個所に分散される。この結果、再配置領域が一箇所に設定された場合と比較し、再配置領域におけるブリッジパタンの間隔増加は抑制され、シールリング領域SRの信頼性が向上する。
同様に、クラック延伸防止エッジ部Ce2において、ダミーパタンの局所的再配置は、複数個所に分散される。この結果、再配置領域が一箇所に設定された場合と比較し、再配置領域におけるダミーパタンの間隔増加は抑制され、半導体装置5の信頼性が向上する。即ち、クラック延伸防止領域CRは、チップ外周辺51−54で発生したクラックが、半導体装置5の内部へ延伸することを防止する。
<各実施の形態の変形例>
実施の形態1に係る半導体装置1等が有するブリッジパタンbrは、多重に配置されるシールリングsr1−sr8間を接続することで、シールリング領域SRの機械的強度の向上に寄与する。従って、所定ピッチで配置されるブリッジパタンbrは、チップ外周辺方向に延在して配置されるシールリングが、半導体装置チップに加えられる応力に対して、その機械的強度を向上させる機能を奏する形状であれば良い。
実施の形態3に係る半導体装置3等が有するダミーパタンDMY1は、半導体装置のチップ外周辺に加えられた応力に起因して発生した層間絶縁層や配線層のクラックが、半導体装置の内部領域に向かって延伸することを防止するために配置される。従って、ダミーパタンDMY1の平面形状は正方形に限定されず、このクラック延伸防止機能を奏する形状であれば良い。
実施の形態1に係る半導体装置1等において、ブリッジパタンbrの局所的な配置調整は、ブリッジパタンbrを有しないブリッジ間隔調整セルSFを配置することで行われる(図2)。つまり、局所的にブリッジパタンbrの配置間隔を広げることで、設計基準に違反するブリッジパタンbrの生成が回避される。ブリッジパタンbrを有するシールリングエッジセルSEの設計によっては、その局所的に広げられた間隔が不用意に設定されることも懸念される。
その場合、シールリングエッジセルSEを配置しない領域、即ち、局所的な配置調整領域に、ブリッジパタンbrの配置間隔(図2の間隔ds1)よりも大きい配置間隔でブリッジパタンbrを追加配置しても良い。追加配置されたブリッジパタンbrにより、シールリング領域SRの機械的強度の低下は抑制される。実施の形態3に係る半導体装置3等において、ダミーパタンDMY1を局所的に配置調整する場合も、同様に、ダミーパタンDMY1の配置間隔(図21の第1間隔dc1)よりも大きい配置間隔でダミーパタンDMY1を追加配置しても良い。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。