JP6044240B2 - 半導体装置及び半導体装置の設計方法 - Google Patents

半導体装置及び半導体装置の設計方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の設計方法に関する。
クロック信号を必要とする複数の回路を有する半導体集積回路装置が知られている（例えば、特許文献１参照）。半導体集積回路装置には、パルス発生器及びクロックドライバからのクロック幹線と、電源及びグランド線と、クロック幹線用のシールド配線と、複数の回路とが配されている。また、半導体集積回路装置には、装置の構成要素のそれぞれの配置関係が所定ルールを満足しているか否かを判定して得られた判定結果に応じて、クロック支線とクロック支線用のシールド配線とが配され、クロック支線用のシールド配線と、電源又はグランド線のどちらか一方とが交差する領域に両者を接続するための接続手段が配されている。
また、一の層に設けられたクロック信号を伝搬するためのクロック配線と、一の層にクロック配線に沿ってその両側に設けられた一対の同層シールド配線と、一の層の下層及び上層又はこれらのいずれかの層にクロック配線及び一対のシールド配線に沿って設けられた隣接層シールド配線とを含むクロック配線構造が知られている（例えば、特許文献２参照）。
また、クロック配線と、クロック配線と同層において、クロック配線に沿ってその両側に設けられた一対の第１シールド配線と、クロック配線と絶縁層を介した異なる層において、クロック配線及び一対の第１シールド配線の対向する領域を覆うように設けられた第２シールド配線とを有する配線構造が知られている（例えば、特許文献３参照）。その配線構造は、一対の電極が絶縁層を介して対向配置されたＭＩＭ容量を有し、ＭＩＭ容量の一対の電極のうち少なくとも一方が、第２シールド配線と同層に設けられている。
特開２００１−３０８１８９号公報 特開２００３−１５８１８６号公報 特開２００９−２１８５２６号公報
クロックツリーにより、複数のクロック信号線を配置して、同一のクロック信号を分配する場合に、複数のクロック信号線の容量が異なると、分配した複数のクロック信号のタイミングにずれが生じ、クロックスキューが発生してしまう。
本発明の目的は、信号の遅延時間のばらつきを防止することによりスキューを低減することができる半導体装置及び半導体装置の設計方法を提供することである。
半導体装置は、半導体基板上に形成された第１の配線層で形成され、第１の方向に配置された第１の信号線と、前記第１の配線層で形成され、前記第１の方向に、前記第１の信号線を挟んで両側に配置され、第１の固定電位が与えられた第１及び第２のシールド線と、前記半導体基板上に形成された第２の配線層で形成され、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように配置され、前記第１の固定電位が与えられた複数の第３のシールド線と、前記第２の配線層で形成され、前記第１の配線幅及び前記第１の配線間隔で、前記第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように配置された複数の第２の信号線と、を有し、前記複数の第３のシールド線は、その間に前記第２の信号線を挟まず、相互に隣接する第１のグループを構成し、前記複数の第２の信号線は、その間に前記第３のシールド線を挟まず、相互に隣接する第２のグループを構成し、前記第１のグループと前記第２のグループは、その間に他の配線を挟まず、相互に隣接している。
複数の第３のシールド線を設けることにより、第１の信号線の信号の遅延時間のばらつきを防止し、スキューを低減し、クロストークを低減することができる。
図１は、クロックツリーの構成例を示す図である。 図２は、Ｈツリーの等長配線によるクロックツリーの例を示す図である。 図３は、クロック信号線を含む配線層の例を示す配線層の断面図である。 図４は、Ｈツリーに対してサイドシールド線を設けた図である。 図５は、信号線及びシールド線を有する半導体装置の例を示す配線層の平面図である。 図６は、図５の半導体装置に対してシールド線を設ける例を示す図である。 図７は、図５の半導体装置に対して第３のシールド線を設けた配線層の平面図である。 図８は、図５の半導体装置の配線層の斜視図である。 図９は、図７の半導体装置の配線層の斜視図である。 図１０は、図３の半導体装置に対して第３のシールド線を追加した配線層の断面図である。 図１１は、半導体装置の設計を行う設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。 図１２は、図１１の設計装置の設計方法の処理例を示すフローチャートである。 図１３は、図５に配線グリッドが追加された図である。 図１４は、配線層の平面図である。 図１５は、配線層の平面図である。 図１６は、図１３の半導体装置に対して第２の信号線の幅が太い場合の配線層の平面図である。 図１７は、配線層の平面図である。 図１８は、配線層の平面図である。 図１９は、図２０の半導体装置のタイミング解析によりタイミング違反の結果が得られた場合の処理例を示すフローチャートである。 図２０は、配線層の平面図である。 図２１は、配線層の平面図である。 図２２は、配線層の平面図である。 図２３は、配線層の平面図である。 図２４は、他の実施形態による半導体装置の設計方法の処理例を示すフローチャートである。 図２５は、配線層の平面図である。 図２６は、配線層の平面図である。 図２７は、配線層の平面図である。 図２８は、配線層の平面図である。 図２９は、配線層の平面図である。 図３０は、配線層の平面図である。 図３１は、配線層の平面図である。 図３２は、配線層の平面図である。 図３３は、配線層の平面図である。
図１は、クロックツリーの構成例を示す図である。ドライバ１０１ａ及び１０１ｂは、それぞれ、同一のクロック信号を増幅し、クロック信号線１０３ａ及び１０３ｂを介して、レシーバ１０２ａ及び１０２ｂに出力する。これにより、同一のクロック信号を複数のレシーバ１０２ａ及び１０２ｂに分配することができる。分配されたクロック信号は、フリップフロップ又はラッチ回路の同期信号として用いられる。例えば、ドライバ１０１ａ及び１０１ｂはバッファであり、レシーバ１０２ａ及び１０２ｂはフリップフロップ又はラッチ回路である。クロック信号を分配するにあたり、同期設計では、ドライバ１０１ａからレシーバ１０２ａまでのクロック到達遅延時間と、ドライバ１０１ｂからレシーバ１０２ｂまでのクロック到達遅延時間との差（クロックスキュー）を小さくする必要がある。
しかし、クロック信号線１０３ａ及び１０３ｂは、周囲のレイアウトパターンにより、同層や上下層の隣接配線との接合容量が異なることにより、レシーバ１０２ａ及び１０２ｂへのクロック到達遅延時間にバラツキが生じる。また、製造工程において、周辺パターンなどにより、膜厚や配線幅など製造上のバラツキが発生し、クロック到達遅延時間にバラツキを生じる。
静的タイミング解析（ＳＴＡ：static timing analysis）では、遅延時間は、以下の成分に分けて計算される。
遅延時間＝（セルの遅延時間）＋（配線の遅延時間）＋（クロストーク遅延時間）
セルの遅延時間は、入力波形のエッジの傾き及び出力の負荷容量の関数である。配線の遅延時間は、配線抵抗及び配線容量（対地容量と配線間容量）の関数である。クロストーク遅延時間は、配線間容量及びドライバ強度の関数である。
ここで、クロック信号線１０３ａのセルの遅延時間をＴ１ａ、クロック信号線１０３ｂのセルの遅延時間をＴ１ｂ、クロック信号線１０３ａの配線の遅延時間をＴ２ａ、クロック信号線１０３ｂの配線の遅延時間をＴ２ｂ、クロック信号線１０３ａのクロストーク遅延時間をＴ３ａ、クロック信号線１０３ｂのクロストーク遅延時間をＴ３ｂとする。その時、クロック信号線１０３ａ及び１０３ｂ間のスキューは以下の式で表される。
スキュー＝（セルの遅延時間の差）＋（配線の遅延時間の差）＋（クロストーク遅延時間の差）
＝（Ｔ１ａ−Ｔ１ｂ）＋（Ｔ２ａ−Ｔ２ｂ）＋（Ｔ３ａ−Ｔ３ｂ）
したがって、それぞれの要素の遅延時間の差を小さくすることで、スキューを小さくすることができる。
理論的には、クロック信号線１０３ａの長さ１０４ａとクロック信号線１０３ｂの長さ１０４ｂとの長さを等しくすることにより、クロック信号線１０３ａ及び１０３ｂの抵抗及び容量が等しくなり、スキューを低減することができる。
図２は、Ｈツリーの等長配線によるクロックツリーの例を示す図である。Ｈツリーは、複数のドライバ１０１及びクロック信号線１０３により構成される。クロック信号は、中央のドライバ１０１から発信され、複数のクロック信号に分配される。配線トポロジを等しくし、対応するクロック信号線１０３を等長にすることにより、クロックスキューを小さくすることができる。これにより、それぞれのクロック信号線１０３の配線抵抗と容量の差が小さくなり、配線遅延時間の差とセル遅延時間の差が改善され、クロックスキューが改善される。配線抵抗は、配線パターンを揃えることで、製造上のバラツキを除けば、ほぼ抵抗値を揃えることができる。
図３は、図１に対応し、クロック信号線を含む配線層の例を示す配線層の断面図である。クロック信号線１０３ａ及び１０３ｂは、Ｎ層に設けられる。Ｎ−１層は、Ｎ層の下の層である。Ｎ−２層は、Ｎ−１層の下の層である。クロック信号線１０３ａの下のＮ−１層及びＮ−２層には、信号線１０５ａが設けられる。クロック信号線１０３ｂの下のＮ−１層及びＮ−２層には、信号線１０５ｂが設けられる。信号線１０５ａのパターンと信号線１０５ｂのパターンとは異なる。したがって、クロック信号線１０３ａと信号線１０５ａとの間の配線間容量と、クロック信号線１０３ｂと信号線１０５ｂとの間の配線間容量とは異なるので、クロック信号線１０３ａ及び１０３ｂ間のスキューが発生する。そのため、スキューを低減するには、信号線１０５ａのパターンと信号線１０５ｂのパターンとが同等になることが望ましい。
図４は、Ｈツリー（図２）に対してサイドシールド線４０１を設けた図である。クロック信号線１０３に対して、同層で、クロック信号線１０３の両側にシールド線４０１を敷設することにより、同層で発生する容量を揃えると同時に、クロストークを軽減することができる。
図５は信号線及びシールド線を有する半導体装置の例を示す配線層の平面図であり、図８は図５の半導体装置の配線層の斜視図である。第２の配線層（Ｎ−１層）は第１の配線層（Ｎ層）の下の配線層であり、第３の配線層（Ｎ−２層）は第２の配線層（Ｎ−１層）の下の配線層である。第１〜第３の配線層は、それぞれ絶縁層により分離されている。
第１の信号線５０８は、半導体基板上に形成された第１の配線層（Ｎ層）で形成され、第１の方向（図の垂直方向）に配置されている。第１のシールド線５０９及び第２のシールド線５１０は、第１の配線層（Ｎ層）で形成され、第１の方向に、第１の信号線５０８を挟んで両側に配置され、第１の固定電位（グランド電位又は電源電位）が与えられる。シールド線５０９及び５１０を設けることにより、図４と同様に、第１の信号線５０８の容量を一定値にしてスキューを低減し、第１の信号線５０８の両側からのクロストークを低減することができる。
信号線５０１〜５０４は、相互にコンタクト（ビア）により接続されている。信号線５０２及び５０４は、第１の配線層（Ｎ層）で、第１の方向に配置されている。信号線５０１及び５０３は、第２の配線層（Ｎ−１層）で、第２の方向（図の水平方向）に配置されている。第２の方向は、第１の方向に対して概ね直交する方向である。
信号線５０５〜５０７は、相互にコンタクト（ビア）により接続されている。信号線５０６は、第１の配線層（Ｎ層）で、第１の方向に配置されている。信号線５０５及び５０７は、第２の配線層（Ｎ−１層）で、第２の方向に配置されている。信号線８０１（図８）は、第３の配線層（Ｎ−２）層で、第１の方向に配置されている。
第１の配線層（Ｎ層）は、優先配線方向が第１の方向であり、第１の方向に沿って延びる配線５０２，５０４，５０６，５０８〜５１０が設けられる。第２の配線層（Ｎ−２層）は、優先配線方向が第２の方向であり、第２の方向に沿って延びる配線５０１，５０３，５０５，５０７が設けられる。第３の配線層（Ｎ−２層）は、優先配線方向が第１の方向であり、第１の方向に沿って延びる配線８０１（図８）が設けられる。以上のように、第１〜第３の配線層の優先配線方向は、上下方向に対して、第１の方向と第２の方向とが交互に入れ替わる。配線５０１〜５１０は、最上層ではアルミニウムが用いられ、最上層以外の層では銅が用いられる。
第２の信号線５０３及び５０７は、第２の配線層（Ｎ−１層）で、第２の方向に、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０のそれぞれと一部が重なるように配置されている。
図６は、図５の半導体装置に対してシールド線６０１を設ける例を示す図である。上記のように、スキューを低減するためには、図３の信号線１０５ａのパターンと信号線１０５ｂのパターンとを同等することが好ましい。そこで、第１の信号線５０８の下の第２の配線層（Ｎ−１層）において、第１の信号線５０８と同じ第１の方向に、シールド線６０１を設けることが好ましい。しかし、第２の配線層（Ｎ−１層）は、優先配線方向が第２の方向であり、シールド線６０１の第１の方向は非優先配線方向である。したがって、第２の配線層（Ｎ−１層）で、非優先配線方向である第１の方向のシールド線６０１を設けると、第２の方向の第２の信号線５０３が切断されてしまい、配線性を著しく低下させる問題が生じる。
図７は図５の半導体装置に対して第３のシールド線７０１を設けた配線層の平面図であり、図９は図７の半導体装置の配線層の斜視図であり、図８の半導体装置に対して第３のシールド線７０１が追加されている。複数の第３のシールド線７０１は、半導体基板上に形成された第２の配線層（Ｎ−１層）で形成され、第１の配線幅及び第１の配線間隔で、第１の方向に対して概ね直交する第２の方向（図７の水平方向）に、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０のそれぞれと一部が重なるように配置され、第１の固定電位（グランド電位又は電源電位）が与えられる。また、複数の第３のシールド線７０１は、第１のシールド線５０９及び／又は第２のシールド線５１０とコンタクト（ビア）９０１により接続されている。第１の信号線５０８に対して、第１のシールド線５０９、第２のシールド線５１０、第３のシールド線７０１及び第２の信号線５０３，５０７は、梯子（ラダー）形の形状を有する。第３のシールド線７０１及び第２の信号線５０３，５０７は、第１の配線幅及び第１の配線間隔で配置されるので、第１の信号線５０８の容量を一定値にしてスキューを低減し、第１の信号線５０８の下層からのクロストークを低減することができる。第２の配線層（Ｎ−１層）において、第２の信号線５０３及び５０７の無い部分に、第３のシールド線７０１を追加することにより、配線パターンの均一性を保つことができる。
図１０は、図７及び図９と同様に、図３の半導体装置に対して第３のシールド線７０１を追加した配線層の断面図である。クロック信号線１０３ａ及び１０３ｂは、図７及び図９の第１の信号線５０８に対応する。
クロック信号線１０３ａの下の第２の配線層（Ｎ−１層）には、第３のシールド線７０１及び信号線１０５ａが第１の配線幅及び第１の配線間隔で配置されている。第３のシールド線７０１を設けることにより、クロック信号線１０３ａは、容量が一定値になり、第３の配線層（Ｎ−２層）の信号線１０５ａからのクロストークを低減することができる。
クロック信号線１０３ｂの下の第２の配線層（Ｎ−１層）には、第３のシールド線７０１及び信号線１０５ｂが第１の配線幅及び第１の配線間隔で配置されている。第３のシールド線７０１を設けることにより、クロック信号線１０３ｂは、容量が一定値になり、第３の配線層（Ｎ−２層）の信号線１０５ｂからのクロストークを低減することができる。
クロック信号線１０３ａの下の第２の配線層（Ｎ−１層）の配線１０５ａ，７０１のパターンと、クロック信号線１０３ｂの下の第２の配線層（Ｎ−１層）の配線１０５ｂ，７０１のパターンとが同等になるので、クロック配線１０３ａの容量とクロック配線１０３ｂの容量とがほぼ同じになる。これにより、クロック信号線１０３ａの遅延時間とクロック配線１０３ｂの遅延時間がほぼ同じになり、クロック信号１０３ａ及び１０３ｂ間のスキューを低減することができる。
なお、上記では、第１の信号線５０８の下の層を例に説明したが、第１の信号線５０８の上の層も、下の層と同様である。
図１１は、半導体装置の設計を行う設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。この設計装置は、ＣＡＤ（computer-aided design）により、半導体装置の設計データを生成することができる。
バス１１０１には、中央処理装置（ＣＰＵ）１１０２、ＲＯＭ１１０３、ＲＡＭ１１０４、ネットワークインタフェース１１０５、入力装置１１０６、出力装置１１０７及び外部記憶装置１１０８が接続されている。
ＣＰＵ１１０２は、データの処理及び演算を行うと共に、バス１１０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ１１０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ１１０２が実行することにより、コンピュータが起動する。外部記憶装置１１０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ１１０４にコピーされ、ＣＰＵ１１０２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、後述する図１２の設計処理等を行うことができる。
外部記憶装置１１０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置１１０８は、コンピュータプログラム、設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。
ネットワークインタフェース１１０５は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置１１０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置１１０７は、ディスプレイ及びプリンタ等であり、表示又は印刷することができる。
本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
図１２は、図１１の設計装置の設計方法の処理例を示すフローチャートである。設計装置は、図７及び図９の半導体装置の設計処理を行い、設計データを生成して外部記憶装置１１０８に記憶する。図１３は、図５に配線グリッド１３００が追加された図である。配線グリッド１３００は、第２の配線層（Ｎ−１層）における設計ルール上の最小配線間隔を示すグリッドである。
まず、ステップＳ１２０１では、設計装置は、図１３に示すように、第１の配線層（Ｎ層）で、第１の方向に、第１の信号線（クロック信号線）５０８を配置する。例えば、設計装置は、図２のＨツリーのような等トポロジ配線のクロック信号線１０３を配置する。次に、設計装置は、第１の配線層（Ｎ層）で、第１の方向に、第１の信号線５０８を挟んで両側に第１のシールド線５０９及び第２のシールド線５１０を配置する。
次に、ステップＳ１２０２では、設計装置は、図１３に示すように、信号線５０１〜５０７を配置する。信号線５０２，５０４及び５０６は、第１の配線層（Ｎ層）で、第１の方向に配置される。信号線５０１，５０３，５０５及び５０７は、第２の配線層（Ｎ−１層）で、第２の方向に配置される。第２の信号線５０３及び５０７は、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０のそれぞれと一部が重なる。
次に、ステップＳ１２０３では、設計装置は、複数の第１の信号線（クロック信号線）の中の対象となる第１の信号線（クロック信号線）５０８を順次１つずつ選択する。例えば、図１３の第１の信号線（クロック信号線）５０８が選択される。
次に、ステップＳ１２０４では、設計装置は、対象となる第１の信号線（クロック信号線）５０８の上のＮ＋１層及び下のＮ−１層の配線グリッド１３００と、対象となる第１の信号線（クロック信号線）５０８との交点を順次１つずつ選択する。例えば、まず、図１３の最上の配線グリッド線１３００と第１の信号線（クロック配線）５０８との交点が選択される。
次に、ステップＳ１２０５では、設計装置は、選択された交点に第３のシールド線７０１を追加可能であるか否かをチェックする。例えば、図１３の最上の配線グリッド線１３００と第１の信号線（クロック配線）５０８との交点には、第２の信号線５０３が配置されているので、第３のシールド線７０１を追加可能ではないと判定する。追加可能でなければステップＳ１２０７に進み、追加可能であればステップＳ１２０６に進む。
ステップＳ１２０７では、設計装置は、すべての交点のチェックを終了したか否かを判定する。終了していなければステップＳ１２０４に戻り、終了していればステップＳ１２０８に進む。
次に、ステップＳ１２０４に戻り、設計装置は、図１３の上から２番目の配線グリッド１３００と第１の信号線（クロック信号線）５０８との交点を選択する。次に、ステップＳ１２０５では、設計装置は、その交点には第２の信号線５０７が配置されているので、第３のシールド線７０１を追加可能ではないと判定する。
次に、ステップＳ１２０４に戻り、設計装置は、図１３の上から３番目の配線グリッド１３００と第１の信号線（クロック信号線）５０８との交点を選択する。次に、ステップＳ１２０５では、設計装置は、その交点には第２の信号線が配置されていないので、第３のシールド線７０１を追加可能であると判定し、ステップＳ１２０６に進む。
ステップＳ１２０６では、設計装置は、図１４に示すように、第２の配線層（Ｎ−１層）で、その交点において第２の方向に第３のシールド線７０１ａを配置し、第３のシールド線７０１ａをコンタクトにより第１のシールド線５０９及び第２のシールド線５１０に接続する。
次に、ステップＳ１２０４に戻り、設計装置は、図１４の上から４番目の配線グリッド１３００と第１の信号線（クロック信号線）５０８との交点を選択する。次に、ステップＳ１２０５では、設計装置は、その交点には第２の信号線が配置されていないので、第３のシールド線７０１を追加可能であると判定し、ステップＳ１２０６に進む。
ステップＳ１２０６では、設計装置は、図１５に示すように、第２の配線層（Ｎ−１層）で、その交点において第２の方向に第３のシールド線７０１ｂを配置し、第３のシールド線７０１ｂをコンタクトにより第１のシールド線５０９及び第２のシールド線５１０に接続する。
次に、ステップＳ１２０７において、設計装置は、すべての交点のチェックが終了したと判定すると、ステップＳ１２０８に進む。ステップＳ１２０８では、設計装置は、すべての第１の信号線（クロック信号線）のチェックが終了したか否かを判定する。終了していなければ、ステップＳ１２０３に戻り、次の第１の信号線（クロック信号線）を選択し、上記の処理を繰り返す。終了していれば、図１２の処理を終了する。
以上のように、設計装置は、配線グリッド１３００上において、第２の信号線が配置されていない領域に第３のシールド線７０１を配置する。
図１６は、図１３の半導体装置に対して第２の信号線５０７の幅が太い場合の配線層の平面図である。この場合、図１６の上から３番目の配線グリッド１３００上に、第３のシールド線７０１を設けようとすると、その第３のシールド線７０１と第２の信号線５０７との間隔が狭くなりすぎ、設計ルールを満たさず、第３のシールド線７０１を配置することができない。
その場合、図１７に示すように、第２の信号線５０７に対して、設計ルールを満たす第１の配線間隔１７０１で、第３のシールド線７０１ａを配置する。その後、図１８に示すように、第３のシールド線７０１ａに対して、第１の配線間隔１７０１で、第３のシールド線７０１ｂを配置する。以上により、第３のシールド線７０１ａ及び７０１ｂは、第１の配線幅及び第１の配線間隔１７０１で配置される。
なお、第２の信号線５０７が配線グリッド１３００上にない場合も、図１７及び図１８と同様に、第１の配線間隔１７０１で、第３のシールド線７０１ａ及び７０１ｂを配置すればよい。
図１９は、図２０の半導体装置のタイミング解析によりタイミング違反の結果が得られた場合の処理例を示すフローチャートである。その場合、タイミング違反を解消するため、図１９の処理により、クロック信号線及び／又は信号線を修正する必要がある。
図２０は、図１５の半導体装置に対して、信号線５０１〜５０７の代わりに、信号線２００１〜２００３を設けた図である。信号線２００１〜２００３は、コンタクトにより相互に接続されている。信号線２００１は、第３の配線層（Ｎ−２層）で、第１の方向に配置されている。信号線２００２は、第２の配線層（Ｎ−１層）で、第２の方向に配置されている。信号線２００３は、第１の配線層（Ｎ層）で、第１の方向に配置されている。第２の信号線２００２は、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０のそれぞれと一部が重なっている。第３のシールド線７０１は、配線グリッド１３００と第１の信号線５０８との交点において、第２の信号線２００２がない領域に配置される。
図１９のステップＳ１９０１では、設計装置は、図２０の半導体装置においてすべての第３のシールド線７０１を削除し、図２１の半導体装置の配線層を生成する。
次に、ステップＳ１９０２では、設計装置は、タイミング違反を解消するように、図２１の半導体装置の論理設計データを修正する。
次に、ステップＳ１９０３では、設計装置は、上記の論理設計データの修正に伴い、レイアウト設計により、配線を修正する。例えば、設計装置は、図２２に示すように、第２の配線層（Ｎ−１層）で、第２の方向に信号線２２０１を配置する。
次に、ステップＳ１９０４では、設計装置は、図２３に示すように、第３のシールド線７０１の挿入処理を行う。ステップＳ１９０４の処理は、図１２の処理と同じ処理である。例えば、設計装置は、配線グリッド１３００と第１の信号線５０８との交点において、第２の信号線２２０１及び２００２が配置さていない領域に第３のシールド線７０１を配置し、第３のシールド線７０１をコンタクトにより第１のシールド線５０９及び第２のシールド線５１０に接続する。以上で、図１９の処理を終了する。
図２４は、他の実施形態による半導体装置の設計方法の処理例を示すフローチャートであり、図１２のフローチャートに対してステップＳ２４０１が追加されている。以下、図２４の処理が図１２の処理と異なる点を説明する。図２４の処理は、図１２の処理に対して、さらに配線の均一性を向上させることができる。
ステップＳ１２０１では、設計装置は、図２５に示すように、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０を配置する。
次に、ステップＳ２４０１では、設計装置は、図２５に示すように、配線グリッド１３００上において１グリッド置きに、第２の配線層（Ｎ−１層）で、第２の方向に第３のシールド線７０１ａを配置し、第３のシールド線７０１ａをコンタクトにより第１のシールド線５０９及び第２のシールド線５１０に接続する。
次に、ステップＳ１２０２では、設計装置は、図２６に示すように、信号線２００１〜２００３を配置する。
次に、ステップＳ１２０３〜Ｓ１２０５を介して、ステップＳ１２０６に進み、設計装置は、図２７に示すように、配線グリッド１３００と第１の信号線５０８との交点において、配線２００２，７０１ａが配置されていない領域に、第２の配線層（Ｎ−１層）で、第２の方向に第３のシールド線７０１ｂを配置する。その他の処理は、図１２の処理と同様である。
本実施形態では、信号線２００１〜２００３の配線前に１グリッド置きに第３のシールド線７０１ａを配置する。これにより、第１の信号線５０８の下の第２の配線層（Ｎ−１層）の第２の信号線２００２の配置を空き領域に誘導する。次に、信号線２００１〜２００３を配置する。その後、配線グリッド１３００と第１の信号線５０８との交点において、配線２００２，７０１ａが配置されなった領域に、第３のシールド線７０１ｂを配置する。これにより、第１の信号線５０８の下の第２の配線層（Ｎ−１層）の配線を均一に保つことができる。なお、ステップＳ２４０１では１グリッド置きに第３のシールド線７０１ａを配置する例を説明したが、以下、Ｎ（自然数）グリッド置きに第３のシールド線７０１ａを配置する例を説明する。
まず、図２８〜図３０を参照しながら、図２９のように、第２の信号線２９０２が配線グリッド１３００の外に配置される場合を説明する。
ステップＳ１２０１では、設計装置は、図２８に示すように、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０を配置する。
次に、ステップＳ２４０１では、設計装置は、配線グリッド１３００上において、２グリッド置きに第３のシールド線７０１ａを配置する。
次に、ステップＳ１２０２では、設計装置は、図２９に示すように、信号線２９０１〜２９０３を配置する。第２の信号線２９０２は、配線グリッド１３００の外に配置される。
次に、ステップＳ１２０５では、設計装置は、図２９の上から２番目の配線グリッド１３００及び３番目の配線グリッド１３００は、第２の信号線２９０２との間隔が狭すぎ、設計ルールを満たさないので、第３のシールド配線７０１を追加可能ではないと判断する。また、設計装置は、図２９の上から１番目及び４番目の配線グリッド１３００には、第３のシールド線７０１ａが配置されているので、第３のシールド線７０１を追加可能ではないと判断する。
次に、ステップＳ１２０６では、設計装置は、図３０の上から５番目及び６番目の配線グリッド１３００上に、第３のシールド線７０１ｂを追加する。以上のように、第３のシールド線７０１ａ及び７０１ｂを配置することにより、スキュー及びクロストークを低減することができる。
次に、図３１〜図３３を参照しながら、図３２のように、太幅の第２の信号線３２０２が配置される場合を説明する。
ステップＳ１２０１では、設計装置は、図３１に示すように、第１の信号線５０８、第１のシールド線５０９及び第２のシールド線５１０を配置する。
次に、ステップＳ２４０１では、設計装置は、配線グリッド１３００上において、３グリッド置きに第３のシールド線７０１ａを配置する。
次に、ステップＳ１２０２では、設計装置は、図３２に示すように、信号線３２０１〜３２０３を配置する。第２の信号線３２０２は、第１の配線幅より太幅である。
次に、ステップＳ１２０５では、設計装置は、図３２の上から２番目及び４番目の配線グリッド１３００は、第２の信号線３２０２との間隔が狭すぎ、設計ルールを満たさないので、第３のシールド配線７０１を追加可能ではないと判断する。また、設計装置は、図３２の上から１番目、３番目及び５番目の配線グリッド１３００には、配線７０１ａ及び３２０２が配置されているので、第３のシールド線７０１を追加可能ではないと判断する。
次に、ステップＳ１２０６では、設計装置は、図３３の上から６番目の配線グリッド１３００上に、第３のシールド線７０１ｂを追加する。以上のように、第３のシールド線７０１ａ及び７０１ｂを配置することにより、スキュー及びクロストークを低減することができる。
上記の種々の実施形態によれば、第１の信号線５０８の下層及び／又は上層に第３のシールド線７０１を追加することにより、容量の均一性が高まり、クロストークを低減することができる。その結果、第１の信号線５０８のクロック信号の遅延時間のバラツキを低減することができ、スキューを小さくすることができる。
上記の種々の実施形態では、配線層を増やさずに、第１の信号線５０８の周辺レイアウトパターンを均一化することにより、隣接配線容量の均一化を図り、結果としてクロックスキューを小さくすることができる。具体的には、上下層の信号線の配線性を悪化することなく、第１の信号線５０８の容量を均一にし、２層下層及び／又は２層上層の配線からのクロストークの影響を小さくすることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
５０１〜５０７ 信号線
５０８ 第１の信号線
５０９ 第１のシールド線
５１０ 第２のシールド線
７０１ 第３のシールド線

Claims (9)

  1. 半導体基板上に形成された第１の配線層で形成され、第１の方向に配置された第１の信号線と、
    前記第１の配線層で形成され、前記第１の方向に、前記第１の信号線を挟んで両側に配置され、第１の固定電位が与えられた第１及び第２のシールド線と、
    前記半導体基板上に形成された第２の配線層で形成され、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように配置され、前記第１の固定電位が与えられた複数の第３のシールド線と、
    前記第２の配線層で形成され、前記第１の配線幅及び前記第１の配線間隔で、前記第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように配置された複数の第２の信号線と、
    を有し、
    前記複数の第３のシールド線は、その間に前記第２の信号線を挟まず、相互に隣接する第１のグループを構成し、
    前記複数の第２の信号線は、その間に前記第３のシールド線を挟まず、相互に隣接する第２のグループを構成し、
    前記第１のグループと前記第２のグループは、その間に他の配線を挟まず、相互に隣接していることを特徴とする半導体装置。
  2. 前記複数の第３のシールド線は、前記第１及び第２のシールド線の少なくともいずれかと接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の信号線は、クロック信号線であることを特徴とする請求項１又は２記載の半導体装置。
  4. コンピュータによって実行される半導体装置の設計方法であって、
    第１の配線層で、第１の方向に、第１の信号線を挟んで両側に第１及び第２のシールド線を配置し、
    第２の配線層で、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように複数の第３のシールド線を配置し、
    前記第２の配線層で、前記第１の配線幅及び前記第１の配線間隔で、前記第２の方向に、前記第１の信号線並びに前記第１及び第２のシールド線のそれぞれと一部が重なるように複数の第２の信号線を配置し、
    前記複数の第３のシールド線は、その間に前記第２の信号線を挟まず、相互に隣接する第１のグループを構成し、
    前記複数の第２の信号線は、その間に前記第３のシールド線を挟まず、相互に隣接する第２のグループを構成し、
    前記第１のグループと前記第２のグループは、その間に他の配線を挟まず、相互に隣接していることを特徴とする半導体装置の設計方法。
  5. 前記複数の第３のシールド線に対して前記第１及び第２のシールド線の少なくともいずれかとのコンタクトを配置することを特徴とする請求項４記載の半導体装置の設計方法。
  6. 前記第２の信号線が配置されていない領域に前記複数の第３のシールド線を配置することを特徴とする請求項４又は５記載の半導体装置の設計方法。
  7. コンピュータによって実行される半導体装置の設計方法であって、
    第１の配線層で、第１の方向に、第１の信号線を挟んで両側に第１及び第２のシールド線を配置し、
    第２の配線層で、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線と前記第１及び第２のシールド線のそれぞれと一部が交差する複数の配線グリッド領域を設定し、
    前記配線グリッド領域に第２の信号線があるかないかを検出し、
    前記配線グリッド領域に前記第２の信号線が無い場合に、前記配線グリッド領域に第３のシールド線を配置し、
    前記配線グリッド領域に配置した前記第３のシールド線と前記第１及び第２のシールド線とをコンタクトにより接続することを特徴とする半導体装置の設計方法。
  8. コンピュータによって実行される半導体装置の設計方法であって、
    第１の配線層で、第１の方向に、第１の信号線を挟んで両側に第１及び第２のシールド線を配置し、
    第２の配線層で、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線と前記第１及び第２のシールド線のそれぞれと一部が交差する複数の配線グリッド領域を設定し、
    前記配線グリッド領域に第２の信号線があるかないかを検出し、
    前記配線グリッド領域に前記第２の信号線が無い場合に、前記配線グリッド領域に第３のシールド線を配置し、
    前記配線グリッド領域に配置した前記第３のシールド線と前記第１及び第２のシールド線とをコンタクトにより接続し、
    前記半導体装置のタイミング解析によりタイミング違反である場合に、前記第３のシールド線を削除し、
    前記タイミング違反を解消するために、前記第２の配線層で、前記第２の方向に第３の信号線を配置し、
    前記配線グリッド領域に前記第２の信号線又は前記第３の信号線があるかないかを検出し、
    前記配線グリッド領域に前記第２の信号線及び前記第３の信号線のいずれも無い場合に、前記配線グリッド領域に第４のシールド線を配置し、
    前記配線グリッド領域に配置した前記第４のシールド線と前記第１及び第２のシールド線とをコンタクトにより接続することを特徴とする半導体装置の設計方法。
  9. コンピュータによって実行される半導体装置の設計方法であって、
    第１の配線層で、第１の方向に、第１の信号線を挟んで両側に第１及び第２のシールド線を配置し、
    第２の配線層で、第１の配線幅及び第１の配線間隔で、前記第１の方向に対して概ね直交する第２の方向に、前記第１の信号線と前記第１及び第２のシールド線のそれぞれと一部が交差する複数の配線グリッド領域を設定し、
    ｎ個置きの前記配線グリッド領域に第３のシールド線を配置し、
    前記第２の配線層で、前記第２の方向に第２の信号線を配置し、
    前記配線グリッド領域に前記第２の信号線又は前記第３のシールド線があるかないかを検出し、
    前記配線グリッド領域に前記第２の信号線及び前記第３のシールド線のいずれも無い場合に、前記配線グリッド領域に第４のシールド線を配置することを特徴とする半導体装置の設計方法。
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