KR20220055808A - 클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법 - Google Patents

클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법 Download PDF

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KR20220055808A
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Abstract

집적 회로에 포함되며, 각각이 적어도 하나의 클럭 리피터를 구비하는 복수의 클럭 네트들을 포함하는 클럭 트리의 배치 방법에서는 클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정하고, 상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치한다.

Description

클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법{Method of routing clock tree, integrated circuit and method of designing integrated circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 집적 회로에 포함되는 클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법에 관한 것이다.
일반적으로 집적 회로는 AND, NAND, OR, NOR 게이트와 같은 다양한 논리 소자들, 및 플립-플롭 및 래치와 같은 동기 소자들을 포함할 수 있다. 특히 동기 소자들은 클럭 신호에 동기되어 동작하는데, 클럭 신호는 기준 주기를 가지고 끊임없이 토글링 되기 때문에, 클럭 신호의 토글링에 의한 소비 전력은 상당하다.
집적 회로의 설계에 있어서, 클럭 신호의 의한 소비 전력을 감소시키는 것은 매우 중요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 소비 전력을 감소시킬 수 있는 라우팅 구조를 갖는 클럭 트리의 배치 방법을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 소비 전력을 감소시킬 수 있는 배치를 갖는 클럭 트리를 포함하는 집적 회로를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 소비 전력을 감소시킬 수 있는 배치를 갖는 클럭 트리를 포함하는 집적 회로 집적 회로의 설계 방법을 제공하는 것이다.
본 발명의 실시예들에 따른, 집적 회로에 포함되며, 각각이 적어도 하나의 클럭 리피터를 구비하는 복수의 클럭 네트들을 포함하는 클럭 트리의 배치 방법에서는 클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정하고, 상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치한다.
본 발명의 실시예들에 따른 집적 회로는 클럭 트리를 포함한다. 상기 클럭 트리는 클럭 소스, 동기 소자들, 복수의 클럭 네트들 및 복수의 클럭 게이팅 셀들을 포함한다. 상기 동기 소자들은 상기 클럭 소스로부터 제공된 클럭 신호에 동기되어 동작하고, 상기 클럭 네트들은 상기 클럭 소스와 상기 동기 소자들 사이에 배치된다. 상기 클럭 게이팅 셀들은 상기 클럭 네트들 사이에 배치된다. 상기 복수의 클럭 네트들 각각의 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들이 배치된다. 상기 복수의 클럭 네트들 각각의 레벨은 상기 클럭 소스로부터 상기 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 전달하는 상기 클럭 네트가 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 상기 클럭 게이팅 셀들의 수에 기초하여 결정된다.
본 발명의 실시예들에 따른 집적 회로의 설계 방법에서는, 집적 회로를 정의하는 입력 데이터를 수신하고, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 클럭 게이팅 셀들과 동기 소자들을 제공하고, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고, 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다. 상기 배치 및 라우팅을 수행하기 위하여 클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정하고, 상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치한다.
본 발명의 실시예들에 따른 클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법에서는 클럭 트리에 포함되는 클럭 네트들 각각의 레벨을 경유하는 클럭 게이팅 셀들의 수를 기초로 결정하고, 상기 결정된 레벨이 낮을수록 클럭 네트들 각각에서 클럭 신호를 전달하는 도전 라인들(메탈 라인들)의 배치 간격을 넓게 하여 커플링 커패시턴스를 감소시켜 클럭 트리의 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리의 배치 방법을 나타내는 흐름도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각의 레벨을 결정하는 단계를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각에서 도전 라인들을 배치하는 단계를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각에서 도전 라인들을 배치하는 단계를 나타낸다.
도 5는 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 5의 클럭 트리에서 복수의 클럭 네트들 중 하나를 나타내는 구조도이다.
도 7은 본 발명의 실시예들에 따른 도전 라인들의 배치 규칙을 나타낸다.
도 8은 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리를 나타낸다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 클럭 네트에서 도전 라인들의 배치 간격 룰(클럭 스페이싱 룰(CSR))을 각각 나타낸다.
도 10은 본 발명의 실시예들에 따른 클럭 트리를 포함하는 집적 회로에 적용될 수 있는 레이아웃을 나타내는 도면이다.
도 11a 및 도 11b는 도 10의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면들이다.
도 12는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 13, 14 및 15는 각각 도 12의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 16은 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이다.
도 17은 도 16의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이다.
도 18a, 18b, 18c, 18d 및 18e는 각각 도 17의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 19는 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 따른 집적 회로 설계 시스템을 나타낸다.
도 21은 본 발명의 실시예들에 따른 집적 회로 설계 시스템을 나타낸다.
도 22는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 23은 도 22의 배치 및 라우팅 동작의 일 예를 나타내는 수선도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리의 배치 방법을 나타내는 흐름도이다.
도 1을 참조하면, 집적 회로에 포함되며, 각각이 적어도 하나의 클럭 리피터를 구비하는 복수의 클럭 네트들을 포함하는 클럭 트리의 배치 방법에서는 클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정한다(S100).
상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치한다(S200).
즉, 제로 레벨을 가지는 클럭 네트에는 제1 배치 룰을 적용하고, 제1 레벨을 가지는 클럭 네트에는 제2 배치 룰을 적용하고, 제2 레벨을 가지는 클럭 네트에는 제3 배치 룰을 적용할 수 있다. 상기 배치 룰들은 각각의 해당하는 클럭 네트에서 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격에 관한 정보를 포함할 수 있다. 실시예에 있어서, 상기 배치 룰들은 각각의 해당하는 클럭 네트에서 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격 및 도전 라인들의 폭에 대한 정보를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각의 레벨을 결정하는 단계를 나타낸다.
도 2를 참조하면, 복수의 클럭 네트들 각각의 레벨을 결정하기 위하여(S100), 경유하는 클럭 게이팅 셀들의 수가 증가함에 따라 상기 레벨을 증가시킬 수 있다(S110).
실시예에 있어서, 일정한 주기로 토글링하는 클럭 신호가 직접 또는 클럭 게이팅 셀을 경유하여 클럭 네트들에 제공할 수 있다. 상기 클럭 네트들 중 클럭 게이팅 셀을 경유하지 않고 클럭 소스로부터 직접 상기 클럭 신호를 수신하는 클럭 네트는 제로에 해당하는 레벨을 가질 수 있다.
상기 클럭 네트들 중 클럭 소스로부터 하나의 클럭 게이팅 셀을 경우하여 상기 클럭 신호를 수신하는 클럭 네트는 '1'에 해당하는 레벨을 가질 수 있다. 즉, 상기 클럭 네트들 각각은 클럭 신호를 수신할 때까지 경유하는 클럭 게이팅 셀들의 수에 기초하는 레벨을 가질 수 있다. 상기 클럭 네트들 각각은 클럭 신호를 수신할 때까지 경유하는 클럭 게이팅 셀들의 수가 증가함에 따라 증가하는 레벨을 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각에서 도전 라인들을 배치하는 단계를 나타낸다.
도 3을 참조하면, 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치하기 위하여(S200a), 상기 레벨에 감소함에 따라, 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격을 증가시킬 수 있다(S210).
예를 들어, 상기 집적 회로의 디폴트 배치 룰이 상기 도전 라인들의 최소 간격(S) 및 최소 폭(W)을 정의하는 경우에, 상기 클럭 네트들 각각의 도전 라인들은 최소 폭의 두 배(2W)를 가지도록 하고, 상기 도전 라인들의 간격은 상기 레벨이 작을수록 최소 간격의 배수를 증가시킬 수 있다.
예를 들어, 제로 레벨의 클럭 네트의 도전 라인들의 간격은 3S로 배치하고, 중간 레벨을 가지는 클럭 네트워크는 도전 라인들의 간격은 2S 배치하고, 가장 높은 레벨을 가지는 클럭 네트워크의 도전 라인들의 간격은 1S로 배치할 수 있다. 즉, 본 발명의 실시예들에 따른 클럭 트리의 배치 방법에서는 클럭 네트들 각각의 도전 라인들은 비-디폴트(non-default) 배치 룰에 따라 배치될 수 있다.
상기 레벨이 낮을수록 해당하는 클럭 네트워크의 도전 라인들 상의 클럭 신호의 토글링 횟수는 증가할 수 있다. 따라서, 상기 레벨이 낮을수록 해당하는 클럭 네트워크의 도전 라인들 사이의 배치 간격을 증가시키면, 인접한 도전 라인들 사이에서 발생할 수 있는 커플링 커패시턴스에 의한 소비 전력을 감소시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 도 1의 클럭 트리의 배치 방법에서 클럭 네트들 각각에서 도전 라인들을 배치하는 단계를 나타낸다.
도 4를 참조하면, 상기 도전 라인들은 상기 집적 회로가 형성되는 기판으로부터 수직 방향으로 순차적으로 적층되며 상기 적층되는 순서대로 증가하는 차수를 가지는 복수의 메탈 레이어들을 이용하여 형성될 수 있다. 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치하기 위하여(S200b), 상기 레벨이 감소함에 따라, 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격을 증가시킬 수 있다(S210). 또한, 상기 복수의 클럭 네트들 중 동일한 레벨의 클럭 네트에서 상기 메탈 레이어의 차수가 증가함에 따라 상기 배치 간격을 증가시킬 수 있다(S230).
도 5는 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리를 나타낸다.
도 5를 참조하면, 클럭 트리(CT1)는 클럭 소스(CS), 복수의 클럭 네트들(CN1, CN2, CM3), 복수의 제1 클럭 게이팅 셀들(CGC11~CGC1o, o는 2 이상의 자연수), 복수의 제2 클럭 게이팅 셀들(CGC21~CGC2p, p은 2 이상의 자연수), 복수의 제1 동기 소자들(SE11~SE1q. q는 2 이상의 자연수) 및 복수의 제2 동기 소자들(SE21~SE2r, r은 2 이상의 자연수)을 포함할 수 있다.
제1 클럭 게이팅 셀들(CGC11~CGC1o)는 제1 인에이블 신호(EN2)에 응답하여 활성화되어 제1 클럭 네트(CN1)로부터 제공되는 클럭 신호(CK)를 제2 클럭 네트(CN2)에 게이팅할 수 있다. 제1 인에이블 신호(EN1)가 비활성화되는 경우, 제1 클럭 게이팅 셀들(CGC11~CGC1o)은 제1 클럭 네트(CN1)로부터 제공되는 클럭 신호(CK)의 전달을 차단할 수 있다.
제2 클럭 게이팅 셀들(CGC21~CGC2p)는 제2 인에이블 신호(EN2)에 응답하여 활성화되어 제2 클럭 네트(CN2)로부터 제공되는 클럭 신호(CK)를 제3 클럭 네트(CN3)에 게이팅할 수 있다. 제2 인에이블 신호(EN2)가 비활성화되는 경우, 제2 클럭 게이팅 셀들(CGC21~CGC2p)은 제2 클럭 네트(CN2)로부터 제공되는 클럭 신호(CK)의 전달을 차단할 수 있다.
따라서, 제1 클럭 게이팅 셀들(CGC11~CGC1o) 각각의 레벨은 제1 레벨에 해당할 수 있고, 제2 클럭 게이팅 셀들(CGC21~CGC2p) 각각의 레벨은 제2 레벨에 해당할 수 있다.
제1 클럭 네트(CN1)는 복수의 제1 클럭 리피터들(CR11~CR1s, s는 2 이상의 자연수)을 포함할 수 있고, 제2 클럭 네트(CN2)는 복수의 제2 클럭 리피터들(CR21~CR2t, t는 2 이상의 자연수)을 포함할 수 있고, 제3 클럭 네트(CN3)는 복수의 제3 클럭 리피터들(CR31~CR2u, u는 2 이상의 자연수)을 포함할 수 있다.
제1 클럭 네트(CN1)에 포함되는 제1 클럭 리피터들(CR11~CR1s)은 클럭 소스(CS)로부터 클럭 신호(CK)를 직접 수신한다. 즉, 제1 클럭 네트(CN1)에 포함되는 제1 클럭 리피터들(CR11~CR1s)에는 클럭 신호(CK)가 클럭 게이팅 셀을 경유하지 않고 제공된다.
제1 클럭 네트(CN1)에 포함되는 제1 클럭 리피터들(CR11~CR1s)은 클럭 소스(CS)로부터 클럭 신호(CK)를 직접 수신한다. 즉, 제1 클럭 네트(CN1)에 포함되는 제1 클럭 리피터들(CR11~CR1s)에는 클럭 신호(CK)가 클럭 게이팅 셀을 경유하지 않고 제공된다.
제2 클럭 네트(CN2)에 포함되는 제2 클럭 리피터들(CR21~CR2t)은 제1 클럭 게이팅 셀들(CGC11~CGC1o)을 경유하여 클럭 소스(CS)로부터 클럭 신호(CK)를 직접 수신한다. 제3 클럭 네트(CN3)에 포함되는 제3 클럭 리피터들(CR31~CR3u)은 제1 클럭 게이팅 셀들(CGC11~CGC1o)과 제2 클럭 게이팅 셀들을 경유(CGC21~CGC2p)하여 클럭 소스(CS)로부터 클럭 신호(CK)를 직접 수신한다.
따라서, 제2 클럭 네트(CN2)에 포함되는 제1 클럭 리피터들(CR21~CR2t) 각각은 제1 클럭 게이팅 셀들(CGC11~CGC1o) 중 대응하는 하나를 경유하여 제1 동기 소자들(SE11~SE1q)에 클럭 신호(CK)를 전달할 수 있다. 제3 클럭 네트(CN3)에 포함되는 제3 클럭 리피터들(CR31~CR3u)은 제1 클럭 게이팅 셀들(CGC11~CGC1o) 중 대응하는 하나와 제2 클럭 게이팅 셀들(CGC21~CGC2p) 중 대응하는 하나를 경유하여 제2 동기 소자들(SE21~SE2r)에 클럭 신호(CK)를 전달할 수 있다.
따라서, 제1 클럭 네트(CN1)의 레벨은 제로 레벨(LV0)로 결정될 수 있고, 제2 클럭 네트(CN2)의 레벨은 제1 레벨(LV1)로 결정될 수 있고, 제3 클럭 네트(CN3)의 레벨은 제2 레벨(LV2)로 결정될 수 있다.
본 발명의 실시예들에서는, 클럭 네트들(CN1, CN2, CN3)의 레벨을 클럭 소스(CS)로부터 동기 소자들에 전달되는 클럭 신호(CK)가 경유하는 클럭 게이팅 셀(CGC)들의 수에 기초하여 결정하고, 상기 결정된 레벨에 따라 클럭 네트들(CN1, CN2, CN3) 중 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 클럭 네트들(CN1, CN2, CN3) 각각에서 클럭 신호(CK)를 전달하는 도전 라인들을 배치할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 클럭 트리에서 복수의 클럭 네트들 중 하나를 나타내는 구조도이다.
도 6을 참조하면, 클락 네트(CN)는 클럭 리피터들(CN41, CN42), 도전 라인들을 구성하는 복수의 메탈 레이어들(METAL1~METALM, METAL(M+1)~METALN, M은 2 이상의 자연수, N은 M보다 큰 자연수) 및 복수의 비아들(VIA1~VIA(N-1))을 포함할 수 있다.
메탈 레이어들(METAL1~METALM)는 제1 피치에 따른 폭을 가질 수 있고, 메탈 레이어들(METAL(M+1)~METALN)은 제2 피치에 따른 폭을 가질 수 있다. 제2 피치는 제1 피치보다 클 수 있다.
복수의 메탈 레이어들(METAL1~METALM, METAL(M+1)~METALN)은 기판으로부터 수직 방향으로 순차적으로 적층되고, 적층되는 순서에 따라 증가하는 차수를 가질 수 있다. 즉 메탈 레이어(METAL1)의 차수가 1이라고 하면, 메탈 레이어(METALM)의 차수는 M에 해당할 수 있다.
복수의 비아들(VIA1~VIA(N-1)) 각각은 메탈 레이어들(METAL1~METALM, METAL(M+1)~METALN) 중 인접한 두 개의 메탈 레이어들 사이에 연결되어, 인접한 두 개의 메탈 레이어들 사이에서 신호를 전달할 수 있다. 메탈 레이어들(METAL1~METALM, METAL(M+1)~METALN)은 클럭 네트(CN)에서 클럭 신호(CK)가 전달되는 도전 경로들을 구성할 수 있다.
클럭 리피터(CR41)는 클럭 소스 또는 클럭 게이팅 셀로부터 제공되는 클럭 신호(CK)를 메탈 레이어(METAL1)에 형성되는 도전 세그먼트(CSEG11)에 출력하고, 클럭 리피터(CR42)는 메탈 레이어(METAL1)에 형성되는 도전 세그먼트(CSEG21)로부터 출력되는 클럭 신호(CK)를 리피팅하여 다른 클럭 게이팅 셀에 제공하거나 동기 소자에 제공할 수 있다.
도 6을 참조하면, 클럭 신호(CK)는 최상위 메탈 레이터(METALN)에 형성되는 가장 긴 길이의 도전 세그먼트(CSEGN)의 가장 긴 시간 동안 경유함을 알 수 있다. 따라서, 도전 경로들의 형성되는 메탈 레이어들의 차수가 증가함에 따라 도전 경로들의 배치 간격을 증가시키면, 최상위 메탈 레이터(METALN)에 형성되는 가장 긴 길이의 인접한 도전 세그먼트(CSEGN)들 사이에서 발생할 수 있는 커플링 커패시턴스에 의한 소비 전력을 감소시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 도전 라인들의 배치 규칙을 나타낸다.
도 7을 참조하면, 메탈 레이어를 이용하여 형성되는 도전 세그먼트들(도전 라인들, CSEGa1, CSEGa2, CSEGa3) 각각은 디폴트(default) 배치 규칙(DR)에 따라 최소 폭(1W)을 가지고, 도전 세그먼트들(CSEGa1, CSEGa2, CSEGa3) 중 인접한 두 개의 도전 세그먼트들은 최소 간격(1S)을 가지도록 배치될 수 있다.
메탈 레이어를 이용하여 형성되는 도전 세그먼트들(CSEGb1, CSEGb2, CSEGb3) 각각은 비-디폴트(non-default) 배치 규칙(NDR)에 따라 최소 폭(1W)을 가지고, 도전 세그먼트들(CSEGb1, CSEGb2, CSEGb3) 중 인접한 두 개의 도전 세그먼트들은 최소 간격(S)의 두 배의 간격(2S)를 가지도록 배치될 수 있다.
메탈 레이어를 이용하여 형성되는 도전 세그먼트들(CSEGc1, CSEGc2, CSEGc3) 각각은 비-디폴트(non-default) 배치 규칙(NDR)에 따라 최소 폭(1W)의 두 배의 폭(2W)을 가지고, 도전 세그먼트들(CSEGc1, CSEGc2, CSEGc3) 중 인접한 두 개의 도전 세그먼트들은 최소 간격(S)의 두 배의 간격(2S)를 가지도록 배치될 수 있다.
도 8은 본 발명의 실시예들에 따른 집적 회로에 포함되는 클럭 트리를 나타낸다.
도 8을 참조하면, 클럭 트리(CT2)는 클럭 소스(CS), 복수의 클럭 네트들(CN11~CN1J, J는 4이상의 자연수), 복수의 클럭 게이팅 셀들(GCGa~ CGCi, i는 3이상의 자연수) 및 동기 소자(SE)를 포함한다.
클럭 네트(CN11)는 적어도 하나의 클럭 리피터(CRa)를 포함할 수 있고, 클럭 네트(CN12)는 적어도 하나의 클럭 리피터(CRb)를 포함할 수 있고, 클럭 네트(CN1J)는 적어도 하나의 클럭 리피터(CRj)를 포함할 수 있다.
클럭 게이팅 셀들(GCGa~CGCi) 각각은 복수의 클럭 네트들(CN11~CN1J) 중 인접한 두 개의 클럭 네트들 사이에 연결되고, 클럭 게이팅 셀(CGCa)은 인에이블 신호(EN1)에 응답하여 선택적으로 클럭 네트(CN11)에서 전달되는 클럭 신호(CK)를 클럭 네트(CN12)에 전달하고, 클럭 게이팅 셀(CGCb)은 인에이블 신호(EN2)에 응답하여 선택적으로 클럭 네트(CN12)에서 전달되는 클럭 신호(CK)를 다음 레벨의 클럭 네트에 전달하고, 클럭 게이팅 셀(CGCi)은 인에이블 신호(ENi)에 응답하여 선택적으로 이전 클럭 네트에서 전달되는 클럭 신호(CK)를 클럭 네트(CN1J)에 전달하고, 클럭 네트(CN1J)는 클럭 신호(CK)를 동기 소자(SE)에 제공할 수 있다.
실시예에 있어서, 클럭 리피터들(CRa, CRb, CRc) 각각은 버퍼 및 인버터 중 하나를 포함할 수 있고, 동기 소자(SE)는 플립-플롭 및 래치 중 하나를 포함할 수 있다.
도 5를 참조하여 설명한 바와 같이, 클럭 네트들(CN11~CN1J) 각각의 레벨은 클럭 소스(CS) 제공되는 클럭 신호(CK)가 다른 클럭 네트 또는 동기 소자(SE)에 제공될 때까지 클럭 신호(CK)가 경유하는 클럭 게이팅 셀(CGC)들의 수에 따라 결정될 수 있다. 따라서, 클럭 네트(CN11)의 레벨은 제로 레벨에 해당하고, 클럭 네트(CN11)의 레벨은 제1 레벨에 해당하고, 클럭 네트(CN1J)의 레벨은 제(J-1) 레벨에 해당할 수 있다.
클럭 게이팅 셀들(GCGa~CGCi) 각각은 상응하는 인에이블 신호에 응답하여 제K(K는 0 이상의 정수) 레벨을 가지는 클럭 네트로부터 수신한 클럭 신호를 제K+1 레벨을 가지는 클럭 네트로 전달할 수 있다.
따라서, 본 발명의 실시예들에 따라, 상기 레벨이 감소할수록, 해당하는 클럭 네트의 도전 라인들 사이의 배치 간격을 증가시킬 수 있다. 즉, 제로 레벨의 클럭 네트(CN11)의 도전 라인들 사이이 배치 간격은 제(J-1) 레벨의 클럭 네트(CN1J)의 도전 라인들 사이의 배치 간격보다 클 수 있다.
또한, 동일한 레벨을 가지는 클럭 네트에 포함되는 도전 라인들을 동일한 스위칭 액티비티를 가질 수 있다. 즉, 제로 레벨을 가지는 클럭 네트(CN11)는 스위칭 액티비티(SW(0))를 가지고, 제(J-1) 레벨을 가지는 클럭 네트(CN1J)는 스위칭 액티비티(SW(J-1))를 가지고, 스위칭 액티비티(SW(0))는 스위칭 액티비티(SW(1)) 이상이고, 스위칭 액티비티(SW(1))는 스위칭 액티비티(SW(2)) 이상일 수 있다. 여기서, 스위칭 액티비티는 클럭 신호(CK)가 기준 시간 당 토글링하는 횟수 또는 기준 시간당 토글링 횟수에 따라 소모되는 전력 소모량의 정도로 정의될 수 있다. 즉, 클럭 신호의 스위칭 액티비티가 크다는 것은 클럭 신호의 토글링의 횟수가 상대적으로 크거나, 또는 토글링에 의해 상대적으로 많은 전력 소모가 일어난다는 것을 의미한다.
클럭 네트들(CN11~CN1J) 각각에서 소비되는 동적 전력은 다음의 수학식 1에 의하여 표현될 수 있다
[수학식 1]
PWR ∝ C×V×f×SW
수학식 1에서 PWR는 소비되는 동적 전력을 나타내고, C는 도전 라인들의 커패시턴스를 나타내고, V는 클럭 네트에 제공되는 전압을 나타내고, f는 클럭 신호의 주파수를 나타내고, SW는 클럭 신호의 스위칭 액티비티를 나타낸다.
따라서, 제1 클럭 네트의 제1 도전 라인들과 제2 클럭 네트의 제2 도전 라인들이 동일한 커패시턴스를 갖는 경우에, 스위칭 액티비티(SW)는 클럭 네트의 레벨이 감소함에 따라 증가하므로, 낮은 레벨의 클럭 네트에서 소비하는 동적 전력이 전체 소비 전력에서 큰 부분을 차지함을 알 수 있다. 따라서, 클럭 네트의 레벨이 감소함에 따라 해당 클럭 네트의 도전 라인들의 배치 간격을 증가시키면, 해당 클럭 네트의 도전 라인들의 커플링 커패시턴스를 감소시킬 수 있다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 클럭 네트에서 도전 라인들의 배치 간격 룰(클럭 스페이싱 룰(CSR))을 각각 나타낸다.
도 9a는 클럭 네트들의 레벨에 기초한 클럭 네트에서 도전 라인들의 CSR을 나타내고, 도 9b는 클럭 네트들의 레벨 및 메탈 레이어들의 차수를 고려한 CSR를 나타낸다.
도 9a를 참조하면, 클럭 네트의 레벨이 감소할수록 CSR은 증가하고, 도 9b를 참조하면, 동일한 레벨의 클럭 네트에서 메탈 레이어의 차수가 증가할수록 CSR은 증가함을 알 수 있다.
3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 본 발명의 실시예들에 따른 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 10은 본 발명의 실시예들에 따른 클럭 트리를 포함하는 집적 회로에 적용될 수 있는 레이아웃을 나타내는 도면이다.
도 10을 참조하면, 집적 회로(200)는 제1 파워 레일(PR1), 제2 파워 레일(PR2), 제3 파워 레일(PR3), 제1 클럭 게이트 라인(GL1), 제2 클럭 게이트 라인(GL2), 제3 클럭 게이트 라인(GL3) 및 제4 클럭 게이트 라인(GL4)을 포함할 수 있다.
제1 파워 레일(PR1), 제2 파워 레일(PR2) 및 제3 파워 레일(PR3)은 반도체 기판의 상부에서 제1 방향(X)으로 신장되어 형성되고 제1 방향(X)과 수직한 제2 방향(Y)으로 순차적으로 이격하여 배열될 수 있다.
제1 클럭 게이트 라인(GL1), 제2 클럭 게이트 라인(GL2), 제3 클럭 게이트 라인(GL3) 및 제4 클럭 게이트 라인(GL4)은 상기 반도체 기판의 상부에서 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이의 제1 영역(RG1) 및 제2 파워 레일(PR2)과 제3 파워 레일(PR3) 사이의 제2 영역(RG2)에 걸쳐 제2 방향(Y)으로 신장되어 형성된다. 제1 클럭 게이트 라인(GL1)과 제2 클럭 게이트 라인(GL2)은 제1 방향(X)으로 서로 인접하고 제3 클럭 게이트 라인(GL3)과 제4 클럭 게이트 라인(GL4)은 제1 방향(X)으로 서로 인접한다. 여기서 2개의 게이트 라인이 서로 인접한다는 것은 2개의 게이트 라인 사이에 다른 게이트 라인이 개재되지 않는다는 것을 나타낸다.
제1 클럭 게이트 라인(GL1)과 제2 클럭 게이트 라인(GL2) 중 하나는 클럭 신호(CK)가 인가되는 제1 클럭 노드를 형성하고 다른 하나는 클럭 신호(CK)를 반전한 반전 클럭 신호(CKN)가 인가되는 제1 반전 클럭 노드를 형성한다. 마찬가지로 제3 클럭 게이트 라인(GL3)과 제4 클럭 게이트 라인(GL4) 중 하나는 클럭 신호(CK)가 인가되는 제2 클럭 노드를 형성하고 다른 하나는 반전 클럭 신호(CKN)가 인가되는 제2 반전 클럭 노드를 형성한다.
일 실시예에서, 집적 회로(200)는 멀티 비트 플립-플롭 회로일 수 있다. 이 경우 제1 영역(RG1)에는 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하는 제1 플립-플롭(FF1)이 형성되고, 제2 영역(RG2)에는 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함하는 제2 플립-플롭(FF2)이 형성될 수 있다.
제1 클럭 게이트 라인(GL1) 및 제2 클럭 게이트 라인(GL2)은 제1 마스터 래치(ML1) 및 제2 마스터 래치(ML2)에 클럭 신호(CK) 및 반전 클럭 신호(CKN)를 제공하고, 제3 클럭 게이트 라인(GL3) 및 제4 클럭 게이트 라인(GL4)은 제1 슬레이브 래치(SL1) 및 제2 슬레이브 래치(SL2)에 클럭 신호(CK) 및 반전 클럭 신호(CKN)를 제공한다.
도 10에는 제1 내지 제4 클럭 게이트 라인들(GL1~GL4)이 제2 방향(Y)으로 인접하여 배치되는 2개의 영역들(RG1, RG2)에 걸쳐 형성되는 더블-하이트(double-height) 스탠다드 셀의 레이아웃이 도시되어 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 즉, 본 발명의 실시예들은 제1 내지 제4 클럭 게이트 라인들(GL1~GL4)이 제2 방향(Y)으로 인접하여 배치되는 3개 이상의 영역들에 걸쳐 형성되는 멀티-하이트(multi-height) 스탠다드 셀의 레이아웃에 적용될 수 있다.
이와 같은 효율적인 클럭 라우팅 구조를 갖는 멀티-하이트 스탠다드 셀을 이용하여 집적 회로의 점유 면적 및 전력 소모를 감소하고 성능을 향상시킬 수 있다.
도 11a 및 도 11b는 도 10의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면들이다.
도 11a을 참조하면, 집적 회로(201)는 제1 플립-플롭(FF1) 및 제2 플립-플롭(FF2)을 포함할 수 있고, 입력 회로(CIN) 및 출력 회로(COUT)를 더 포함할 수 있다.
제1 플립-플롭(FF1)은 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하고, 제2 플립-플롭(FF2)은 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함할 수 있다.
제1 마스터 래치(ML1)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 제1 입력 신호(MA1)를 래치하여 제1 마스터 출력 신호(SA1)를 발생하고, 제1 슬레이브 래치(SL1)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 제1 마스터 출력 신호(SA1)를 래치하여 제1 슬레이브 출력 신호(SC1)를 발생한다. 제2 마스터 래치(ML2)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 제2 입력 신호(MA2)를 래치하여 제2 마스터 출력 신호(SA2)를 발생하고, 제2 슬레이브 래치(SL2)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 제2 마스터 출력 신호(SA2)를 래치하여 제2 슬레이브 출력 신호(SC2)를 발생한다.
제1 마스터 래치(ML1)는 제1 삼상태 인버터(tri-state inverter)(TS11), 제2 삼상태 인버터(TS12) 및 인버터(INV11)를 포함하고, 제1 슬레이브 래치(SL1)는 제3 삼상태 인버터 (TS13), 제4 삼상태 인버터 (TS14) 및 인버터(INV12)를 포함할 수 있다. 제2 마스터 래치(ML2)는 제5 삼상태 인버터 (TS21), 제6 삼상태 인버터 (TS22) 및 인버터(INV21)를 포함하고, 제2 슬레이브 래치(SL2)는 제7 삼상태 인버터(TS23), 제8 삼상태 인버터(TS22) 및 인버터(INV22)를 포함할 수 있다.
제1 내지 제8 삼상태 인버터들(TS11~ TS24)은 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 동작한다,
제1 삼상태 인버터(TS11)는 제1 입력 신호(MA1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다. 제2 삼상태 인버터(TS12)는 제1 마스터 출력 신호(SA1)를 반전한 제1 반전 마스터 출력 신호(MB1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다.
제3 삼상태 인버터(TS13)는 제1 마스터 출력 신호(SA1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다. 제4 삼상태 인버터(TS14)는 제1 슬레이브 출력 신호(SC1)를 반전한 제1 반전 슬레이브 출력 신호(SB1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다.
제5 삼상태 인버터(TS21)는 제2 입력 신호(MA2)의 노드를 입력으로 하고 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다. 제6 삼상태 인버터(TS22)는 제2 마스터 출력 신호(SA2)를 반전한 제2 반전 마스터 출력 신호(MB2)의 노드를 입력으로 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다.
제7 삼상태 인버터(TS23)는 제2 마스터 출력 신호(SA2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다. 제8 삼상태 인버터(TS22)는 제2 슬레이브 출력 신호(SC2)를 반전한 제2 반전 슬레이브 출력 신호(SB2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다.
입력 회로(CIN)는 인버터들(INV1, INV2) 및 삼상태 인버터들(TS1, TS2, TS3, TS4)들을 포함할 수 있다.
입력 회로(CIN)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(SEN)에 응답하여 제1 스캔 입력 신호(SI1) 및 제1 데이터 신호(D1) 중 하나를 제1 입력 신호(MA1)로서 제공하고 제2 스캔 입력 신호(SI2) 및 제2 데이터 신호(D2) 중 하나를 제2 입력 신호(MA2)로서 제공할 수 있다. 또한, 입력 회로(CIN)는 클럭 신호(CK) 및 반전 클럭 신호(CKN)를 제공할 수 있다. 출력 회로(COUT)는 제1 슬레이브 출력 신호(SC1) 및 제2 슬레이브 출력 신호(SC2)를 버퍼링하여 최종 출력 신호들(Q1, Q2)을 제공하는 인버터들(INV3, INV4)를 포함할 수 있다.
도 11a의 집적 회로(201)는 마스터-슬레이브 타입의 2비트 플립-플롭 회로를 예를 나타낸다. 본 발명의 실시예들에 따른 클럭 라우팅 구조 및 이에 기초한 트랜지스터들의 배치는 다양한 집적 회로들에 적용될 수 있으며 도 11a의 구성에만 한정되는 것은 아니다.
도 11b는 삼상태 인버터의 일 실시예를 나타낸다.
도 11b를 참조하면, 삼상태 인버터는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된 제1 입력 트랜지스터(MP1), 제1 클럭 트랜지스터(MP2), 제2 클럭 트랜지스터(MN1) 및 제2 입력 트랜지스터(MN2)를 포함할 수 있다.
제1 클럭 트랜지스터(MP2)는 반전 제어 신호(/CTRL)에 응답하여 출력 신호(OUT)를 발생하는 출력 노드를 풀업시키고, 제2 클럭 트랜지스터(MN1)는 제어 신호(CTRL)에 응답하여 상기 출력 노드를 풀다운시킨다. 제1 입력 트랜지스터(MP1)는 입력 신호(IN)에 응답하여 제1 클럭 트랜지스터(MP2)를 전원 전압(VDD)과 연결하고 제2 입력 트랜지스터(MN2)는 입력 신호(IN)에 응답하여 제2 클럭 트랜지스터(MN1)를 접지 전압(VSS)과 연결한다.
이하, 본 발명의 실시예들에 따른 집적 회로의 레이아웃의 이해를 돕기 위하여 도 12, 13, 14 및 15를 참조하여 스탠다드 셀의 구조에 대하여 설명한다.
도 12는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 13, 14 및 15는 도 12의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 13, 14 및 15는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀의 일부 구성을 예시한 것이다.
도 13는 도 12의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 14는 도 12의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 15c는 도 12의 C-C' 선의 단면에 대응하는 구성을 예시한 단면도이다.
도 12, 13, 14 및 15를 참조하면, 스탠다드 셀은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
스탠다드 셀은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형(fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다. 실시예들에 따라서 스탠다드 셀의 핀들은 벌크 모스(bulk MOS) 공정의 경우 생략될 수 있다. 복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다.
게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다. 게이트 라인(PC) 위에는 게이트 마스크(122)가 형성될 수 있다. 게이트 절연막(118), 게이트 라인(PC) 및 게이트 마스크(122)의 조합을 게이트 구조물이라 칭할 수 있다. 실시예들에 따라서, 게이트 마스크(122)는 생략될 수 있고, 게이트 라인(PC)을 상부의 구조물과 연결하기 위한 도전성 콘택이 형성되는 부분에서만 게이트 마스크(122)가 제거될 수 있다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다.
복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다. 복수의 배선들(71~78)은 스탠다드 셀 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다.
복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 본 발명의 실시예들에 따른 클럭 네트들에 포함되는 도전 라인들 일 수 있고, 상술한 바와 같이, 클럭 네트의 레벨이 감소할수록 배선들(M1)들의 배치 간격을 증가시켜 스위칭 커패시턴스를 감소시킬 수 있다.
이하 설명 및 도시의 편의를 위하여, 신호 및 상기 신호의 노드는 동일한 참조부호를 사용할 수 있다. 예를 들어, CK는 클록 신호를 나타낼 수도 있고, 클록 신호가 인가되는 클록 노드를 나타낼 수도 있다.
도 16은 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이다.
도 16을 참조하면, 집적 회로(202)는 제1 플립-플롭(FF1) 및 제2 플립-플롭(FF2)을 포함할 수 있다. 제1 플립-플롭(FF1)은 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 동작하는 제1 내지 제4 삼상태 인버터들(TS11~TS14)을 포함하고 제2 플립-플롭(FF2)은 클럭 신호(CK) 및 반전 클럭 신호(CKN)에 동기하여 동작하는 제5 내지 제8 삼상태 인버터들(TS21~TS24)을 포함할 수 있다. 이하 도 10의 설명과 중복되는 설명은 생략한다.
제1 삼상태 인버터(TS11)는, 클럭 신호(CK)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀업시키는 제1 클럭 트랜지스터(MP12) 및 반전 클럭 신호(CKN)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀다운시키는 제2 클럭 트랜지스터(MN11)를 포함한다. 제2 삼상태 인버터(TS12)는 반전 클럭 신호(CKN)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀업시키는 제3 클럭 트랜지스터(MP14) 및 클럭 신호(CK)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀다운시키는 제4 클럭 트랜지스터(MN13)를 포함한다. 제3 삼상태 인버터(TS13)는 반전 클럭 신호(CKN)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀업시키는 제5 클럭 트랜지스터(SP12) 및 클럭 신호(CK)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀다운시키는 제6 클럭 트랜지스터(SN11)를 포함한다. 제4 삼상태 인버터(TS14)는 클럭 신호(CK)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀업시키는 제7 클럭 트랜지스터(SP14) 및 반전 클럭 신호(CKN)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀다운시키는 제8 클럭 트랜지스터(SN13)를 포함한다. 제5 삼상태 인버터(TS21)는 클럭 신호(CK)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀업시키는 제9 클럭 트랜지스터(MP22) 및 반전 클럭 신호(CKN)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀다운시키는 제10 클럭 트랜지스터(MN21)를 포함한다. 제6 삼상태 인버터(TS22)는 반전 클럭 신호(CKN)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀업시키는 제11 클럭 트랜지스터(MP24) 및 클럭 신호(CK)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀다운시키는 제12 클럭 트랜지스터(MN23)를 포함한다. 제7 삼상태 인버터(TS23)는 반전 클럭 신호(CKN)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀업시키는 제13 클럭 트랜지스터(SP22) 및 클럭 신호(CK)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀다운시키는 제14 클럭 트랜지스터(SN21)를 포함한다. 제8 삼상태 인버터(TS24)는 클럭 신호(CK)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀업시키는 제15 클럭 트랜지스터(SP24) 및 반전 클럭 신호(CKN)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀다운시키는 제16 클럭 트랜지스터(SN23)를 포함한다.
한편, 도 11b를 참조하여 설명한 바와 같이, 제1 내지 제8 삼상태 인버터들(TS11~ TS24)에 포함되는 입력 피모스 트랜지스터들(MP11, MP13, SP11, SP13, MP21, MP23, SP21, SP23) 및 입력 엔모스 트랜지스터들(MN12, MN14, SN12, SN14, MN22, MN24, SP22, SP24)의 각각은 수신되는 신호들(MA1, MB1, SA1, SB1, MA2, MB2, SA2, SB2) 중 상응하는 하나에 응답하여 상기 클럭 트랜지스터들 중 상응하는 하나를 전압 전압(VDD) 또는 접지 전압(VSS)에 연결한다.
도 17은 도 16의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이고, 도 18a, 18b, 18c, 18d 및 18e는 도 17의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다. 도 18a는 도 17의 D-D' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 18b는 도 17의 E-E' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 18c는 도 17의 F-F' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 18d는 도 17의 G-G' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 18e는 도 17의 H-H' 선의 단면에 대응하는 구성을 예시한 단면도이다. 이하, 도 12, 13, 14 및 15와 중복되는 설명은 생략될 수 있다.
도 17에는 전술한 제1 및 제2 마스터 래치들(ML1, ML2)과 제1 및 제2 슬레이브 래치들(SL1, SL2)에 포함되는 제1 내지 제8 삼상태 인버터들(TS11~TS14, TS21~TS24)에 해당하는 트랜지스터들이 도시되어 있다. 도면에 도시하지는 않았으나 그 밖의 회로 구성 요소들은 마스터 래치와 슬레이브 래치의 사이의 영역 또는 마스터 래치와 슬레이브 측면들에 적절하게 배치될 수 있다.
도 16, 17, 18a, 18b, 18c, 18d 및 18e를 참조하면, 스탠다드 셀은 기판(110)에 형성되고, 제1 파워 레일(271), 제2 파워 레일(272), 제3 파워 레일(273), 복수의 게이트 라인들(211~218, 311~318) 및 열 연결 배선들(276, 277, 278, 279)을 포함할 수 있다.
도 17에서 동일한 참조 부호의 노드들은 배선 라우팅(미도시)을 통하여 전기적으로 연결될 수 있다. 도전성 콘택들(CA, CB)과 제1 금속층(M1)에 형성되는 배선들은 하부 비아 콘택들(V0)을 통하여 전기적으로 연결될 수 있고, 제1 금속층(M1)에 형성되는 배선들과 제2 금속층(미도시)에 형성되는 배선들은 상부 비아 콘택들(미도시)을 통하여 전기적으로 연결될 수 있다. 제1 금속층(M1)은 최하위의 금속층일 수도 있고, 제1 금속층(M1)의 하부에 다른 금속층이 포함될 수도 있다. 도 17, 18a, 18b, 18c, 18d 및 18e에 도시된 바와 같이 파워 레일들(271, 272, 273) 및 열 연결 배선들(276, 277, 278, 279)은 제1 금속층(M1)에 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 라인들의 적어도 일부는 게이트 컷 영역(CT)에 의해 분리되어 하나의 게이트 라인은 복수의 게이트 세그먼트들을 포함할 수 있다. 예를 들어, 게이트 라인(212)은 2개의 게이트 세그먼트들(212a, 212b)을 포함할 수 있고, 게이트 라인(213)은 4개의 게이트 세그먼트들(213a, 213b, 213c, 213d)을 포함할 수 있다.
제1 파워 레일(271)과 제2 파워 레일(272) 사이의 제1 영역(RG1)에는 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하는 제1 플립-플롭(FF1)이 형성되고 제2 파워 레일(272)과 제3 파워 레일(273) 사이의 제2 영역(RG2)에는 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함하는 제2 플립-플롭(FF2)이 형성될 수 있다. 이와 같이, 도 6의 스탠다드 셀은 통상의 스탠다드 셀의 셀 높이(CH)보다 2배의 셀 높이(2CH)를 가지므로 더블-하이트 스탠다드 셀(double-height)이라 칭할 수 있으며, n배의 셀 높이(n*CH)(n은 2이상의 자연수)를 갖는 스탠다드 셀을 멀티-하이트 스탠다드 셀(multi-height standard cell)이라 통칭할 수 있다.
제1 영역(RG1)은 제1 소자 영역(RX11), 제2 소자 영역(RX12) 및 제1 액티브 컷 영역(ACR)을 포함하고, 제2 영역(RG2)은 제3 소자 영역(RX21), 제4 소자 영역(RX22) 및 제2 액티브 컷 영역(ACR2)을 포함할 수 있다. 제1 영역(RG1)과 제2 영역(RG2) 사이의 제2 파워 레일(272)에 상응하는 영역은 경계 영역이라 칭할 수 있다.
도 17의 실시예에서, 제1 클럭 게이트 라인(214)은 클럭 신호(CK)가 인가되는 제1 클럭 노드를 형성하고 제2 클럭 게이트 라인(215)은 반전 클럭 신호(CKN)가 인가되는 제1 반전 클럭 노드를 형성하고, 제3 클럭 게이트 라인(314)은 클럭 신호(CK)가 인가되는 제2 클럭 노드를 형성하고 제4 클럭 게이트 라인(315)은 반전 클럭 신호(CKN)가 인가되는 제2 반전 클럭 노드를 형성한다.
도 17 및 18a를 참조하면, 제1 클럭 게이트 라인(214), 제2 클럭 게이트 라인(215), 제3 클럭 게이트 라인(314) 및 제4 클럭 게이트 라인(315)의 각각은 제1 영역(RG1) 및 제2 영역(RG2)에서 게이트 컷 영역(CT)에 의해 분리되지 않는다. 따라서, 제1 내지 제4 클럭 게이트 라인들(214, 215, 314, 315) 중 각각의 게이트 라인에 대하여, 각각의 클럭 게이트 라인의 일부에 해당하고 제1 영역(RG1)에 형성되는 클럭 트랜지스터들의 게이트 전극들과 상기 각각의 클럭 게이트 라인의 다른 일부에 해당하고 제2 영역(RG2)에 형성되는 클럭 트랜지스터들의 게이트 전극들은 상기 각각의 클럭 게이트 라인을 통하여 전기적으로 연결될 수 있다. 예를 들어, 제1 영역(RG1)에 형성되는 제1 및 제4 클럭 트랜지스터들(MP12, MN13)의 게이트 전극들과 제2 영역(RG2)에 형성되는 제9 및 제12 클럭 트랜지스터들(MP22, MN23)은 제1 클럭 게이트 라인(214)을 통하여 전기적으로 연결될 수 있다.
도 17 및 18d를 참조하면, 각 래치의 출력 신호를 발생하는 노드는 인접하는 2개의 클럭 게이트 라인들 사이에 형성될 수 있다. 제1 영역(RG1)의 제1 클럭 게이트 라인(214) 및 제2 클럭 게이트 라인(215) 사이에 제1 마스터 출력 신호(SA1)를 발생하는 노드(276)가 형성되고, 제1 영역의 제3 클럭 게이트 라인(314) 및 제4 클럭 게이트 라인(315) 사이에 제1 슬레이브 출력 신호(SC1)를 발생하는 노드(277)가 형성되고, 제2 영역(RG2)의 제1 클럭 게이트 라인(214) 및 제2 클럭 게이트 라인(215) 사이에 제2 마스터 출력 신호(SA2)를 발생하는 노드(278)가 형성되고, 제2 영역(RG2)의 제3 클럭 게이트 라인(314) 및 제4 클럭 게이트 라인(315) 사이에 제2 슬레이브 출력 신호(SC2)를 발생하는 노드(279)가 형성될 수 있다.
도 17, 18b 및 18c를 참조하면, 제1 마스터 중간 게이트 라인(212)은 제1 클럭 게이트 라인(214)의 측면에 형성되고, 복수의 게이트 세그먼트들(212a, 212b)로 분리되어 제1 마스터 래치(ML1)에 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 반전 마스터 출력 신호(MB2)를 제공한다. 제1 마스터 입력 게이트 라인(213)은 제1 클럭 게이트 라인(214)과 제1 마스터 중간 게이트 라인(212) 사이에 형성되고, 복수의 게이트 세그먼트들(213a, 213b, 213c, 213d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2)를 제공한다.
제2 마스터 중간 게이트 라인(217)은 제2 클럭 게이트 라인(215)의 측면에 형성되고, 복수의 게이트 세그먼트들(217a, 217b)로 분리되어 제1 마스터 래치(ML1)에 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 반전 마스터 출력 신호(MB2)를 제공한다. 제2 마스터 입력 게이트 라인(216)은 제2 클럭 게이트 라인(215)과 제2 마스터 중간 게이트 라인(217) 사이에 형성되고, 복수의 게이트 세그먼트들(216a, 216b, 216c, 216d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2)를 제공한다.
제1 슬레이브 중간 게이트 라인(312)은 제3 클럭 게이트 라인(314)의 측면에 형성되고, 복수의 게이트 세그먼트들(312a, 312b)로 분리되어 제1 슬레이브 래치(SL1)에 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 반전 슬레이브 출력 신호(SB2)를 제공한다. 제1 슬레이브 입력 게이트 라인(313)은 제3 클럭 게이트 라인(314)과 제1 슬레이브 중간 게이트 라인(312) 사이에 형성되고, 복수의 게이트 세그먼트들(313a, 313b, 313c, 313d)로 분리되어 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2)를 제공한다.
제2 슬레이브 중간 게이트 라인(317)은 제4 클럭 게이트 라인(315)의 측면에 형성되고, 복수의 게이트 세그먼트들(317a, 317b)로 분리되어 제1 슬레이브 래치(SL1)에 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 반전 슬레이브 출력 신호(SB2)를 제공한다. 제2 슬레이브 입력 게이트 라인(316)은 제4 클럭 게이트 라인(315)과 제2 슬레이브 중간 게이트 라인(317) 사이에 형성되고, 복수의 게이트 세그먼트들(316a, 316b, 316c, 316d)로 분리되어 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2)를 제공한다.
일 실시예에서, 도 17에 도시된 바와 같이, 제1 파워 레일(271) 및 제3 파워 레일(273)에는 전원 전압(VDD)이 인가되고, 제2 파워 레일(272)에는 접지 전압(VSS)이 인가될 수 있다. 이 경우, 제1 소자 영역(RX11) 및 제3 소자 영역(RX21)에는 P 타입의 트랜지스터들(MP11~MP14, SP11~SP14, MP21~MP24, SP21~SP24)이 형성되고, 제2 소자 영역(RX12) 및 제4 소자 영역(RX22)에는 N 타입의 트랜지스터들(MN11~MN14, SN11~SN14, MN21~MN24, SN21~SN24)이 형성될 수 있다.
동일한 신호들을 제공하는 2개의 게이트 라인들 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 마스터 중간 게이트 라인(212) 및 제2 마스터 중간 게이트 라인(217) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 슬레이브 중간 게이트 라인(312) 및 제2 슬레이브 중간 게이트 라인(317) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 마스터 입력 게이트 라인(213) 및 제2 마스터 입력 게이트 라인(216) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 슬레이브 입력 게이트 라인(313) 및 제2 슬레이브 입력 게이트 라인(316) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다.
예를 들어, 도 17의 실시예에서 제1 입력 신호(MA1) 및 제2 입력 신호(MA2)를 제공하는 제1 마스터 중간 게이트 라인(212) 및 제2 마스터 중간 게이트 라인(217)의 경우, 제1 마스터 중간 게이트 라인(212)은 엔모스 트랜지스터들(MN14, MN24)의 게이트 전극들을 형성하고 제2 마스터 중간 게이트 라인(217)은 피모스 트랜지스터들(MP13, MP23)의 게이트 전극들을 형성한다.
제1 마스터 중간 게이트 라인(212), 제2 마스터 중간 게이트 라인(217), 제1 슬레이브 중간 게이트 라인(312) 및 제2 슬레이브 중간 게이트 라인(317)의 각각은, 제1 영역(RG1)과 제2 영역(RG2)의 경계에서 절단되어 2개의 게이트 세그먼트들로 분리될 수 있다. 상기 2개의 게이트 세그먼트들의 각각은 트랜지스터의 게이트 전극을 형성함과 동시에 커패시터들(CP11~CP14, CP21~CP24)의 일 전극을 형성할 수 있다. 예를 들어, 제1 마스터 중간 게이트 라인(212)의 하나의 게이트 세그먼트(212a)는 트랜지스터(MN14)의 게이트 전극을 형성함과 동시에 커패시터(CP11)의 일 전극을 형성할 수 있다.
제1 마스터 입력 게이트 라인(213), 제2 마스터 입력 게이트 라인(216), 제1 슬레이브 입력 게이트 라인(313) 및 제2 슬레이브 입력 게이트 라인(316)의 각각은, 제1 영역(RG1)과 제2 영역(RG2)의 경계에서 절단되고 제1 영역(RG1)에서 절단되고 제2 영역(RG2)에서 절단되어 4개의 게이트 세그먼트들로 분리될 수 있다. 상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 제1 입력 신호(MA1) 및 제2 입력 신호(MA2) 중 하나가 인가되고, 상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들의 각각은 양쪽의 액티브 영역들을 전기적으로 연결하는 점퍼 구조물의 일부를 형성할 수 있다.
예를 들어, 제2 마스터 입력 게이트 라인(216)은 4개의 게이트 세그먼트들(216a, 216b, 216c, 216d)로 분리되고, 2개의 게이트 세그먼트들(216b, 216c)에는 제1 입력 신호(MA1) 및 제2 입력 신호(MA2)가 각각 인가되고, 다른 2개의 게이트 세그먼트들(216a, 216d)은 점퍼 구조물의 일부를 형성할 수 있다.
점퍼 구조물을 통하여 더미로 동작하는 게이트 세그먼트 양쪽의 액티브 영역들을 전기적으로 연결할 수 있다. 예를 들어, 도 7e에 도시된 바와 같이, 점퍼 구조물(JMP)은 제1 콘택들(194, 195) 및 제2 콘택(196)을 포함할 수 있다. 점퍼 구조물(JMP)은 게이트 세그먼트(216a)의 양쪽의 액티브 영역들(114, 115) 위에 형성되는 제1 콘택들(194, 195) 및 게이트 세그먼트(216a) 위에 형성되는 제2 콘택(196)이 일체적으로 형성되는 형태를 가진다. 이러한 점퍼 구조물(JMP)을 이용하여 게이트 세그먼트(216a)와 액티브 영역들(114, 115)을 전기적으로 연결할 수 있다.
도 19는 본 발명의 실시예들에 따른 집적 회로의 제조 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 실시예에 따른 집적 회로의 제조 방법은 집적 회로의 설계(S300) 및 집적 회로의 제조 공정(S400)으로 구분될 수 있다. 집적 회로의 설계(S300)는 단계 S310 및 S330을 포함하고, 집적 회로에 대한 레이아웃을 디자인하는 단계로서, 집적 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 이때, 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 집적 회로의 설계(S300)는 집적 회로의 설계를 위한 컴퓨터 구현(computer implemented) 방법이라고 지칭할 수 있다.
한편, 집적 회로의 제조 공정(S400)은 디자인된 레이아웃을 기초로 집적 회로에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
집적 회로는 복수의 표준 셀들로서 정의될 수 있고, 구체적으로, 복수의 표준 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 셀 라이브러리에는 표준 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 본 발명의 실시예들에서, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 라이브러리는 복수의 표준 셀들의 레이아웃 정보 및 타이밍 정보 등과 같은 정보를 포함할 수 있고, 컴퓨터로 읽을 수 있는 저장매체에 저장될 수 있다.
단계 S310에서, 집적 회로를 정의하는 표준 셀들을 배치한다. 예를 들어, 단계 S110은 배치 및 배선(placement and routing, 이하 'P&R') 툴을 이용하여 프로세서에 의해 수행될 수 있다. 먼저, 집적 회로를 정의하는 입력 데이터를 수신한다. 여기서, 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예컨대 RTL(Register Transfer Level)에서 정의된 데이터로부터, 표준 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bit stream) 또는 네트리스트(netlist)일 수 있다.
이어서, 표준 셀 라이브러리를 저장하는 저장 매체를 액세스하고, 표준 셀 라이브러리에 저장된 복수의 표준 셀들 중 입력 데이터에 따라 선택된 표준 셀들을 배치한다. 상기 표준 셀들은 클럭 게이팅 셀들 및 동기 소자들을 포함할 수 있다. 상기 표준 셀들을 배치할 때, 클럭 소스로부터 제공되며 상기 동기 소자들에 전달되는 클럭 신호가 경유하는 상기 클럭 게이팅 셀들의 수에 기초하여 클럭 트리에 포함되는 복수의 클럭 네트들 각각의 레벨을 결정하고, 상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치할 수 있다.
단계 S130에서, 배치된 표준 셀들에서 네트들을 라우팅한다. 본 명세서에서, 네트는 집적 회로의 등가 회로도에서 등전위를 나타낸다. 하나의 네트는 집적 회로의 레이아웃에서 하나의 상호연결(interconnection)에 대응할 수 있고, 하나의 상호연결은 서로 전기적으로 연결된 복수의 배선층들 및 비아들을 포함하는 배선 구조에 대응할 수 있다. 각 배선층은 복수의 도전 패턴들을 포함할 수 있고, 상이한 레벨의 배선층들에 형성된 도전 패턴들은, 전도성 물질로 구성된 비아를 통해서 서로 전기적으로 연결될 수 있다. 배선층은 전도성 물질로서 금속을 포함하는 것으로 설명될 수 있고, 금속층으로 지칭될 수 있다.
단계 S330 이후, 집적 회로를 정의하는 출력 데이터를 반도체 공정 모듈에 제공할 수 있다. 여기서, 출력 데이터는 표준 셀들의 모든 레이아웃 정보, 즉, 모든 레이어들에서 패턴 정보를 포함하는 형식, 예를 들어, GDS(Graphic Design System)II 형식을 가질 수 있다. 또는, 출력 데이터는 표준 셀의 핀과 같이 표준 셀의 외부 정보를 포함하는 형식을 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 표준 셀 라이브러리의 생성, 표준 셀 라이브러리의 수정, 레이아웃의 검증 등과 같은 일반적인 집적 회로의 설계 방법에 따른 다양한 단계들을 더 포함할 수 있다. 또한, 단계 S310 및 S330은 집적 회로의 설계 과정 중 백엔드(back-end) 설계 과정에 대응할 수 있고, 단계 S310 이전에 프론트 엔드(front-end) 설계 과정이 수행될 수 있다. 프론트 엔드 설계 과정은 설계 사양의 결정, 행위 수준 모델링 및 검증, RTL 설계, 기능 검증, 논리 합성, 게이트 수준의 검증(또는 프리-레이아웃 시뮬레이션) 등을 포함할 수 있다.
단계 S410에서, 레이아웃을 기초로 마스크를 생성한다. 구체적으로, 먼저 레이아웃을 기초로 OPC(Optical Proximity Correction)를 수행할 수 있는데, OPC는 광 근접 효과에 따른 오차를 반영하여 레이아웃을 변경하는 공정을 말한다. 이어서, OPC 수행 결과에 따라 변경된 레이아웃에 따라 마스크를 제조할 수 있다. 이때, OPC를 반영한 레이아웃, 예컨대, OPC가 반영된 GDS를 이용하여 마스크를 제조할 수 있다.
단계 S430에서, 마스크를 이용하여 집적 회로를 제조한다. 구체적으로, 마스크를 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피(lithography) 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다. 한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 20은 본 발명의 실시예들에 따른 따른 집적 회로 설계 시스템을 나타낸다.
도 20을 참조하면, 집적 회로 설계 시스템(400)은 프로세서(410), 워킹 메모리(420), 입출력 장치(430), 저장 장치(440) 및 버스(450)를 포함할 수 있다. 집적 회로 설계 시스템(400)은 도 19의 집적 회로 설계 단계(S300)을 수행할 수 있다. 집적 회로 설계 시스템(400)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다.
프로세서(410)는 집적 회로를 설계하기 위한 다양한 동작 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 프로세서(410)는 버스(450)를 통해 워킹 메모리(420), 입출력 장치(430) 및 저장 장치(440)와 통신을 수행할 수 있다. 프로세서(410)는 워킹 메모리(420)에 로딩된 P&R 모듈(421) 및 타이밍 분석 모듈(423)을 구동함으로써, 집적 회로의 설계 동작을 실행할 수 있다.
워킹 메모리(420)는 P&R 모듈(421) 및 타이밍 분석 모듈(423)을 저장할 수 있다. P&R 모듈(421) 및 타이밍 분석 모듈(423)은 저장 장치(440)로부터 워킹 메모리(420)로 로딩될 수 있다. 워킹 메모리(420)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
P&R 모듈(421)은 예를 들어, 도 19의 단계 S310에 따른 배치 동작 및 단계 S330에 따른 배선 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. 타이밍 분석 모듈(423)은 배치된 표준 셀들 내의 모든 타이밍 패쓰들에 대해 타이밍 분석을 수행하여, 타이밍 제약 조건(timing constraints)의 만족 여부를 판단할 수 있다. 예를 들어, 타이밍 분석 모듈(423)은 STA(Static Timing Analysis) 툴일 수 있다.
입출력 장치(430)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(430)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로를 정의하는 입력 데이터를 입력 받을 수 있다. 예를 들어, 입출력 장치(430)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 배치 결과, 배선 결과 또는 타이밍 분석 결과 등을 표시할 수 있다.
저장 장치(440)는 P&R 모듈(421) 및 타이밍 분석 모듈(423)과 관련된 각종 데이터를 저장할 수 있다. 저장 장치(440)는 메모리 카드(MMC, eMMC, SD, MicroSD 등), 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 등을 포함할 수 있다.
도 21은 본 발명의 실시예들에 따른 집적 회로 설계 시스템을 나타낸다.
도 21을 참조하면, 집적 회로 설계 시스템(500)은 사용자 장치(510), 집적 회로 설계 플랫폼(520) 및 저장 장치(5303)를 포함할 수 있다. 집적 회로 설계 시스템(500)은 도 19의 집적 회로 설계 단계(S300)을 수행할 수 있다.
사용자 장치(510)는 프로세서(511) 및 사용자 인터페이스(User Interface, UI)(513)를 포함할 수 다. 사용자 인터페이스(513)를 통해 입력되는 사용자 입력에 따라, 프로세서(511)는 집적 회로 설계 플랫폼(520)을 구동할 수 있다. 집적 회로 설계 플랫폼(520)은 집적 회로의 설계를 위한 컴퓨터로 독출 가능한 명령어의 세트로서, P&R 모듈(521) 및 타이밍 분석 모듈(523)을 포함할 수 있다. 저장 장치(530)는 셀 라이브러리 데이터베이스(database, 이하 'DB')(531) 및 레이아웃 DB(533)를 포함할 수 있다. 셀 라이브러리 DB(531)는 집적 회로의 레이아웃을 생성하기 위해 필요한 셀에 대한 정보를 저장하고, 레이아웃 DB(533)는 P&R 모듈(521a)에서 생성된 레이아웃에 대한 정보, 구체적으로, 레이아웃에 대한 물리적 정보를 저장할 수 있다.
도 22는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 22를 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S510). 스탠다드 셀 라이브러리에 포함되는 복수의 스탠다드 셀들의 일부로서 클럭 게이팅 셀들과 동기 소자들을 제공한다(S520).
상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고(S530), 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S540). 단계(S530)은 도 1 내지 도 4의 단계들(S100, S200, S110, S200a, S200b)를 포함할 수 있다.
도 23은 도 22의 배치 및 라우팅 동작의 일 예를 나타내는 수선도이다.
도 23을 참조하면, 배치 및 라우팅을 수행하는데 있어서, 클럭 신호를 전달하는 도전 라인들의 커패시턴스를 감소시키는 배치를 수행하고(S610), 클럭 트리 합성(clock tree synthesis, CTS)을 수행할 수 있다(S620). 클럭 트리가 합성된 배치에 대하여 신호 라우팅 라우팅을 수행하고(S630), 타이밍 최적화(timing optimization)를 수행할 수 있다(S640).
도 20의 타이밍 분석 모듈(423)은 배치 및 라우팅이 성공적으로 완료되었는지 확인할 수 있다(S650). 배치 및 라우팅이 실패한 경우에(S650: 아니오), 예를 들어 신호 라우팅 및 타이밍 최적화 중 적어도 일부가 실패한 경우에, 단계 S610, S620, S630 및 S640이 다시 수행될 수 있다. 다시 말하면, 도 23의 상술한 과정들은 배치 및 라우팅이 성공적으로 완료될 때까지 반복될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 클럭 트리의 배치 방법, 집적 회로 및 집적 회로의 설계 방법에서는, 클럭 소스로부터 제공되는 클럭 신호를 클럭 네트들 각각이 수신할 때까지 클럭 신호가 경유한 클럭 게이팅 셀들의 수에 기초하여 상기 클럭 네트들 각각의 레벨을 결정하고, 상기 결정된 레벨에 따라 상기 레벨이 감소할수록 해당하는 클럭 네트의 도전 라인들의 배치 간격을 증가시켜 커패시턴스에 의한 소비 전력을 감소시킬 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템의 설계에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기의 설계에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 집적 회로에 포함되며, 각각이 적어도 하나의 클럭 리피터를 구비하는 복수의 클럭 네트들을 포함하는 클럭 트리의 배치 방법으로서,
    클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정하는 단계; 및
    상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치하는 단계를 포함하는 클럭 트리의 배치 방법.
  2. 제1항에 있어서,
    상기 복수의 클럭 네트들 각각의 레벨을 결정하는 단계는
    상기 클럭 게이팅 셀들의 수가 증가함에 따라 상기 레벨을 증가시키는 단계를 포함하고,
    상기 도전 라인들을 배치하는 단계는,
    상기 레벨에 감소함에 따라, 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격을 증가시키는 단계를 포함하는 클럭 트리의 배치 방법.
  3. 제2항에 있어서,
    상기 복수의 클럭 네트들은
    제1 레벨을 가지는 제1 클럭 네트와 제2 레벨을 가지는 제2 클럭 네트를 포함하고,
    상기 제1 클럭 네트의 도전 라인들 사이의 커플링 커패시턴스는 상기 제2 클럭 네트의 도전 라인들 사이의 커플링 커패시턴스보다 작고
    상기 도전 라인들을 배치하는 단계는
    상기 레벨에 감소함에 따라, 상기 도전 라인들의 폭을 증가시키는 단계를 더 포함하는 클럭 트리의 배치 방법.
  4. 제2항에 있어서,
    상기 도전 라인들은 상기 집적 회로가 형성되는 기판으로부터 수직 방향으로 순차적으로 적층되며 상기 적층되는 순서대로 증가하는 차수를 가지는 복수의 메탈 레이어들을 이용하여 형성되고,
    상기 도전 라인들을 배치하는 단계는
    상기 복수의 클럭 네트들 중 동일한 레벨의 클럭 네트에서 상기 메탈 레이어의 차수가 증가함에 따라 상기 배치 간격을 증가시키는 단계를 더 포함하는 클럭 트리의 배치 방법.
  5. 제1항에 있어서,
    상기 도전 라인들을 상기 집적 회로의 비-디폴트(non-default) 배치 룰에 따라 배치되고,
    상기 적어도 하나의 클럭 리피터는 버퍼 및 인버터 중 하나를 포함하고,
    상기 동기 소자들 각각은 플립플롭 및 래치 중 하나를 포함하는 클럭 트리의 배치 방법.
  6. 제1항에 있어서,
    상기 클럭 게이팅 셀들 각각은 상응하는 인에이블 신호에 응답하여 활성화되어, 제K(K는 0 이상의 정수) 레벨을 가지는 클럭 네트로부터 수신한 상기 클럭 신호를 제K+1 레벨을 가지는 클럭 네트로 전달하는 클럭 트리의 배치 방법.
  7. 제1항에 있어서,
    상기 복수의 클럭 네트들 중 동일한 레벨을 가지는 클럭 네트에 포함되는 도전 라인들은 동일한 스위칭 액티비티를 가지고,
    상기 스위칭 액티비티는 상기 클럭 신호가 기준 시간 당 토글링하는 횟수에 해당하는 클럭 트리의 배치 방법.
  8. 클럭 소스;
    상기 클럭 소스로부터 제공된 클럭 신호에 동기되어 동작하는 동기 소자들;
    상기 클럭 소스와 상기 동기 소자들 사이에 배치되는 복수의 클럭 네트들; 및
    상기 클럭 네트들 사이에 배치되는 복수의 클럭 게이팅 셀들을 포함하는 클럭 트리를 포함하고,
    상기 복수의 클럭 네트들 각각의 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들이 배치되고,
    상기 복수의 클럭 네트들 각각의 레벨은 상기 클럭 소스로부터 상기 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 전달되는 상기 클럭 네트가 상기 클럭 신호를 수신할 때까지는 상기 클럭 신호가 경유하는 상기 클럭 게이팅 셀들의 수에 기초하여 결정되는 집적 회로.
  9. 제8항에 있어서,
    상기 클럭 게이팅 셀들의 수가 증가함에 따라 상기 레벨을 증가되고,
    상기 레벨에 감소함에 따라, 상기 도전 라인들 중 인접한 도전 라인들의 배치 간격은 증가되고,
    상기 도전 라인들은 상기 집적 회로가 형성되는 기판으로부터 수직 방향으로 순차적으로 적층되며 상기 적층되는 순서대로 증가하는 차수를 가지는 복수의 메탈 레이어들을 이용하여 형성되고,
    상기 복수의 클럭 네트들 중 동일한 레벨의 클럭 네트에서 상기 메탈 레이어의 차수가 증가함에 따라 상기 배치 간격은 증가되는 집적 회로.
  10. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 클럭 게이팅 셀들과 동기 소자들을 제공하는 단계;
    상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 배치 및 라우팅을 수행하는 단계는
    클럭 소스로부터 상기 집적 회로에 포함되며 클럭 신호에 동기되어 동작하는 동기 소자들 또는 다른 클럭 네트에 상기 클럭 신호를 제공하는 복수의 클럭 네트들 각각이 상기 클럭 신호를 수신할 때까지 상기 클럭 신호가 경유하는 클럭 게이팅 셀들의 수에 기초하여 상기 복수의 클럭 네트들 각각의 레벨을 결정하는 단계; 및
    상기 결정된 레벨에 기초하여 상기 복수의 클럭 네트들 중 서로 다른 레벨을 가지는 클럭 네트들에 서로 다른 배치 룰들을 적용하여 상기 복수의 클럭 네트들 각각에서 상기 클럭 신호를 전달하는 도전 라인들을 배치하는 단계를 포함하는 집적 회로의 설계 방법.
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