CN114530446A - 半导体结构及提供单元阵列的方法 - Google Patents

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CN114530446A CN202111345676.0A CN202111345676A CN114530446A CN 114530446 A CN114530446 A CN 114530446A CN 202111345676 A CN202111345676 A CN 202111345676A CN 114530446 A CN114530446 A CN 114530446A
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Abstract

本发明提供半导体结构及提供单元阵列的方法，可提供一种具有混合单元高度的单元阵列。其中一种半导体结构包括：包括：单元阵列，该单元阵列包括：布置在第一列中的第一单元，该第一单元沿第一方向具有第一单元高度且执行第一功能；布置在第二列中的第二单元，该第二单元沿该第一方向具有第二单元高度且执行第二功能；布置在该第一列中的至少一个第三单元，该第三单元沿该第一方向具有第三单元高度且执行第三功能；该第二单元耦合并接触到该第一单元，且被配置为从该第一单元接收至少一个信号并根据该信号提供输出信号，该第二单元高度大于该第一单元高度，该第一单元的数量等于该第二单元的数量，该第三单元高度与该第一单元高度成比例。

Description

半导体结构及提供单元阵列的方法
技术领域
本发明涉及一种单元阵列(cell array)，更具体地，涉及一种由具有混合单元高度的多个单元形成的单元阵列。
背景技术
集成电路(Integrated Circuit，IC)已经变得越来越重要。使用IC的应用被数百万人使用。这些应用包括手机、智能手机、平板计算机、膝上型计算机、笔记本计算机、PDA、无线电子邮件终端、MP3音频和视频播放器以及便携式无线网络浏览器。集成电路越来越多地包括强大及高效地板上数据存储设备和逻辑电路以用于信号控制和处理。
随着集成电路的尺寸越来越小，集成电路变得更加紧凑。对于集成电路中经常被使用的各种单元，当这些单元高度差增大时，单元的布置(arrangement)变得更加复杂。因此，需要一种具有混合单元高度的单元阵列。
发明内容
本发明提供半导体结构及提供单元阵列的方法，可提供一种具有混合单元高度的单元阵列。
本发明提供的一种半导体结构，包括：单元阵列，该单元阵列包括：布置在第一列中的多个第一单元，每一个该第一单元沿第一方向具有第一单元高度并且被配置为执行第一功能；布置在与该第一列邻接的第二列中的多个第二单元，每一个该第二单元沿该第一方向具有第二单元高度并且被配置为执行第二功能；和布置在该第一列中的至少一个第三单元，该第三单元沿该第一方向具有第三单元高度并且被配置为执行不同于该第一功能和该第二功能的第三功能；其中每一个该第二单元耦合到相应的该第一单元并与相应的该第一单元接触，并且被配置为从相应的该第一单元接收至少一个信号并根据接收到的该信号提供输出信号，其中该第二单元高度大于该第一单元高度，并且该第一单元的数量等于该第二单元的数量，其中该第三单元高度与该第一单元高度成比例。
本发明提供的另一种半导体结构，包括：单元阵列，该单元阵列包括：布置在第一列中的多个第一单元，每一个该第一单元具有沿第一方向的第一单元高度并且被配置为执行第一功能；布置在与该第一列邻接的第二列中的多个第二单元，每一个该第二单元沿该第一方向具有第二单元高度并且被配置为执行第二功能；布置在该第一列中的至少一个第三单元，该第三单元沿第一方向具有第三单元高度并且被配置为执行不同于该第一功能的第三功能；和布置在该第二列中的至少一个第四单元，且该第四单元沿第一方向具有为该第二单元高度的一半的高度，并且被配置为执行不同于该第二功能的第四功能，其中每一个该第一单元耦合并接触相应的该第二单元，并且该第一单元被配置为根据输入信号向相应的第二单元提供至少一个信号，其中该第二单元高度大于该第一单元高度，并且该第一单元的数量等于该第二单元的数量，其中该第三单元高度与第一单元高度成比例。
本发明提供的一种提供单元阵列的方法，包括：获得多个第一单元的第一单元高度及多个第二单元的第二单元高度，其中该第二单元高度大于该第一单元高度；根据该第一单元高度与该第二单元高度的最小公倍数获得该单元阵列的阵列高度；将该多个第二单元布置在该单元阵列的第一列中；将该多个第一单元布置在该单元阵列的第二列中，其中布置在该第二列中的该第一单元的数量等于布置在该第一列中的该第二单元的数量，并且每一个该第二单元耦接并接触相应的该第一单元；和在该单元阵列的该第二列中布置至少一个具有第三单元高度的第一附加单元，其中每一个该第一单元被配置为执行第一功能并且每一个该第二单元被配置为执行不同于该第一功能的第二功能，其中该第三单元高度与该第一单元高度成比例，其中每一个该第一单元包括互连结构，该互连结构被配置为耦接并接触相应的该第二单元。
附图说明
图1是图示集成电路(IC)的层次(hierarchical)设计过程的流程图。
图2是图示根据本发明的一些实施例的IC的第一单元和第二单元的简化图。
图3是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100A的简化图。
图4A是图示根据本发明的一些实施例的图3中的单元阵列100A的第一单元以及第二单元的简化图。
图4B根据本发明的一些实施例示出图4A中第一单元的器件单元和第二单元的器件单元的简化图。
图5是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100B的简化图。
图6是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100C的简化图。
图7是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100D的简化图。
图8是图示根据本发明的一些实施例的具有混合单元高度的单元阵列400A的简化图。
图9是根据本发明实施例的提供具有混合单元高度的单元阵列的方法的流程图。
图10示出了根据本发明实施例的计算器系统600。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定者为准。
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求书的基础上进行认定。
此外，为了便于描述，本文中可以使用空间相关术语，例如“下方”、“下面”、“下侧”、“之下”、“上方”、“上面”、“上侧”、“之上”等来描述一个元素或特征与图中所示的另一个元素或特征的关系。
图1是图示集成电路(IC)的层次(hierarchical)设计过程的流程图。在步骤S110中，获得用于描述由IC执行的功能的寄存器传输级(Register-Transfer Level，RTL)代码。RTL代码可以指示一设计由诸如硬件描述语言(HDL)之类的语音描述硬件来执行。在步骤S120中，合成RTL码以产生包括IC的闸级(gate)(或单元(cell))的网络列表(netlist)。一般而言，IC包括多个区块(block)，每个区块为IC提供重要的功能，例如特定的处理器(例如应用处理器、视频处理器、音频处理器或控制器)、内存(例如SRAM设备)等。此外，每个区块都有对应的RTL代码，因此合成每个区块的RTL代码以生成对应的包括该区块的多个闸级的网络列表。在合成RTL代码之前，执行RTL仿真(simulation)以检查RTL代码的功能正确性。此外，在获得网络列表中的区块的闸级之后，进行闸级层次(gate level)仿真以检查网络列表的功能正确性。在步骤S130中，根据网络列表中区块的闸级，执行摆放(placement)和绕线(routing)程序，以产生IC芯片区域内的整个区块布局(layout)。因此，根据摆放点，执行芯片摆放和绕线程序并获得最终布局。在一些实施例中，布局是整个芯片布局。在一些实施例中，布局是整个芯片布局中与IC的一些数字或模拟电路有关的一部分布局。在步骤S140中，执行分析程序并验证布局以检查布局是否违反各种约束或规则中的任一个。布局完成后，执行设计规则检查(Design Rule Check，DRC)、布局与原理图一致性检查(LayoutVersus Schematic，LVS)和电气规则检查(Electric Rule Check，ERC)。DRC是根据设计规则使用物理测量空间检查布局是否成功完成的过程，LVS是检查布局是否符合相应电路图的过程。另外，ERC是检查设备和线/网(wires/nets)之间是否很好地电连接的过程。此外，通过提取和仿真寄生分量(例如寄生电容)来执行后仿真(post-simulation)以检查布局的功能完整性。如果布局没有违规，则根据布局制造(或实施)IC(步骤S150)。如果布局存在违规，则必须修改IC的布局以解决违规，直到不存在违规为止。
图2是图示根据本发明的一些实施例的IC的第一单元10和第二单元20的简化图，该第一单元10和第二单元20具有不同的单元高度。第一单元10在Y方向上具有单元高度H1，第二单元20在Y方向具有单元高度H2，且单元高度H2大于单元高度H1，即H2>H1。此外，第一单元10和第二单元20中的每一个包括多个晶体管。在一些实施例中，晶体管选自由平面晶体管(planar transistor)、鳍式场效应晶体管(FinFET)、垂直闸级环绕(GateAllAround，GAA)、水平闸级环绕、纳米线、纳米片或其组合组成的组。
如图2所示，第一单元10中的晶体管由沿Y方向延伸的多个鳍片(fin)12形成，第二单元20中的晶体管由沿Y方向延伸的多个鳍片22形成。在该实施例中，第一单元10中的鳍片12的鳍片宽度FW1等于第二单元20中的鳍片22的鳍片宽度FW2，即FW1＝FW2。此外，鳍片12的鳍片间距FP1与鳍片22的鳍片间距FP2不同。例如，鳍片间距FP2大于鳍片间距FP1，即FP2>FP1。
在一些实施例中，第一单元10中的鳍片12的鳍片宽度FWl不同于第二单元20中的鳍片22的鳍片宽度FW2。例如，宽度FWl小于宽度FW2(即，FW1<FW2)。在一些实施例中，鳍片12的鳍片间距FP1等于鳍片22的鳍片间距FP2。此外，第一单元10中的鳍片12的数量可以等于或不等于第二单元20中的鳍片22的数量。
图3是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100A的简化图。单元阵列100A包括布置(arrange)在第一列COL1中的第一单元10_1至10_6和布置在与第一列COL1邻接的(abutting)第二列COL2中的第二单元20_1至20_6。如上所述，第一单元10_1至10_6的单元高度H1小于第二单元20_1至20_6的单元高度H2。此外，第一单元10_1至10_6的鳍片间距FP1不同于第二单元20_1至20_6的鳍片间距FP2。此外，第一单元10_1至10_6和第二单元20_1至20_6可以是数字单元或模拟单元。在一些实施例中，单元高度H1在约130nm至约410nm的范围内，单元高度H2在约280nm至约420nm的范围内。
在图3中，单元阵列100A具有阵列高度H_LCM1(例如，3.64μm)，并且阵列高度H_LCM1根据单元高度H1和单元高度H2确定。在一些实施例中，阵列高度H_LCM1是单元高度H1和单元高度H2的最小公倍数(Least Common Multiple，LCM)。例如，如果单元高度H1为260nm，单元高度H2为280nm，则阵列高度H_LCM1为260nm和280nm的LCM，即3.64μm。在一些实施例中，阵列高度H_LCM1是单元高度H1和单元高度H2的LCM的倍数。
在单元阵列100A中，第一单元10_1至10_6中的每一个是被配置为执行第一功能的核心设备。此外，第一单元10_1至10_6具有相同的电路配置。类似地，第二单元20_1至20_6中的每一个是被配置为执行第二功能的输入/输出(I/O)设备。此外，第二单元20_1至20_6具有相同的电路配置。
在单元阵列100A中，第一列COLl中的每一个第一单元10对应第二列COL2中的相应第二单元20，并且每一个第一单元10耦接至对应的第二单元20以对输入信号执行第一功能以及第二功能以提供输出信号。例如，第一单元10_1被配置为对输入信号IN1执行第一功能以产生至少一个中间信号到第二单元20_1。响应于中间信号，第二单元20_1被配置为对中间信号执行第二功能以提供输出信号OUT1。因此，输出信号OUT1是根据输入信号IN1并通过第一单元10_1与第二单元20_1之间的信号路径获得的。类似地，第一单元10_3被配置为对输入信号IN3执行第一功能以产生至少一个中间信号到第二单元20_3。响应于中间信号，第二单元20_3被配置为对中间信号执行第二功能以提供输出信号OUT3。因此，输出信号OUT3是根据输入信号IN3并通过第一单元10_3与第二单元20_3之间的信号路径获得的。具体而言，输出信号OUT1至OUT6是根据输入信号IN1至IN6并通过单元阵列100A中的不同信号路径获得的。
在单元阵列100A中，第二单元20_1至20_6中的每一个耦合到对应的第一单元10并与之接触。例如，第二单元20_1与第一单元10_1耦合并接触，第二单元20_2与第一单元10_2耦合并接触，第二单元20_3与第一单元10_3耦合并接触，以此类推。
在单元阵列100A中，阵列高度H_LCMl仅够容纳六个第二单元20，不足以容纳七个第二单元20，因此具有单元高度H4的第四单元(即，附加单元)40被插入至第二列COL2中。在这样的实施例中，第四单元40与第二单元20_1邻接。此外，单元高度H4是单元高度H2的一半。第四单元40被配置为执行不同于第一单元10的第一功能和第二单元20的第二功能的功能。在一些实施例中，第四单元40是虚拟单元(dummy cell)或保护环单元(guardringcell)。在一些实施例中，第四单元40被配置为执行特定电路的特定功能，该特定电路与包括第一单元10_1至10_6和第二单元20_1至20_6的电路不同。
为了满足第二列COL2中可以摆放的第二单元20的数量，在第一列COLl中仅布置了六个第一单元10。因此，具有单元高度H3的第三单元(即，附加单元)30_1和30_2被插入到第一列COL1中。此外，单元高度H3是单元高度H1的一半。在这样的实施例中，第三单元30_1与第一单元10_1(例如，列COL1的顶部)邻接，并且第三单元30_2与第一单元10_3和10_4(例如，列COL1的中间)邻接。第三单元30_1和30_2中的每一个被配置为执行与第一单元10的第一功能和第二单元20的第二功能不同的功能。在一些实施例中，每一个第三单元30是虚拟单元或保护环单元。在一些实施例中，第三单元30被配置为执行特定电路的特定功能，该特定电路与包括第一单元10_1至10_6和第二单元20_1至20_6的电路不同。
在单元阵列100A中，第三单元30_1和30_2用作第一列COLl中的填充单元(fillercells)，第四单元40用作第二列COL2中的填充单元。因此，第一列COL1和第二列COL2中不存在间隙(gap)(即，空白空间)，从而避免了由空白空间引起的DRC违规。
图4A是图示根据本发明的一些实施例的图3中的单元阵列100A的第一单元10_5和10_6以及第二单元20_5和20_6的简化图。第一单元10_5和10_6中的每一个包括多个器件单元(device unit)15和绕线单元(routing unit)17。在每一个第一单元10中，器件单元15和绕线单元17具有单元高度H1并且布置在相同的行(row)中。此外，多个器件单元15可以具有相同或不同的电路配置以执行各种操作，并且同一行中的器件单元15被配置为执行第一单元10的第一功能。类似地，每一个第二单元20_5和20_6包括多个器件单元25。对于每一个第二单元20，器件单元25具有单元高度H2并且布置在同一行中。此外，多个器件单元25可以具有相同或不同的电路配置以执行各种操作，并且同一行中的器件单元25被配置为执行第二单元20的第二功能。
在图4A中，在每一个第一单元10中，器件单元15设置在器件范围210中，并且绕线单元17设置在的绕线范围220中。此外，器件单元25设置在每一个第二单元20中的器件范围230中。器件范围210与器件范围230通过绕线范围220分开(separate)。换言之，器件单元15通过绕线单元17与器件单元25分开。在一些实施例中，在绕线单元中不布置晶体管。
绕线单元17在X方向上具有单元宽度W1。器件单元15在X方向上具有单元宽度W2，单元宽度W2大于单元宽度W1，即W2＞W1。器件单元25在X方向上具有单元宽度W3，单元宽度W3也大于单元宽度W1，即W3＞W1。在一些实施例中，在同一行中但对应不同操作的器件单元15可以具有不同的单元宽度，在同一行中但对应不同操作的器件单元25可以具有不同的单元宽度。在一些实施例中，在同一行中且对应相同操作的器件单元15可以具有相同的单元宽度，在同一行中且对应相同操作的器件单元25可以具有相同的单元宽度。
在图4A中，第一单元10_5被配置为对输入信号IN5执行第一功能以产生中间信号SA5和SB5给第二单元20_5。在接收到中间信号SA5和SB5之后，第二单元20_5被配置为对中间信号SA5和SB5执行第二功能以提供输出信号OUT5。因此，输出信号OUT5是根据输入信号IN5并通过第一单元10_5与第二单元20_5之间的信号路径获得的，该信号路径由器件范围210、绕线范围220和器件范围230的互连结构(interconnect structure)形成。例如，中间信号SA5通过绕线单元17的互连结构251提供给第二单元20_5，而中间信号SB5通过绕线单元17的互连结构252提供给第二单元20_5。
在第一单元10_5的器件单元15中，输入信号IN5通过金属线271被接收，中间信号SA5和SB5分别通过金属线272和273提供给互连结构251和252。此外，输出信号OUT5通过第二单元20_5的器件单元25中的金属线274提供。在这样的实施例中，金属线271至274在第一金属层中形成。在一些实施例中，金属线271至274在不同的金属层中形成。在一些实施例中，第一单元10_5和第二单元20_5中的金属线具有不同的金属宽度。例如，第一单元10_5中的金属线271的金属宽度MW1小于第二单元20_5中的金属线274的金属宽度MW2。此外，互连结构251和252由第一金属层中的金属线、第一金属层上方的第二金属层中的金属线(例如281)以及第一金属层和第二金属层之间的通孔层中的对应的通孔(例如291)形成。需要说明的是，本实施例中互连结构251和252的配置仅作为示例，并不用于限制本发明。
类似地，第一单元10_6被配置为对输入信号IN6执行第一功能以产生中间信号SA6和SB6给第二单元20_6。在接收到中间信号SA6和SB6之后，第二单元20_6被配置为对中间信号SA6和SB6执行第二功能以提供输出信号OUT6。因此，输出信号OUT6是根据输入信号IN6并通过第一单元10_6与第二单元20_6之间的信号路径获得的，该信号路径由器件范围210、绕线范围220和器件范围230的互连结构形成。例如，中间信号SA6通过绕线单元17的互连结构253提供给第二单元20_6，而中间信号SB6通过绕线单元17的互连结构254提供给第二单元20_6。
由于单元高度H1不同于单元高度H2，第一单元10_5将不与第二单元20_5对齐，并且第一单元10_6将不与第二单元20_6对齐。因此，列COL1中两个邻接的第一单元10的绕线单元17具有不同的互连结构。例如，如图4A所示，第一单元10_5中的绕线单元17的互连结构(例如，251和252)不同于第一单元10_6中的绕线单元17的互连结构(例如，253和254)。
图4B根据本发明的一些实施例示出图4A中第一单元10的器件单元15和第二单元20的器件单元25的简化图。
在第一单元10_5和10_6的器件范围210中，电源线310和320沿X方向延伸并且交替布置(arranged alternately)。电源线310和电源线320被配置为连接各种电源信号。例如，当电源电压(例如，VDD)被施加到电源线310上时，电源线320接地。相反，当电源电压(例如，VDD)被施加到电源线320上时，电源线310接地。
在第一单元10_6中，电源线310_1和310_2分别设置在第一单元10_6的下侧和上侧，并且电源线320_1设置在电源线310_1和310_2之间。此外，在第一单元10_5中，电源线310_2和310_3分别设置在第一单元10_5的下侧和上侧，并且电源线320_2设置在电源线310_2和310_3之间。在此实施例中，电源线310的间距等于电源线320的间距。例如，电源线310_1和310_2之间的距离等于单元高度H1，以及电源线320_1和320_2之间的距离也等于单元高度H1。此外，在第一单元10_6中，电源线310_1和电源线320_1之间的距离以及电源线320_1和电源线310_2之间的距离等于单元高度H1的一半，即单元高度H3。类似地，在第一单元10_5中，电源线310_2与电源线320_2之间的距离以及电源线320_2与电源线310_3之间的距离等于单元高度H1的一半。
在第二单元20_5和20_6的器件范围230中，电源线315和325沿X方向延伸并且交替布置。电源线315和电源线325用于连接各种电源信号。例如，当电源电压(例如，VDD)被施加到电源线315上时，电源线325接地。相反，当电源电压(例如，VDD)被施加到电源线325上时，电源线315接地。
在第二单元20_6中，电源线315_1和315_2分别设置在第二单元20_6的下侧和上侧，并且电源线325_1设置在电源线315_1和315_2之间。此外，在第二单元20_5中，电源线315_2和315_3分别设置在第二单元20_6的下侧和上侧，并且电源线325_2设置在电源线315_2和315_3之间。在此实施例中，电源线315的间距等于电源线325的间距。例如，电源线315_1和315_2之间的距离等于单元高度H2，以及电源线325_1和325_2之间的距离也等于单元高度H2。此外，在第二单元20_6中，电源线315_1和电源线325_1之间的距离以及电源线325_1和电源线315_2之间的距离等于单元高度H2的一半，即单元高度H4。类似地，在第二单元20_5中，电源线315_2和电源线325_2之间的距离以及电源线325_2和电源线315_3之间的距离等于单元高度H2的一半。
在图4B中，电源线310和320以及电源线315和325在相同的金属层中形成。此外，电源线310和320以及电源线315和325在Y方向上具有相同的宽度。在一些实施例中，电源线310和320的宽度不同于电源线315和325的宽度。
需要说明的是，电源线310和320以及电源线315和325的配置和布置仅作为示例，并不用于限制本发明。以第一单元10_5和10_6为例，在一些实施例中，多条电源线320设置在两条相邻的(adjacent)电源线310之间，或者多条电源线310设置在两条相邻的电源线320之间。在一些实施例中，电源线310与两条相邻的电源线320的距离不等。在一些实施例中，电源线310和320在不同的层中形成。例如，电源线310在第一金属层中形成，并且电源线320在第一金属层之上或之下的第二金属层中形成。此外，第一金属层的电源线310可以覆盖或不覆盖第二金属层的电源线320。
在每个器件单元15中，在底部电源线(例如，310_1)和中间电源线(例如，320_1)之间的有源区域(active region)350中形成多个晶体管，并且在中间电源线(例如，320_1)和顶部电源线(例如，310_2)之间的有源区域355中形成多个晶体管。在每个器件单元25中，在底部电源线(例如，315_1)和中间电源线(例如，325_1)之间的有源区域360中形成多个晶体管，并且在中间电源线(例如，325_1)和顶部电源线(例如，315_2)之间的有源区域365中形成多个晶体管。在一些实施例中，晶体管是FinFET，并且器件范围230中的晶体管的鳍片宽度大于器件范围210中的晶体管的鳍片宽度。
在第一单元10_5和10_6中的每一个中，沿X方向上延伸的多条金属线330形成在器件单元15的晶体管上方。此外，在第二单元20_5和20_6的每一个中，沿X方向延伸的多条金属线340形成在器件单元25的晶体管上方。在图4B中，金属线330和340在同一金属层中形成。此外，器件范围210中的金属线330与器件范围230中的金属线340具有不同的金属宽度。例如，第一单元10_5中的金属线330的金属宽度MW3小于第二单元20_5中的金属线340的金属宽度MW4。此外，金属线330的线距(line pitch)MP1与金属线340的线距MP2不同。例如，线距MP1小于线距MP2，即MP1＜MP2。
图5是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100B的简化图。单元阵列100B包括布置在第一列COL1中的第一单元10_1至10_6和布置在与第一列COL1邻接的第二列COL2中的第二单元20_1至20_6。如上所述，第一单元10_1至10_6的单元高度H1小于第二单元20_1至20_6的单元高度H2。
单元阵列100B的阵列高度H_LCM1等于图3中的单元阵列100A的阵列高度H_LCM1。与图3中的单元阵列100A比较，在图5的单元阵列100B中，具有单元高度H3的第三单元30_1和30_2布置在第一列COL1的中间位置，并且具有单元高度H4的第四单元40布置在第二列COL2的中间位置。因此，单元阵列100B的布局沿线A-AA具有对称配置。换言之，第一单元10_1和10_6的绕线单元17和器件单元15沿线A-AA镜像，第一单元10_2和10_5的绕线单元17和器件单元15沿线A-AA镜像，以及第一单元10_3和10_4的绕线单元17和器件单元15沿线A-AA镜像。类似地，第二单元20_1和20_6的器件单元25沿线A-AA镜像，第二单元20_2和20_5的器件单元25沿线A-AA镜像，第二单元20_3和20_4的器件单元25沿线A-AA镜像。
在一些实施例中，单根电源线310和单根电源线320分别设置在第三单元30_1和30_2中的每一个的下侧和上侧。此外，电源线310和320之间的距离等于单元高度H3，即单元高度H1的一半。类似地，单根电源线330和单根电源线340分别设置在第四单元40的下侧和上侧。此外，电源线330和340之间的距离等于单元高度H4，即单元高度H2的一半。
在图3的单元阵列100A中，由于第一单元10和第二单元20的非对称布置，第一单元10_1至10_6中的每一个中的绕线单元17具有各自的布局配置。与图3中的单元阵列100A相比，图5中的单元阵列100B具有沿线A-AA对称布置的第一单元10和第二单元20，因此降低了布局成本和工艺复杂度。
图6是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100C的简化图。单元阵列100C包括布置在第一列COL1中的第一单元10_1至10_6和布置在与第一列COL1邻接的第二列COL2中的第二单元20_1至20_6。如上所述，第一单元10_1至10_6的单元高度H1小于第二单元20_1至20_6的单元高度H2。
在图6中，单元阵列100C的配置类似于图5中的单元阵列100B的配置。图6中的单元阵列100C和图5中的单元阵列100B之间的差异是图5中具有单元高度H3的第三单元30_1和30_2被图6中具有单元高度H1的第五单元50替代。此外，单元阵列100C的布局沿线B-BB的具有对称配置。换言之，第一单元10_1和10_6沿线B-BB镜像，第一单元10_2和10_5沿线B-BB镜像，第一单元10_3和10_4沿线B-BB镜像。类似地，第二单元20_1和20_6沿线B-BB镜像，第二单元20_2和20_5沿线B-BB镜像，第二单元20_3和20_4沿线B-BB镜像。
第五单元50被配置为执行不同于第一单元10的第一功能和第二单元20的第二功能的功能。在一些实施例中，第五单元50是虚拟单元或保护环单元。在一些实施例中，第五单元50被配置为执行特定电路的特定功能，该特定电路与包括第一单元10_1至10_6和第二单元20_1至20_6的电路不同。
在一些实施例中，双电源线310设置在第五单元50的下侧和上侧，并且一条电源线320设置在双电源线310之间。此外，从每条电源线310到电源线320的距离等于单元高度H1的一半。
图7是图示根据本发明的一些实施例的具有混合单元高度的单元阵列100D的简化图。单元阵列100D包括布置在第一列COL1中的第一单元10_1至10_6和布置在与第一列COL1邻接的第二列COL2中的第二单元20_1至20_6。如上所述，第一单元10_1至10_6的单元高度H1小于第二单元20_1至20_6的单元高度H2。
在图7中，单元阵列100D的配置类似于图5中的单元阵列100B的配置。图7中的单元阵列100D与图5中的单元阵列100B之间的差异是在图7中具有单元高度H3的第三单元30_1和30_2没有布置在第一列COL1的中间位置。在第一列COL1中，第三单元30_1被插入在第一单元10_2和10_3之间，并且第三单元30_2被插入在第一单元10_4和10_5之间。类似地，单元阵列100D的布局沿着线C-CC具有对称配置。换言之，第一单元10_1和10_6沿线C-CC镜像，第一单元10_2和10_5沿线C-CC镜像，并且第一单元10_3和10_4沿线C-CC镜像。类似地，第二单元20_1和20_6沿线C-CC镜像，第二单元20_2和20_5沿线C-CC镜像，并且第二单元20_3和20_4沿线C-CC镜像。
在一些实施例中，第三单元30_1被插入在第一列COLl的第一单元10_1和10_2之间，并且第三单元30_2被插入在第一列COLl的第一单元10_5和10_6之间。
图8是图示根据本发明的一些实施例的具有混合单元高度的单元阵列400A的简化图。单元阵列400A包括布置在第一列COL1中的第六单元60和布置在与第一列COL1邻接的第二列COL2中的第七单元70。在这样的实施例中，第六单元60的单元高度H5小于第七单元70的单元高度H6。此外，第六单元60中的鳍片的鳍片间距不同于第七单元70中的鳍片的鳍片间距。例如，第六单元60的鳍片间距小于第七单元70的鳍片间距。在一些实施例中，单元高度H5在约130nm至约410nm的范围内，并且单元高度H6在约280nm至约420nm的范围内。
在图8中，单元阵列400A具有阵列高度H_LCM2，并且阵列高度H_LCM2根据单元高度H5和单元高度H6确定。在一些实施例中，阵列高度H_LCM2是单元高度H5和单元高度H6的最小公倍数(LCM)。在一些实施例中，阵列高度H_LCM2是单元高度H5和单元高度H6的LCM的倍数。
在单元阵列400A中，第六单元60是被配置为执行第三功能的核心器件。此外，多个第六单元60具有相同的电路配置。类似地，第七单元70是被配置为执行第四功能的输入/输出(I/O)设备。此外，多个第七单元70具有相同的电路配置。
第一列COLl中的每一个第六单元60对应于第二列COL2中的相应第七单元70，并且每一个第六单元60耦合到并接触相应的第七单元70，以对输入信号执行第三功能和第四功能来提供输出信号。因此，根据输入信号IN1至IN13并通过单元阵列400A中的不同信号路径获得输出信号OUT1至OUT13。
在单元阵列400A中，阵列高度H_LCM2可以容纳13个第七单元70，因此不需要额外的单元被插入到第二列COL2中。为了满足第二列COL2中可摆放的第七单元70的数量，在第一列COL1中仅布置了13个第六单元60。因此，具有单元高度H5的第八单元80被插入到第一列COL1中。
在单元阵列400A中，第八单元80用作第一列COLl中的填充单元。因此，第一列COL1中不存在间隙(即，空白空间)，从而避免由空白空间引起的DRC违规。
图9是根据本发明实施例的提供具有混合单元高度的单元阵列的方法的流程图。图9由能够操作电子设计自动化(Electronic Design Automation，EDA)工具的计算器执行。
首先，在步骤S510中，获得待布置在单元阵列中的单元的不同单元高度，例如第一单元10的单元高度H1、第二单元20的单元高度H2、第六单元60的单元高度H5和第七单元70的单元高度H6。
在步骤S520中，根据在步骤S510中获得的单元高度，获得单元阵列的阵列高度。在一些实施例中，阵列高度是不同单元高度的最小公倍数(LCM)。在一些实施例中，阵列高度H_LCM1是不同单元高度的LCM的倍数。在一些实施例中，阵列高度H_LCM1是不同单元高度的LCM的整数倍。
在步骤S530中，将具有最大单元高度的单元布置在单元阵列的第一列中。布置在第一列中的单元具有相同的电路配置，并且这些单元是被配置为执行相同功能的相同器件。因此，确定了要布置在第一列中的具有最大单元高度的单元的数量。如果阵列高度不是最大的单元高度的整数倍，则在第一列中插入一个或多个附加单元以避免由空白空间引起的DRC违规。如上所述，附加单元可以是虚拟单元、保护环单元或其他电路的单元。
在步骤S540中，将具有其他单元高度的单元布置在单元阵列的其他列中。例如，具有第一单元高度的单元被布置在单元阵列的第二列中，并且第一单元高度不同于最大单元高度。需要说明的是，第二列中具有第一单元高度的单元的数量等于第一列中具有最大单元高度的单元的数量。在一些实施例中，具有第二单元高度的单元被布置在单元阵列的第三列中，并且第二单元高度不同于最大单元高度和第一单元高度。此外，第二列中具有第二单元高度的单元的数量等于第一列中具有最大单元高度的单元的数量。如上所述，如果单元阵列的阵列高度不是第一单元高度或第二单元高度的整数倍，则在相应的列中插入一个或多个附加单元以避免由空白空间引起的DRC违规。
在步骤S550中，提供不同列中的单元之间的互连结构。在一些实施例中，互连结构被布置在单元高度小于最大单元高度的特定单元中并且被布置在同一列中。如上所述，互连结构布置在特定单元的绕线单元17中。
在互连结构和具有不同单元高度的单元被摆放在单元阵列中之后，单元阵列的布局可以具有非对称配置(例如，图3的单元阵列100A和图8的单元阵列400A)或对称配置(例如，图5的单元阵列100B、图6的单元阵列100C和图7的单元阵列100D)。
图10示出了根据本发明实施例的计算器系统600。计算器系统600包括计算器610、显示设备620和用户输入接口630，其中计算器610包括处理器640、内存(memory)650和存储设备(storage)660。计算器610耦合到显示设备620和用户输入接口630，其中计算器610能够操作电子设计自动化(EDA)工具。此外，计算器610能够从用户输入接口630接收输入指令或信息(例如时序约束、RTL代码或存储器设备的接口信息)并显示仿真结果、IC和区块或电路在显示设备620上的布局。在一些实施例中，显示设备620是计算器610的GUI。此外，显示设备620和用户输入接口630可以在计算器610中实现。用户输入接口630可能是键盘、鼠标等。在计算器610中，存储设备660可以存储操作系统(Operating System，OS)、应用程序、信息(例如电路功能信息和电源相关信息)和包括应用程序所需的输入数据和/或应用程序生成的输出数据。计算器610的处理器640可以执行本公开中隐含或明确描述的任何方法的一个或多个操作(自动地执行或使用用户输入执行)。例如，在一操作过程中，处理器640可以将存储设备660的应用程序加载到内存650中，然后用户可以使用这些应用程序来创建、查看和/或编辑电路设计(例如，具有混合单元高度的单元阵列)的摆放、平面图和物理布局。
本公开中描述的数据结构和代码可以部分或全部存储在计算器可读存储介质和/或硬件模块和/或硬件装置上。计算器可读存储介质可以是但不限于易失性存储器、非易失性存储器、磁和光存储设备，例如磁盘驱动器、磁带、CD(光盘)、DVD(数字通用盘或数字视频盘)或其他现在已知或以后开发的能够存储代码和/或数据的介质。本公开中描述的硬件模块或设备的示例包括但不限于专用集成电路(ASIC)、现场可编程闸级阵列(FPGA)、专用或共享处理器和/或其他已知或后来发展的硬件模块或设备。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
单元阵列，该单元阵列包括：
布置在第一列中的多个第一单元，每一个该第一单元沿第一方向具有第一单元高度并且被配置为执行第一功能；
布置在与该第一列邻接的第二列中的多个第二单元，每一个该第二单元沿该第一方向具有第二单元高度并且被配置为执行第二功能；和
布置在该第一列中的至少一个第三单元，该第三单元沿该第一方向具有第三单元高度并且被配置为执行不同于该第一功能和该第二功能的第三功能；
其中每一个该第二单元耦合到相应的该第一单元并与相应的该第一单元接触，并且被配置为从相应的该第一单元接收至少一个信号并根据接收到的该信号提供输出信号，
其中该第二单元高度大于该第一单元高度，并且该第一单元的数量等于该第二单元的数量，
其中该第三单元高度与该第一单元高度成比例。
2.如权利要求1所述的半导体结构，其特征在于，该第一单元和该第二单元中的每一个包括：
沿第二方向延伸的电源线，其中该第二方向垂直于该第一方向；
沿该第二方向延伸的地线；
设置在该电源线和该地线之间的多个晶体管，其中该多个晶体管被配置为执行该第一功能或该第二功能；和
沿该第二方向延伸并位于该多个晶体管之上的多条金属线。
3.如权利要求2所述的半导体结构，其特征在于，该第一单元和该第二单元中的电源线和地线具有相同的宽度。
4.如权利要求2所述的半导体结构，其特征在于，该第一单元中的金属线比该第二单元中的金属线窄。
5.如权利要求1所述的半导体结构，其特征在于，该第三单元为虚拟单元或保护环单元。
6.如权利要求1所述的半导体结构，其特征在于，每一个该第一单元包括布置在同一行中的多个器件单元和一个绕线单元，其中该些器件单元被配置为执行该第一功能以产生该信号，并且该绕线单元包括至少一个互连结构，该互连结构被配置为将该信号传输到该第二单元。
7.如权利要求6所述的半导体结构，其特征在于，在该第一列中，两个相邻的第一单元的绕线单元的互连结构不同。
8.如权利要求6所述的半导体结构，其特征在于，该器件单元的单元宽度大于该绕线单元的单元宽度。
9.一种半导体结构，其特征在于，包括：
单元阵列，该单元阵列包括：
布置在第一列中的多个第一单元，每一个该第一单元具有沿第一方向的第一单元高度并且被配置为执行第一功能；
布置在与该第一列邻接的第二列中的多个第二单元，每一个该第二单元沿该第一方向具有第二单元高度并且被配置为执行第二功能；
布置在该第一列中的至少一个第三单元，该第三单元沿第一方向具有第三单元高度并且被配置为执行不同于该第一功能的第三功能；和
布置在该第二列中的至少一个第四单元，且该第四单元沿第一方向具有为该第二单元高度的一半的高度，并且被配置为执行不同于该第二功能的第四功能，
其中每一个该第一单元耦合并接触相应的该第二单元，并且该第一单元被配置为根据输入信号向相应的第二单元提供至少一个信号，
其中该第二单元高度大于该第一单元高度，并且该第一单元的数量等于该第二单元的数量，
其中该第三单元高度与第一单元高度成比例。
10.如权利要求9所述的半导体结构，其特征在于，该第一单元和该第二单元中的每一个包括：
沿第二方向延伸的第一电源线，其中该第二方向垂直于该第一方向；
沿该第二方向延伸的第二电源线；
第三电源线，沿该第二方向延伸并设置在该第一电源线与该第二电源线之间；
多个晶体管，设置在该第一电源线和该第三电源线之间以及该第二电源线和该第三电源线之间，并被配置为执行该第一功能或该第二功能；和
多条金属线，沿该第二方向延伸并位于该多个晶体管之上，
其中当该第一电源线和该第二电源线被施加电源电压时，该第三电源线接地，当该第三电源线被施加电源电压时，该第一电源线和该第二电源线接地。
11.如权利要求10所述的半导体结构，其特征在于，该第一单元和该第二单元中的该第一电源线、该第二电源线和该第三电源线具有相同的宽度。
12.如权利要求10所述的半导体结构，其特征在于，该第一单元中的金属线比该第二单元中的金属线窄。
13.如权利要求9所述的半导体结构，其特征在于，该第三单元和该第四单元中的每一个为虚拟单元或保护环单元。
14.如权利要求9所述的半导体结构，其特征在于，每一个该第一单元包括布置在同一行中的多个器件单元和一个绕线单元，其中该些器件单元被配置为执行该第一功能以产生该信号，并且该绕线单元包括至少一个互连结构，该互连结构被配置为将该信号传输到该第二单元。
15.如权利要求9所述的半导体结构，其特征在于，该第三单元设置在该第一列的中间位置，该第四单元设置在该第二列的中间位置，其中该第一列中的该第三单元与该第二列中的该第四单元邻接。
16.一种提供单元阵列的方法，其特征在于，包括：
获得多个第一单元的第一单元高度及多个第二单元的第二单元高度，其中该第二单元高度大于该第一单元高度；
根据该第一单元高度与该第二单元高度的最小公倍数获得该单元阵列的阵列高度；
将该多个第二单元布置在该单元阵列的第一列中；
将该多个第一单元布置在该单元阵列的第二列中，其中布置在该第二列中的该第一单元的数量等于布置在该第一列中的该第二单元的数量，并且每一个该第二单元耦接并接触相应的该第一单元；和
在该单元阵列的该第二列中布置至少一个具有第三单元高度的第一附加单元，
其中每一个该第一单元被配置为执行第一功能并且每一个该第二单元被配置为执行不同于该第一功能的第二功能，
其中该第三单元高度与该第一单元高度成比例，
其中每一个该第一单元包括互连结构，该互连结构被配置为耦接并接触相应的该第二单元。
17.如权利要求16所述的提供单元阵列的方法，其特征在于，该第一附加单元是虚拟单元或保护环单元。
18.如权利要求16所述的提供单元阵列的方法，其特征在于，在该第二列中，两个相邻的第一单元的互连结构不同。
19.如权利要求16所述的提供单元阵列的方法，其特征在于，该第一单元和该第二单元中的每一个包括：
电源线；
与该电源线平行的地线；
多个晶体管，设置在该电源线和该地线之间并被配置为执行该第一功能或该第二功能；和
多条金属线，平行于该电源线并位于该多个晶体管上方。
20.如权利要求19所述的提供单元阵列的方法，其特征在于，该第一单元和该第二单元中的该电源线和该地线具有相同的宽度，并且该第一单元中的金属线比该第二单元中的金属线窄。
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