JP2006173262A - 半導体集積回路のレイアウト設計方法及びシステム - Google Patents

Abstract

【課題】 半導体集積回路の回路図作成やレイアウト設計における労力を増加させることなくＥＭＩ等のノイズを低減することができるレイアウト設計方法及びレイアウト設計システムを提供する。
【解決手段】 このレイアウト設計方法は、論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって第３のセルを作成して、第３のセルをライブラリに登録して格納するステップＳ２と、ライブラリに登録されている複数種類のセルの内から第３のセルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路のレイアウト設計を行うステップＳ６とを具備する。
【選択図】 図７

Description

本発明は、一般に、半導体集積回路のレイアウト設計方法に関し、特に、複数種類の論理回路ブロックのレイアウト情報をそれぞれ表す複数種類のセルを用いて半導体集積回路のレイアウト設計を行う方法に関する。さらに、本発明は、そのようなレイアウト設計方法を実施するために用いられるレイアウト設計システムに関する。

近年においては、マイクロプロセッサ等の回路における動作速度が高速化されており、回路から発生される電磁波に起因する電磁波障害（ＥＭＩ：electromagnetic interference）が問題となっている。ＥＭＩを低減させるために、複数のセルを配置・配線することにより設計されるゲートアレイやスタンダードセル等のセミカスタム半導体集積回路のレイアウト設計においては、レイアウト決定後に、空いているセル領域や電源ラインを利用して電源間容量を付加することにより、回路に流れる電流のピークを緩和させることが行われている。

しかしながら、レイアウト決定後に電源間容量を増大させる手法によれば、空いているセル領域が限られているので、付加される電源間容量が一定でなく、また、容量値自体が小さいこともあり、特に回路規模の大きい半導体集積回路においてＥＭＩを低減させるには不十分であった。

関連する技術として、下記の特許文献１には、クロック信号等に同期して規則的に回路に流れるピーク電流を抑えて輻射ノイズを緩和させることができる半導体集積回路が開示されている。この半導体集積回路においては、クロックドライバ等の出力段回路のように駆動負荷の比較的大きな回路に対し、その電源供給源に抵抗手段を介して容量素子が挿入される。出力段回路の反転動作の過渡応答段階では、相対的に低インピーダンス側である容量素子から電流が供給され、或いは、容量素子に向けて電流が引き抜かれ、過渡応答動作後の定常状態では、容量素子が抵抗手段を介して充電され、次の過渡応答動作に備える。これにより、クロック信号の立上がりエッジ等に同期する反転動作時に電源端子に大きな電流が流れず、電流ピークを緩和することができ、電磁輻射ノイズが低減される。

しかしながら、電源供給源に抵抗手段を介して容量素子を挿入するためには、各々の回路にそれらの素子を挿入しなければならず、回路図作成やレイアウト設計における労力が増加してしまう。また、クロックスキューを低減させるために、回路図に記載されていない遅延素子（主にバッファ回路）がレイアウト設計において挿入されることがあるが、このようなバッファ回路に対しては、容量素子を挿入することができない。
特開２０００−３２３９号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、半導体集積回路の回路図作成やレイアウト設計における労力を増加させることなくＥＭＩ等のノイズを低減することができるレイアウト設計方法及びレイアウト設計システムを提供することを目的とする。

上記課題を解決するため、本発明に係るレイアウト設計方法は、セルを用いて半導体集積回路のレイアウト設計を行う方法であって、論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって第３のセルを作成し、第３のセルをライブラリに登録して格納するステップ（ａ）と、ライブラリに登録されている複数種類のセルの内から第３のセルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路のレイアウト設計を行うステップ（ｂ）とを具備する。

ここで、ステップ（ａ）において、論理回路ブロックの機能を実現するための第１のセルに対して異なる数の第２のセルを付加することによって複数種類の第３のセルを作成し、複数種類の第３のセルをライブラリに登録して格納すると共に、ステップ（ｂ）において、ライブラリに登録されている第１のセル及び複数種類の第３のセルの内から、対象となる論理回路ブロックのファンアウト数に応じてセルを選択して配置・配線を行うようにしても良い。

また、本発明に係るレイアウト設計システムは、セルを用いて半導体集積回路のレイアウト設計を行うシステムであって、論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって作成された第３のセルをライブラリに登録して格納する格納手段と、ライブラリに登録されている複数種類のセルの内から第３のセルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路のレイアウト設計を行う演算手段とを具備する。

ここで、半導体集積回路がゲートアレイ又はエンベデッドアレイであり、ゲートアレイ又はエンベデッドアレイの１つ又は複数の基本セルによって構成される機能セルが、第１のセルとして用いられても良いし、あるいは、半導体集積回路がスタンダードセルであり、スタンダードセルの機能セルが、第１のセルとして用いられても良い。

また、半導体集積回路が、第１の電源電位及び第２の電源電位が供給されて動作するものであり、第１の電源電位が第２の電源電位よりも高電位であって、容量セルが、第１の電源電位に接続されたゲートと、第２の電源電位に接続されたソース・ドレインとを有するＮチャネルＭＯＳトランジスタと、第２の電源電位に接続されたゲートと、第１の電源電位に接続されたソース・ドレインとを有するＰチャネルＭＯＳトランジスタとを含むようにしても良いし、あるいは、容量セルが、第１の電源電位に接続されたゲート及びソース・ドレインを有するＮチャネルＭＯＳトランジスタと、第２の電源電位に接続されたゲート及びソース・ドレインを有するＰチャネルＭＯＳトランジスタとを含むようにしても良い。

さらに、格納手段が、論理回路ブロックの機能を実現するための第１のセルに対して異なる数の第２のセルを付加することによって複数種類の第３のセルを作成し、複数種類の第３のセルをライブラリに登録して格納しており、演算手段が、ライブラリに登録されている第１のセル及び複数種類の第３のセルの内から、対象となる論理回路ブロックのファンアウト数に応じてセルを選択して配置・配線を行うようにしても良い。

本発明によれば、論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって作成された第３のセルをライブラリに登録しておくことにより、回路の規模又は機能に応じて自動的に電源容量を付加することができるので、半導体集積回路のレイアウト設計における労力を増加させることなくＥＭＩ等のノイズを低減することが可能である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係るレイアウト設計システムの構成を示すブロック図である。図１に示すように、このレイアウト設計システムは、入力部１０と、表示部２０と、プリンタ３０と、インタフェース４０と、メモリ５０と、中央演算装置（ＣＰＵ）６０と、ハードディスク等の記録媒体を制御する格納部７０とによって構成され、複数種類の論理回路ブロックのレイアウト情報をそれぞれ表す複数種類のセルを用いて半導体集積回路のレイアウト設計を行う。

入力部１０は、各種のデータや命令を入力するために用いられるキーボードやマウス等を含んでいる。表示部２０は、レイアウト結果等を表示するＣＲＴ又はＬＣＤディスプレイ等を含んでいる。プリンタ３０は、レイアウト結果等をプリントアウトするために用いられる。インタフェース４０は、入力部１０、表示部２０、プリンタ３０と、本体装置との間の接続を行う。メモリ５０は、入力部１０からインタフェース４０を介して供給されるデータや命令を一時的に記憶する。ＣＰＵ６０は、半導体集積回路のレイアウト設計のための演算を行う。記録媒体には、ＣＰＵ６０に動作を行わせるためのソフトウェア（レイアウト設計プログラム）やライブラリが記録されている。

これらの部分は、１つのコンピュータ内に収められていても良いし、別の場所に設置されてネットワークを介して接続されていても良い。また、記録媒体としては、内蔵のハードディスクの他に、外付けハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等を用いることもできる。記録媒体に記録されているライブラリには、半導体集積回路のレイアウト設計において論理回路ブロックの機能を実現するために用いられる複数種類の機能セルが、予め登録されている。

ここで、ＣＰＵ６０とソフトウェア（レイアウト設計プログラム）とによって構成される機能ブロック６１〜６６について説明する。
セル登録部６１は、オペレータの操作に従って、ライブラリから読み出された機能セルに、電源容量を実現するための少なくとも１つの容量セルを付加することによって、容量付き機能セルを作成する。ここで、全ての機能セルに容量セルを付加しても良いし、Ｉ／Ｏ回路等の特定の機能セルに限って容量セルを付加しても良い。格納部７０は、作成された容量付き機能セルをライブラリに登録して格納する。

回路解析部６２は、オペレータによって作成された論理回路図に基づいて、複数の論理回路ブロック間の接続データを含むネットリストを作成すると共に、ネットリスト及びライブラリに登録されている論理回路ブロックの情報に基づいて、半導体集積回路の論理シミュレーションを行う。

自動レイアウト部６３は、ネットリストに基づいて、ライブラリに登録されている複数種類のセルの内から容量付き機能セルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路の自動レイアウト設計を行う。ここで、全ての論理回路ブロックについて容量付き機能セルが登録されている場合には、全ての論理回路ブロックについて容量付き機能セルを選択しても良いし、あるいは、Ｉ／Ｏ回路等の特定の論理回路ブロックに限って容量付き機能セルを選択しても良い。

デザインルールチェック部６４は、自動レイアウト部６３によって設計された半導体集積回路のレイアウトが所定のデザインルールに適合しているか否かをチェックし、レイアウトがデザインルールに違反している場合には、自動レイアウト部６３に対してレイアウトの変更を要求する。デザインルールチェック部６４において用いられるデザインルールは、格納部７０の制御の下で記録媒体に格納されている。

タイミング解析部６５は、配線遅延を考慮した半導体集積回路のタイミング解析を行う。また、表示処理部６６は、自動レイアウト部６３によって設計された半導体集積回路のレイアウトを、表示部２０に表示したりプリンタ３０からプリントアウトするための信号を生成する。

ここで、半導体集積回路のレイアウト設計において用いられる機能セル及び容量セルの構成について説明する。
半導体集積回路がゲートアレイ又はエンベデッドアレイである場合には、ゲートアレイ又はエンベデッドアレイの１つ又は複数の基本セル（ベーシックセル）によって構成される機能セルが、本実施形態における機能セルとして用いられる。例えば、基本セルが１つのＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタを含む場合には、１つの基本セルによってインバータセルが構成され、２つの基本セルによってバッファセルが構成される。同様に、容量セルも、ゲートアレイ又はエンベデッドアレイの１つ又は複数の基本セルによって構成される。一方、半導体集積回路がスタンダードセルである場合には、スタンダードセルに含まれている機能セルが、本実施形態における機能セルとして用いられる。

１つの機能セルによって、バッファ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、フリップフロップ、及び、これらを組み合わせた回路等の論理回路ブロックが実現される。また、ＳＳＩ（small scale integration：小規模集積）やＭＳＩ（medium scale integration：中規模集積）レベルの論理回路ブロックも実現される。

以下においては、ゲートアレイのレイアウト設計を行う場合を例にとり、機能セル及び容量セルの構成について説明する。ゲートアレイにおいては、不純物拡散層及びポリシリコン層における基本セルのパターンは全て同一であり、層間絶縁膜に形成するスルーホールの位置及び配線層における配線パターンを変更することによって、１つ又は複数の基本セルによって様々な種類の機能セルや容量セルを構成することができる。

図２は、ゲートアレイの２つの基本セルによって構成される機能セルの例を示す回路図である。図２に示す機能セルにおいては、バッファ回路が構成されている。このバッファ回路は、ＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のインバータと、ＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２によって構成される第２のインバータとを含んでいる。

トランジスタＱＰ１１及びＱＰ１２のソース及びバックゲートは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＮ１１及びＱＮ１２のソース及びバックゲートは、電源電位Ｖ_ＳＳに接続されている。また、トランジスタＱＰ１１及びＱＮ１１のゲートは、バッファ回路の入力端子に接続され、トランジスタＱＰ１１及びＱＮ１１のドレインは、トランジスタＱＰ１２及びＱＮ１２のゲートに接続され、トランジスタＱＰ１２及びＱＮ１２のドレインは、バッファ回路の出力端子に接続されている。

図３及び図４は、ゲートアレイの２つの基本セルによって構成される容量セルの例を示す回路図である。図３に示す容量セルは、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、ＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とを含んでいる。トランジスタＱＰ２１及びＱＰ２２のソース・ドレイン及びバックゲートは、電源電位Ｖ_ＤＤに接続され、ゲートは、電源電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ２１及びＱＮ２２のソース・ドレイン及びバックゲートは、電源電位Ｖ_ＳＳに接続され、ゲートは、電源電位Ｖ_ＤＤに接続されている。

図４に示す容量セルは、ＰチャネルＭＯＳトランジスタＱＰ３１及びＱＰ３２と、ＮチャネルＭＯＳトランジスタＱＮ３１及びＱＮ３２とを含んでいる。トランジスタＱＰ３１及びＱＰ３２のバックゲートは、電源電位Ｖ_ＤＤに接続され、ソース・ドレイン及びゲートは、電源電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ３１及びＱＮ３２のバックゲートは、電源電位Ｖ_ＳＳに接続され、ソース・ドレイン及びゲートは、電源電位Ｖ_ＤＤに接続されている。図２に示すような機能セルに、図３又は図４に示すような容量セルを所望の数だけ付加することにより、本実施形態の特徴である容量付き機能セルが作成される。

図５は、図２に示す機能セルに図３に示す容量セルを付加することにより作成された容量付き機能セルの例を示すレイアウト図である。図５に示すように、半導体基板内には、Ｎウエル１とＰウエル４とが形成されている。Ｎウエル１を含む半導体基板上には、ＰチャネルＭＯＳトランジスタＱＰ１１、ＱＰ１２、ＱＰ２１、ＱＰ２２のゲート電極２となるポリシリコン膜が、ゲート絶縁膜を介して形成されている。また、Ｎウエル１内において、ゲート電極２の両側には、Ｐ型の不純物拡散領域３が形成されている。

一方、Ｐウエル４を含む半導体基板上には、ＮチャネルＭＯＳトランジスタＱＮ１１、ＱＮ１２、ＱＮ２１、ＱＮ２２のゲート電極５となるポリシリコン膜が、ゲート絶縁膜を介して形成されている。また、Ｐウエル４内において、ゲート電極５の両側には、Ｎ型の不純物拡散領域６が形成されている。

ゲート電極２及び５と不純物拡散領域３及び６とが形成された半導体基板上には、層間絶縁膜が形成され、層間絶縁膜の所定の位置にスルーホールが形成される。さらに、層間絶縁膜上に、１層又は多層の配線層が形成される。図５においては、配線層に形成される配線を実線で示し、スルーホール内に形成されるコンタクトを黒丸で示している。

トランジスタＱＰ２１及びＱＰ２２において、電源電位Ｖ_ＤＤが印加されるＮウエル（バックゲート）１及び不純物拡散領域（ソース・ドレイン）３と、電源電位Ｖ_ＳＳが印加されるゲート電極２との間に、静電容量が形成される。また、トランジスタＱＮ２１及びＱＮ２２において、電源電位Ｖ_ＳＳが印加されるＰウエル（バックゲート）４及び不純物拡散領域（ソース・ドレイン）６と、電源電位Ｖ_ＤＤが印加されるゲート電極５との間に、静電容量が形成される。

このようにして、トランジスタＱＰ２１、ＱＰ２２、ＱＮ２１、ＱＮ２２によって、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に接続される容量セルが実現される。この容量セルと、トランジスタＱＰ１１、ＱＰ１２、ＱＮ１１、ＱＮ１２によって実現される機能セルとは、容量付き機能セルを構成している。

図６は、図２に示す機能セルに図４に示す容量セルを付加することにより作成された容量付き機能セルの例を示すレイアウト図である。図６に示すように、半導体基板内には、Ｎウエル１とＰウエル４とが形成されている。Ｎウエル１を含む半導体基板上には、ＰチャネルＭＯＳトランジスタＱＰ１１、ＱＰ１２、ＱＰ３１、ＱＰ３２のゲート電極２となるポリシリコン膜が、ゲート絶縁膜を介して形成されている。また、Ｎウエル１内において、ゲート電極２の両側には、Ｐ型の不純物拡散領域３が形成されている。

一方、Ｐウエル４を含む半導体基板上には、ＮチャネルＭＯＳトランジスタＱＮ１１、ＱＮ１２、ＱＮ３１、ＱＮ３２のゲート電極５となるポリシリコン膜が、ゲート絶縁膜を介して形成されている。また、Ｐウエル４内において、ゲート電極５の両側には、Ｎ型の不純物拡散領域６が形成されている。

ゲート電極２及び５と不純物拡散領域３及び６とが形成された半導体基板上には層間絶縁膜が形成され、層間絶縁膜の所定の位置にスルーホールが形成される。さらに、層間絶縁膜上に、１層又は多層の配線層が形成される。図６においては、配線層に形成される配線を実線で示し、スルーホール内に形成されるコンタクトを黒丸で示している。

トランジスタＱＰ３１及びＱＰ３２において、電源電位Ｖ_ＳＳが印加される不純物拡散領域（ソース・ドレイン）３及びゲート電極２と、電源電位Ｖ_ＤＤが印加されるＮウエル（バックゲート）１との間に、静電容量が形成される。また、トランジスタＱＮ３１及びＱＮ３２において、電源電位Ｖ_ＤＤが印加される不純物拡散領域（ソース・ドレイン）６及びゲート電極５と、電源電位Ｖ_ＳＳが印加されるＰウエル（バックゲート）４との間に、静電容量が形成される

このようにして、トランジスタＱＰ２１、ＱＰ２２、ＱＮ２１、ＱＮ２２によって、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に接続される容量セルが実現される。この容量セルと、トランジスタＱＰ１１、ＱＰ１２、ＱＮ１１、ＱＮ１２によって実現される機能セルとは、容量付き機能セルを構成している。

次に、本発明の第１の実施形態に係るレイアウト設計方法について、図１及び図７を参照しながら説明する。
図７は、本発明の第１の実施形態に係るレイアウト設計方法を示すフローチャートである。まず、ステップＳ１において、オペレータの操作に従って、図１に示すレイアウト設計システムのセル登録部６１が、ライブラリから読み出された１つの機能セルに、少なくとも１つの容量セルを付加することによって、容量付き機能セルを作成する。

ここで、論理回路ブロックの種類に応じて容量付き機能セルを作成するようにしても良いが、本実施形態においては、全ての論理回路ブロックについて、１つの機能セルに１つの容量セルを付加して容量付き機能セルを作成するものとする。次に、ステップＳ２において、格納部７０が、作成された容量付き機能セルをライブラリに登録して格納する。

ステップＳ３において、オペレータが、入力部１０を操作することにより、ライブラリに登録されている様々な論理回路ブロックの情報を用いながら、論理回路図を作成する。ステップＳ４において、回路解析部６２が、作成された論理回路図に基づいて、複数の論理回路ブロック間の接続データを含むネットリストを作成する。

ステップＳ５において、回路解析部６２が、ネットリスト及びライブラリに登録されている論理回路ブロックの情報に基づいて、論理シミュレーションを行う。論理シミュレーションにおいては、所定の入力テスト系列に基づいて、所望の出力パターン系列が出力されるか否かがチェックされる。オペレータが論理シミュレーションの結果に異常が存在すると判定した場合には、ステップＳ３に戻って論理回路図を修正する。一方、オペレータが論理シミュレーションの結果に異常が存在しないと判定した場合には、ステップＳ６に移行する。

ステップＳ６において、自動レイアウト部６３が、ネットリストに基づいて、ライブラリに格納されている複数種類のセルの内から容量付き機能セルを含む所望のセルを選択して配置・配線を行うことにより、半導体集積回路の自動レイアウト設計を行う。自動レイアウト部６３は、複数のセルを順番に配置し、さらに、それらのセルと上位配線との接続位置を決定することにより、複数のセル間の配線を行う。

ここで、論理回路ブロックの種類に応じて、それぞれの論理回路ブロックについて、予めライブラリに登録されていた機能セルを選択しても良いし、あるいは、ステップＳ２においてライブラリに登録された容量付き機能セルを選択しても良い。全ての論理回路ブロックについて容量付き機能セルを選択した場合には、図８に示すようなレイアウトが作成される。

図８は、本発明の第１の実施形態に係るレイアウト設計方法によるセルの配置例を示す図である。ここでは、機能セルＡ〜Ｆが示されており、かっこ内の数字は、それらの機能セルのファンアウト数を表している。なお、ファンアウト数とは、ある論理回路ブロックの出力端子に接続される他の論理回路ブロックの入力端子の数のことである。この例においては、機能セルのファンアウト数にかかわらず、１つの機能セルには１つの容量セルが付加される。

次に、図７のステップＳ７において、デザインルールチェック部６４が、ステップＳ６においてレイアウトされたセルについて、電気的ルールチェック及び幾何学的ルールチェックを含むデザインルールチェックを行うことにより、デザインルール違反が存在するか否かを判定する。デザインルール違反が存在する場合には、ステップＳ６に戻って、自動レイアウト部６３がレイアウト設計をやり直す。デザインルール違反が存在しない場合には、ステップＳ８に移行する。ステップＳ８において、タイミング解析部６５が、配線遅延を考慮したタイミング解析を行う。その結果、動作タイミングに問題がなければ、レイアウト設計を終了する。

次に、本発明の第２の実施形態に係るレイアウト設計方法について説明する。
第２の実施形態においては、図７のステップＳ１における容量付き機能セルの作成と、ステップＳ６におけるセルの選択の内容が、第１の実施形態と異なっており、その他の点に関しては、第１の実施形態と同様である。

図７のステップＳ１において、オペレータの操作に従って、図１に示すレイアウト設計システムのセル登録部６１は、ライブラリから読み出された論理回路ブロックの機能を実現するための１つの機能セルに対して、電源容量を実現するための異なる数の容量セルを付加することによって、複数種類の容量付き機能セルを作成する。例えば、セル登録部６１は、機能セルＡに対して、１つの容量セルを付加することによって容量付き機能セルＡ１を作成し、２つの容量セルを付加することによって容量付き機能セルＡ２を作成し、３つの容量セルを付加することによって容量付き機能セルＡ３を作成する。さらに多くの容量セルを付加することによって、容量付き機能セルを作成しても良い。

ステップＳ６において、自動レイアウト部６３は、ネットリストに基づいて、ライブラリに格納されている機能セルＡ及び容量付き機能セルＡ１〜Ａ３の内から、対象となる論理回路ブロックのファンアウト数に応じたセルを選択して配置・配線を行うことにより、半導体集積回路の自動レイアウト設計を行う。

図９は、本発明の第２の実施形態に係るレイアウト設計方法によるセルの配置例を示す図である。ここでは、機能セルＡ〜Ｆが示されており、かっこ内の数字は、それらの機能セルのファンアウト数を表している。本実施形態においては、１つの機能セルに対して、そのファンアウト数に応じた数の容量セルが接続される。例えば、ファンアウト数が１０である機能セルＡには、３つの容量セルが接続され、ファンアウト数が８である機能セルＢには、２つの容量セルが接続され、ファンアウト数が６である機能セルＣには、１つの容量セルが接続される。一方、ファンアウト数が４以下である機能セルＤ〜Ｆには、容量セルが接続されない。このようにすれば、論理回路ブロックの出力電流に応じて、電源容量を付加することができる。

本発明の一実施形態に係るレイアウト設計システムの構成を示すブロック図。 ２つの基本セルによって構成される機能セルの例を示す回路図。 ２つの基本セルによって構成される容量セルの例を示す回路図。 ２つの基本セルによって構成される容量セルの例を示す回路図。 図２に示す機能セルに図３に示す容量セルを付加した容量付き機能セルの例。 図２に示す機能セルに図４に示す容量セルを付加した容量付き機能セルの例。 本発明の第１の実施形態に係るレイアウト設計方法を示すフローチャート。 本発明の第１の実施形態に係るレイアウト設計方法によるセルの配置例。 本発明の第２の実施形態に係るレイアウト設計方法によるセルの配置例。

符号の説明

１ Ｎウエル、 ２、５ ゲート電極、 ３ Ｐ型の不純物拡散領域、 ４ Ｐウエル、 ６ Ｎ型の不純物拡散領域、 １０ 入力部、 ２０ 表示部、 ３０ プリンタ、 ４０ インタフェース、 ５０ メモリ、 ６０ 中央演算装置（ＣＰＵ）、 ６１ セル登録部、 ６２ 回路解析部、 ６３ 自動レイアウト部、 ６４ デザインルールチェック部、 ６５ タイミング解析部、 ６６ 表示処理部、 ７０ 格納部、 ＱＰ１１〜ＱＰ３２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１１〜ＱＮ３２ ＮチャネルＭＯＳトランジスタ

Claims (8)

1. セルを用いて半導体集積回路のレイアウト設計を行う方法であって、
   論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって第３のセルを作成し、前記第３のセルをライブラリに登録して格納するステップ（ａ）と、
   前記ライブラリに登録されている複数種類のセルの内から前記第３のセルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路のレイアウト設計を行うステップ（ｂ）と、
   を具備するレイアウト設計方法。
2. ステップ（ａ）が、論理回路ブロックの機能を実現するための第１のセルに対して異なる数の第２のセルを付加することによって複数種類の第３のセルを作成し、前記複数種類の第３のセルをライブラリに登録して格納することを含み、
   ステップ（ｂ）が、前記ライブラリに登録されている前記第１のセル及び前記複数種類の第３のセルの内から、対象となる論理回路ブロックのファンアウト数に応じてセルを選択して配置・配線を行うことを含む、
   請求項１記載のレイアウト設計方法。
3. セルを用いて半導体集積回路のレイアウト設計を行うシステムであって、
   論理回路ブロックの機能を実現するための第１のセルに電源容量を実現するための少なくとも１つの第２のセルを付加することによって作成された第３のセルをライブラリに登録して格納する格納手段と、
   前記ライブラリに登録されている複数種類のセルの内から前記第３のセルを含む複数のセルを選択して配置・配線を行うことにより、半導体集積回路のレイアウト設計を行う演算手段と、
   を具備するレイアウト設計システム。
4. 前記半導体集積回路がゲートアレイ又はエンベデッドアレイであり、前記ゲートアレイ又はエンベデッドアレイの１つ又は複数の基本セルによって構成される機能セルが前記第１のセルとして用いられる、請求項３記載のレイアウト設計システム。
5. 前記半導体集積回路がスタンダードセルであり、前記スタンダードセルの機能セルが前記第１のセルとして用いられる、請求項３記載のレイアウト設計システム。
6. 前記半導体集積回路が、第１の電源電位及び第２の電源電位が供給されて動作するものであり、前記第１の電源電位が前記第２の電源電位よりも高電位であって、前記容量セルが、
   前記第１の電源電位に接続されたゲートと、前記第２の電源電位に接続されたソース・ドレインとを有するＮチャネルＭＯＳトランジスタと、
   前記第２の電源電位に接続されたゲートと、前記第１の電源電位に接続されたソース・ドレインとを有するＰチャネルＭＯＳトランジスタと、
   を含む、請求項３記載のレイアウト設計システム。
7. 前記半導体集積回路が、第１の電源電位及び第２の電源電位が供給されて動作するものであり、前記第１の電源電位が前記第２の電源電位よりも高電位であって、前記容量セルが、
   前記第１の電源電位に接続されたゲート及びソース・ドレインを有するＮチャネルＭＯＳトランジスタと、
   前記第２の電源電位に接続されたゲート及びソース・ドレインを有するＰチャネルＭＯＳトランジスタと、
   を含む、請求項３記載のレイアウト設計システム。
8. 前記格納手段が、論理回路ブロックの機能を実現するための第１のセルに対して異なる数の第２のセルを付加することによって複数種類の第３のセルを作成し、前記複数種類の第３のセルをライブラリに登録して格納しており、
   前記演算手段が、前記ライブラリに登録されている前記第１のセル及び前記複数種類の第３のセルの内から、対象となる論理回路ブロックのファンアウト数に応じてセルを選択して配置・配線を行う、
   請求項３〜７のいずれか１項記載のレイアウト設計システム。

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