JP2013048142A - 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 - Google Patents
半導体集積回路システムおよび半導体集積回路システムの配置配線方法 Download PDFInfo
- Publication number
- JP2013048142A JP2013048142A JP2011185698A JP2011185698A JP2013048142A JP 2013048142 A JP2013048142 A JP 2013048142A JP 2011185698 A JP2011185698 A JP 2011185698A JP 2011185698 A JP2011185698 A JP 2011185698A JP 2013048142 A JP2013048142 A JP 2013048142A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- decoupling capacitor
- wiring
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】バスライン8上に配置された中央演算処理装置1と、演算論理装置6と、デカップリングキャパシタ形成領域100・合成論理形成領域200・インピーダンス形成領域300を有する半導体集積回路400と、論理ライブラリ情報格納部22・デカップリングキャパシタ配置配線情報格納部24・インピーダンス配置配線情報格納部26・電源配線配置配線情報格納部28を有する記憶装置2とを備え、論理ライブラリ情報格納部22・デカップリングキャパシタ配置配線情報格納部24・インピーダンス配置配線情報格納部26のそれぞれの格納データに基づいて、それぞれ合成論理形成領域200・デカップリングキャパシタ形成領域100・インピーダンス形成領域300における配置配線を実行する半導体集積回路システム10。
【選択図】図1
Description
(半導体集積回路システム)
実施の形態に係る半導体集積回路システム10の模式的ブロック構成は、図1に示すように表される。
実施の形態に係る半導体集積回路システム10の配置配線方法は、上記の構成を備える半導体集積回路システムにおいて、論理ライブラリ情報格納部22内に格納されたデータに基づいて、合成論理形成領域200における配置配線を実行するステップと、デカップリングキャパシタ配置配線情報格納部24に格納されたデータに基づいて、デカップリングキャパシタ形成領域100における配置配線を実行するステップと、インピーダンス配置配線情報格納部26に格納されたデータに基づいて、インピーダンス形成領域300における配置配線を実行するステップとを有する。
実施の形態に係る半導体集積回路システム10に適用されるEMCフィルタの基本回路構成は、図2に示すように表される。ここで、EMCとは電磁両立性(Electromagnetic Compatibility)を意味し、EMCフィルタとは、EMCを考慮した耐ノイズ環境に適用可能なフィルタ回路である。
実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上のデカップリングキャパシタ形成領域100の説明図を図13に示す。実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上の配置配線領域では、デカップリングキャパシタ形成領域100、合成論理形成領域200およびインピーダンス形成領域300がシリーズ接続されている。
実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上のインピーダンス形成領域300および合成論理形成領域200の説明図を図14に示す。
実施の形態に係る半導体集積回路システム10を形成する半導体集積回路400上においては、ノイズ発生領域(すなわち、合成論理形成領域200)とデカップリング領域(すなわち、デカップリングキャパシタ形成領域100)を明確に分離している。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
2…記憶装置
3…RAM(ランダムアクセスメモリ)
4…CRTモニタ
5…入出力インタフェース(I/O)
6…演算論理装置(ALU)
8…バスライン
10…半導体集積回路システム
12、121、122、…、12n、C1、C2、…、Cn…デカップリングキャパシタ
14、141、142、…、14n、R1、R2、…、Rn…抵抗
16、161、162、…、16n、G1、G2、…、Gn…論理合成素子
20、201、202、203、204…EMCフィルタ基本回路
22…論理ライブラリ情報格納部
24…デカップリングキャパシタ配置配線情報格納部
26…インピーダンス配置配線情報格納部
28…電源配線配置配線情報格納部
30…p型半導体層
32、52…ソース領域
34、54…ドレイン領域
36、56…ゲート絶縁膜
38、58…ゲート電極
40、60…バックゲート電極
42…素子分離領域
44…ポリシリコン層
50…n型半導体層
100…デカップリングキャパシタ形成領域
200…合成論理形成領域
202…合成論理回路
300…インピーダンス形成領域
400…半導体集積回路
VDD…デカップリングキャパシタ形成領域の電源配線
VSS…デカップリングキャパシタ形成領域の接地配線
VDDCR…合成論理形成領域の電源配線
VSSCR…合成論理形成領域の接地配線
VDDC…インピーダンス形成領域の電源配線
VSSC…インピーダンス形成領域の接地配線
G…利得
f…周波数
Claims (18)
- バスラインと、
前記バスライン上に配置された中央演算処理装置と、
前記バスライン上に配置された算術演算実行装置と、
前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、
前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置と
を備え、
前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行し、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行し、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行することを特徴とする半導体集積回路システム。 - 前記半導体集積回路は、前記デカップリングキャパシタ形成領域の電源配線と、前記デカップリングキャパシタ形成領域の接地配線と、前記合成論理形成領域の電源配線と、前記合成論理形成領域の接地配線とをさらに備えることを特徴とする請求項1に記載の半導体集積回路システム。
- 電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行することを特徴とする請求項2に記載の半導体集積回路システム。
- 前記デカップリングキャパシタ形成領域の電源配線および接地配線と、前記合成論理形成領域の電源配線および接地配線は、互いに独立していることを特徴とする請求項2に記載の半導体集積回路システム。
- 前記デカップリングキャパシタ形成領域は複数のデカップリングキャパシタを備え、前記合成論理形成領域は複数の論理合成素子を備え、前記インピーダンス形成領域は複数の抵抗を備えることを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路システム。
- 前記論理合成素子は、CMOSFETによって構成されることを特徴とする請求項5に記載の半導体集積回路システム。
- 前記デカップリングキャパシタは、CMOSFETのMOSキャパシタによって構成されることを特徴とする請求項5に記載の半導体集積回路システム。
- 前記抵抗は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項5に記載の半導体集積回路システム。
- 前記デカップリングキャパシタと、前記論理合成素子と、前記抵抗は、いずれもCMOSFETを基本セルとして備えることを特徴とする請求項5〜8のいずれか1項に記載の半導体集積回路システム。
- 前記請求項1〜9のいずれかに記載された半導体集積回路システムに適用されることを特徴とするEMCフィルタ。
- 前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗とからなるローパスフィルタをEMC基本回路として備えることを特徴とする請求項10に記載のEMCフィルタ。
- 複数個の前記EMC基本回路をラダー結合したことを特徴とする請求項11に記載のEMCフィルタ。
- 前記論理合成素子は、CMOSFETによって構成されることを特徴とする請求項11または12に記載のEMCフィルタ。
- 前記デカップリングキャパシタは、CMOSFETのMOSキャパシタによって構成されることを特徴とする請求項11〜13のいずれか1項に記載のEMCフィルタ。
- 前記抵抗は、CMOSFETの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項11〜13のいずれか1項に記載のEMCフィルタ。
- 前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗は、いずれもCMOSFETを基本セルとして備えることを特徴とする請求項11〜13のいずれか1項に記載のEMCフィルタ。
- バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備える半導体集積回路システムの配置配線方法であって、
前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行するステップと、
前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行するステップと、
前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行するステップと
を有することを特徴とする半導体集積回路システムの配置配線方法。 - 電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行するステップをさらに有することを特徴とする請求項17に記載の半導体集積回路システムの配置配線方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011185698A JP2013048142A (ja) | 2011-08-29 | 2011-08-29 | 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011185698A JP2013048142A (ja) | 2011-08-29 | 2011-08-29 | 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013048142A true JP2013048142A (ja) | 2013-03-07 |
Family
ID=48010995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011185698A Pending JP2013048142A (ja) | 2011-08-29 | 2011-08-29 | 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013048142A (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02307267A (ja) * | 1989-05-23 | 1990-12-20 | Seiko Epson Corp | ゲートアレイ内蔵発振回路 |
JPH08321582A (ja) * | 1995-05-25 | 1996-12-03 | Mitsubishi Electric Corp | 半導体装置 |
JPH10261781A (ja) * | 1997-03-17 | 1998-09-29 | Hitachi Ltd | 半導体装置及びシステム |
JPH11186497A (ja) * | 1997-12-17 | 1999-07-09 | Toshiba Corp | 半導体集積回路装置 |
JPH11260925A (ja) * | 1998-03-11 | 1999-09-24 | Toshiba Corp | 半導体集積回路装置およびその自動配置配線方法 |
JP2001083217A (ja) * | 1999-09-16 | 2001-03-30 | Oki Micro Design Co Ltd | 集積回路 |
JP2006173262A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | 半導体集積回路のレイアウト設計方法及びシステム |
JP2007072960A (ja) * | 2005-09-09 | 2007-03-22 | Fujitsu Ltd | 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム |
JP2009123832A (ja) * | 2007-11-13 | 2009-06-04 | Sharp Corp | 半導体集積回路の回路設計方法 |
-
2011
- 2011-08-29 JP JP2011185698A patent/JP2013048142A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02307267A (ja) * | 1989-05-23 | 1990-12-20 | Seiko Epson Corp | ゲートアレイ内蔵発振回路 |
JPH08321582A (ja) * | 1995-05-25 | 1996-12-03 | Mitsubishi Electric Corp | 半導体装置 |
JPH10261781A (ja) * | 1997-03-17 | 1998-09-29 | Hitachi Ltd | 半導体装置及びシステム |
JPH11186497A (ja) * | 1997-12-17 | 1999-07-09 | Toshiba Corp | 半導体集積回路装置 |
JPH11260925A (ja) * | 1998-03-11 | 1999-09-24 | Toshiba Corp | 半導体集積回路装置およびその自動配置配線方法 |
JP2001083217A (ja) * | 1999-09-16 | 2001-03-30 | Oki Micro Design Co Ltd | 集積回路 |
JP2006173262A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | 半導体集積回路のレイアウト設計方法及びシステム |
JP2007072960A (ja) * | 2005-09-09 | 2007-03-22 | Fujitsu Ltd | 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム |
JP2009123832A (ja) * | 2007-11-13 | 2009-06-04 | Sharp Corp | 半導体集積回路の回路設計方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI826746B (zh) | 鰭式場效電晶體(finfet)技術之半導體佈局 | |
KR100788222B1 (ko) | 전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로 | |
US7800151B2 (en) | Semiconductor integrated circuit and method of designing semiconductor integrated circuit | |
US7705666B1 (en) | Filler circuit cell | |
US20130268904A1 (en) | Layout library of flip-flop circuit | |
US20060190893A1 (en) | Logic cell layout architecture with shared boundary | |
US8947134B2 (en) | Decoupling circuit and semiconductor integrated circuit | |
US10748933B2 (en) | Semiconductor device | |
US20150178433A1 (en) | Semiconductor integrated circuit device and method for designing layout of the same | |
US7365377B2 (en) | Semiconductor integrated circuit device using four-terminal transistors | |
US20120256234A1 (en) | Semiconductor integrated circuit device | |
CN107112281A (zh) | 半导体装置以及其设计方法 | |
US8400746B1 (en) | Bypass capacitor with reduced leakage current and power-down control | |
US8471336B2 (en) | Semiconductor integrated circuit including transistor having diffusion layer formed at outside of element isolation region for preventing soft error | |
CN100514603C (zh) | 实现电路布局的方法 | |
US20090014801A1 (en) | Decoupling capacitor circuit and layout for leakage current reduction and esd protection improvement | |
JP2013048142A (ja) | 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 | |
US5930191A (en) | Semiconductor memory device having a plurality of power voltages | |
CN111934684A (zh) | 一种缓冲器、时钟网格电路和信号驱动方法 | |
US8205176B2 (en) | Method and system for automated schematic diagram conversion to support semiconductor body bias designs | |
US20110025378A1 (en) | Semiconductor integrated circuit and layout method thereof | |
CN111474980B (zh) | 电流镜电路 | |
JP2000332201A (ja) | 半導体集積回路およびその製造方法 | |
JP2005347591A (ja) | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 | |
JP4271206B2 (ja) | 半導体集積回路及びその設計・製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140822 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150713 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150721 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151020 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160405 |