CN107112281A - 半导体装置以及其设计方法 - Google Patents

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Abstract

半导体装置(1)具备：第一电路，与接地电源线连接(112)；第二电路，与独立于接地电源线(112)的接地电源线(122)连接，由多个标准单元(23至25)构成；以及保护电路，介于并连接于第一电路以及第二电路之间，保护电路，包括：电阻元件(211)，串联连接于第一电路与第二电路之间；以及保护元件，介于并连接于电阻元件(211)的第二电路侧的节点、与接地电源线(122)之间，将该节点与该接地电源线(122)之间的电位差保持在规定的电压以下，保护电路被形成在保护单元(21以及22)，保护单元(21以及22)是被配置在域(20)的、单元高度为标准单元(23至25)的整数倍的单元。

Description

半导体装置以及其设计方法
技术领域
本发明涉及，具备具有配置作为规定了规定方向的大小的电路块的标准单元的规定的区域的半导体基板的半导体装置、以及其设计方法。
背景技术
近几年，半导体集成电路装置(以下，称为半导体装置)，按照过程领域的细微化以及高密度化的技术进步而高集成化进展，随着高集成化，因静电放电(以下，称为浪涌)而容易被损坏。例如，因从外部连接用垫侵入的浪涌而输入电路、输出电路、输入输出电路以及内部电路等的元件被破坏、或元件的性能降低的可能性越来越大。因此，附随于外部连接用垫，具备用于保护输入电路、输出电路、输入输出电路以及内部电路接受浪涌的保护电路的情况越来越多。保护接受来自这样的外部连接用垫的浪涌的静电放电保护电路，一般而言，由多晶硅电阻体、以及栅极氧化层厚的高耐压MOS晶体管构成(参照专利文献1)。
(现有技术文献)
(专利文献)
专利文献1：日本特开2005－57138号公报
在此，对于半导体装置，随着低耗电化的要求，而会有存在多个电源系统的情况。在此情况下，会有在半导体装置的内部的不同电源域的信号间，发生浪涌的可能性。若发生这样的浪涌，例如，则会有浪涌输入的电源域的元件被破坏的情况。然而，根据以往的结构，难以保护内部电路不会受到不同电源域间的浪涌。而且，以下，会有将“电源域”简称为“域”的情况。
并且，半导体装置，需要进一步的小型化。
发明内容
鉴于所述问题，本发明提供，能够保护内部电路不会受到不同电源域之间的浪涌，并且，能够实现小型化的半导体装置以及其设计方法。
为了解决所述问题，本公开的实施方案之一涉及的半导体装置，具备半导体基板，该半导体基板具有用于配置标准单元的规定的区域，所述标准单元是规定了规定方向的大小的电路块，所述半导体装置，具备：第一电路，与第一接地电源线连接；第二电路，与独立于所述第一接地电源线的第二接地电源线连接，所述第二电路由多个所述标准单元构成；以及保护电路，介于并连接于所述第一电路以及所述第二电路之间，所述保护电路，包括：电阻元件，串联连接于所述第一电路与所述第二电路之间；以及保护元件，介于并连接于所述电阻元件的所述第二电路侧的节点、与所述第二接地电源线之间，将该节点与该第二接地电源线之间的电位差保持在规定的电压以下，所述保护电路被形成在保护单元，该保护单元被配置在所述规定的区域，该保护单元的所述规定方向的大小为所述标准单元的所述规定方向的大小的整数倍。
并且，本公开的实施方案之一涉及的半导体装置的设计方法，所述半导体装置具备半导体基板，该半导体基板具有用于配置标准单元的规定的区域，所述标准单元是规定了规定方向的大小的电路块，所述半导体装置，具备：第一电路，与第一接地电源线连接；第二电路，与独立于所述第一接地电源线的第二接地电源线连接，所述第二电路由多个所述标准单元构成；以及保护电路，介于并连接于所述第一电路以及所述第二电路之间，所述保护电路，包括：电阻元件，串联连接于所述第一电路与所述第二电路之间；以及保护元件，介于并连接于所述电阻元件的所述第二电路侧的节点、与所述第二接地电源线之间，将该节点与该第二接地电源线之间的电位差保持在规定的电压以下，所述半导体装置的设计方法，包括：在所述规定的区域，决定配置用于构成所述第二电路的所述多个标准单元的位置的步骤；以及在所述规定的区域，决定配置保护单元的位置的步骤，所述保护单元的所述规定方向的大小为所述标准单元的所述规定方向的大小的整数倍。
根据本发明，能够保护内部电路不会受到不同电源域之间的浪涌，并且，能够实现小型化。
附图说明
图1是示出实施例1涉及的半导体装置的整体结构的简易布置图。
图2是示出实施例1的域的配置的布置图。
图3是图1的局部放大图，也是放大示出域间的连接部分的简易布置图。
图4是图3的局部放大图，也是示出保护单元和标准单元的详细布置图案的布置图。
图5是图4示出的结构的电路图。
图6是示出实施例1涉及的半导体装置的各个层的厚度方向的位置关系的图。
图7是示出实施例2的保护单元和标准单元的详细布置图案的布置图。
图8是放大示出实施例3的域间的连接部分的简易布置图。
图9是图8的局部放大图，也是示出保护单元的详细布置图案的布置图。
图10是示出实施例4的保护单元的详细布置图案的布置图。
图11是放大示出实施例5的域间的连接部分的简易布置图。
图12是图11的局部放大图，也是示出保护单元的详细布置图案的布置图。
图13是放大示出实施例6的域间的连接部分的简易布置图。
图14是放大示出实施例7的域间的连接部分的简易布置图。
图15是图14的局部放大图，也是示出相邻的保护单元的详细布置图案的布置图。
图16是放大示出实施例8的域间的连接部分的简易布置图。
图17是图16的局部放大图，也是示出相邻的保护单元的详细布置图案的布置图。
图18是示出实施例9的保护单元的详细布置图案的布置图。
图19是放大示出实施例10的域间的连接部分的简易布置图。
图20是图19的局部放大图，也是示出保护单元的详细布置图案的布置图。
图21是实施例11涉及的半导体装置的简易接线图。
图22是实施例12涉及的半导体装置的简易接线图。
图23是实施例13涉及的半导体装置的简易接线图。
图24是示出其他的实施例的保护单元的详细布置图案的布置图。
图25是示出其他的实施例的半导体装置的设计方法的流程图。
具体实施方式
以下，对于本公开的实施例涉及的半导体装置、以及其设计方法，参照附图进行说明。因此，以下的实施例都示出本公开的一个具体例子，数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等是一个例子而不是限定本发明的宗旨。因此，对于以下的实施例的构成要素中的、示出本发明的最上位概念的实施方案中没有记载的构成要素，作为构成更优选的形态的任意的构成要素而被说明。并且，在各个图中，尺寸等不严格一致。
《实施例1》
首先，详细说明实施例1涉及的半导体装置1的结构。图1是示出实施例1涉及的半导体装置1的整体结构的简易布置图。
如该图示出，半导体装置1具有，形成在半导体基板的域10以及域20。半导体装置1，在半导体材料或绝缘材料的表面或半导体材料的内部，形成晶体管或其他的电路元件(后述)，从而具有规定的电子电路的功能，例如，是LSI(Large Scale Integration：大规模集成电路)、IC(Integrated Circuit)、系统LSI、超大LSI、特大LSI等。
域10以及20是，被提供互不相同的电源系统的区域，例如，域10被提供模拟电源，域20被提供数字电源。也就是说，域10以及20是，与互不相同的电源系统连接的区域。具体而言，在域10设置有，被提供正电源VDD1的多个电源线111、以及被提供接地电源VSS1的多个接地电源线112(第一接地电源线)。并且，在域20设置有，被提供正电源VDD2的多个电源线121、以及被提供接地电源VSS2的多个接地电源线122(第二接地电源线)。
在域10以及域20的每一个，将形成在称为单元的矩形状的区域的多个电路块组合并连接，从而形成规定的电路(电子电路)。形成在域10的电路(第一电路)，与电源线111以及接地电源线112连接，从而被提供(连接)正电源VDD1以及接地电源VSS1。另一方面，形成在域20的电路(第二电路)，与电源线121以及接地电源线122连接，从而被提供(连接)正电源VDD2以及接地电源VSS2。
在此，“互不相同的电源系统”是指，各个电源系统的电源独立，例如，是指向域10提供的电源系统的电源、和向域20提供的电源系统的电源分离。
而且，对于这些电源，至少域10与域20之间分离即可，半导体装置1的外部连接用垫(不图示)也可以由域10域20共享。并且，对于分离，不仅限于提供电源的布线等的图案完全物理分离(隔开)的情况，也包括经由高阻抗的电阻成分连接从而电分离的情况。
在本实施例中，域10和域20，经由多个布线30连接。具体而言，形成在域10的第一电路、和形成在域20的第二电路，经由多个布线30连接，从第一电路输出的多个信号经由多个布线30输入到第二电路。
接着，对于域10以及域20的结构，利用图2进行具体说明。而且，对于域10以及域20的结构，被形成的电路(第一电路以及第二电路)以及后述的保护单元被设置在域20，除此以外大致同样，因此，以下说明域20的结构，简化说明域10的结构。
图2是示出域20的配置的布置图。而且，在该图中，为了便于说明，以网格状的阴影示出标准单元20a。并且，相邻的标准单元20a间的白色区域是，没有配置电路块的空白区域。
如该图示出，在域20，配置有作为规定了规定方向(附图的上下方向)的大小的单元的标准单元20a。
在标准单元20a，形成作为所述的电路元件的、反相器、缓冲器、NAND、NOR、其他的各种各样的逻辑门，从而形成具有任意的功能的电路块，组合并连接多个标准单元20a，从而形成在这些标准单元的多个电路块连接。据此，形成实现规定的逻辑功能的规定的电路。这些标准单元20a的配置，例如，由利用了半导体制造厂等提供的库的EDA(ElectronicDesign Automation)决定。库是，按每个单元高度以及逻辑门，存储示出电气特性以及布置等的设计所需要的数据的信息的数据库。
一般而言，在标准单元中，将在VDD线与VSS线之间串联连接NMOS晶体管以及PMOS晶体管，来共享栅极的CMOS反相器设为最基本的电路结构。因此，最基本的标准单元是，在交替并联配置VDD线和VSS线时，VDD线中心与VSS线中心的距离被规定，按照该标准单元的电路规模适当地增减沿着VDD线以及VSS线的方向的矩形状。因此，最基本的标准单元的大小，在与VDD线以及VSS线正交的方向上，与CMOS反相器的栅极的延设方向(与沟道方向正交的方向)对应。
具体而言，与VDD线以及VSS线正交的方向的大小(以下，称为“单元高度”)，标准化为例如三种左右。该标准单元的单元高度也可以，由以半导体装置整体互不相同的标准规定。但是，在同一电路内，适用同一细微化过程的设计规则等，从而由同一单元高度规定。
据此，如图2示出，在域20，具有相同单元高度、且各种各样的单元宽度的多个标准单元20a，沿着电源线121以及接地电源线122的延设方向而被配置。
在此，从形成在域10的第一电路输出的信号，输入到如上所述形成在域20的第二电路。此时，若第一电路中产生的浪涌输入到第二电路，则会有第二电路被破坏的可能性。
于是，在本实施例中，设置作为形成有后述的保护电路的单元的保护单元，从而保护第二电路不会受到不同的电源系统的域10以及20的信号间的浪涌，减少基于该浪涌的第二电路的破坏。
图3是图1的局部放大图，也是放大示出域10与域20之间的连接部分的简易布置图。而且，在该图中，以虚线示出域10以及20中的单元边界，其中以粗虚线所示的区域是保护单元，其他的区域是标准单元或所述的空白区域。并且，在以后的简易布置图中，也以虚线示出单元边界，以粗虚线包围的区域示出保护单元，以其他的区域示出标准单元或空白区域。
如该图示出，域10包括，形成有第一电路具有的缓冲器110的标准单元11、以及形成有第一电路具有的缓冲器120的标准单元12。另一方面，域20包括，形成有保护电路的保护单元21及22、以及分别形成有第二电路具有的缓冲器的标准单元23至25(图2示出的标准单元20a的一个例子)。这些域10和域20，经由多个布线30连接。
具体而言，从标准单元11(缓冲器110)输出的信号，经由布线31(图1示出的多个布线30中的一个布线)以及保护单元21(保护电路)，输入到标准单元23(缓冲器231)。并且，从标准单元12(缓冲器120)输出的信号，经由布线32(布线30中的其他的一个布线)以及保护单元22(保护电路)，输入到标准单元25(缓冲器251)。并且，标准单元24是，与保护单元21邻接配置的标准单元，形成有第二电路中包括的缓冲器。
也就是说，保护电路，介于并连接于第一电路以及第二电路之间。
在此，说明保护电路的具体结构。而且，形成在保护单元21的保护电路和形成在保护单元22的保护电路，具有同样的结构，因此，以下，说明构成形成在保护单元21的保护电路的电阻元件211以及保护晶体管212，省略说明保护单元22的电阻元件221以及保护晶体管222。
电阻元件211是，串联连接于形成在域10的第一电路域20与形成在第二电路之间的、例如电阻值为200Ω的电阻元件。
保护晶体管212是，介于并连接于电阻元件211的第二电路侧的节点、与接地电源线122之间的、将该节点与该接地电源线122之间的电位差保持在规定的电压以下的保护元件的一个例子。该保护晶体管212是，例如，由二极管连接的MOS(Metal－Oxide－Semiconductor)晶体管。
根据这样的结构，形成在保护单元21的保护电路，能够保护第二电路不会受到第一电路中发生的浪涌。
具体而言，保护晶体管212，栅极和源极短路，因此，在从第一电路经由布线31输入到输入节点Nin的电压为规定的范围内的通常状态下成为截止。然而，在比规定的范围内非常大的浪涌电压施加到输入节点Nin的情况下，保护晶体管212的漏极与基板之间的PN结被逆偏压，从而产生击穿。
其结果为，以半导体基板为基础的寄生双极晶体管接通，据此，施加到漏极的浪涌电压，经由寄生双极晶体管，向接地电源线122放电。
据此，保护电路的输出节点Nout，与接地电源线122的电位差，被保持在规定的电压以下。也就是说，保护电路能够减少因浪涌电压输入到第二电路而导致的第二电路的破坏。
并且，如图2以及图3示出，半导体装置1具有，在单元的高度方向(规定方向)上，交替设置的多个电源线121和多个接地电源线122。
这些多个接地电源线122的每一个是，在单元的高度方向(规定方向)上彼此相邻的多个标准单元20a的边界，在与单元的高度方向正交的方向上域20(规定的区域)内以直线状延伸设置的电源线，由保护电路和第二电路共享。
例如，向形成在保护单元21的保护电路提供接地电源VSS2的接地电源线122，也向第二电路具有的、且形成在标准单元24的缓冲器(参照图4)提供接地电源VSS2。也就是说，该接地电源线122，由保护电路和第二电路共享。
与这些多个接地电源线122同样，多个电源线121，也沿着与单元的高度方向正交的方向，在域20(规定的区域)内以直线状延伸设置，由保护电路和第二电路共享。
也就是说，保护电路，被形成在配置在域20、且作为单元高度(规定方向的大小)为标准单元23至24(图2示出的标准单元20a的一个例子)的单元高度的整数倍的单元的保护单元21以及22。
在此，单元高度，相当于形成在该单元的电路块连接的电源线121以及接地电源线122的中心线间距离。也就是说，在本实施例中，保护单元21以及22的单元高度，与标准单元23至24的单元高度相同(单元高度的1倍)。该单元高度是，例如，根据电源线121与接地电源线122的间隔、或后述的阱边界的间隔能够推测的。
并且，多个电源线121以及多个接地电源线122，在域20(规定的区域)，形成在一个布线层(后述的第一金属布线层)，在域20(规定的区域)内线宽大致一定。而且，对于“大致一定”，实际上一定即可，例如，最大的线宽与最小的线宽的差为，平均的线宽的10％以内即可，优选为5％以内即可。
接着，对于保护单元21以及22的布置，利用图4至图6进行说明。而且，保护单元21和保护单元22的单元内的布置同样，因此，以下，说明保护单元21，而省略说明保护单元22。
图4是图3的局部放大图，也是示出保护单元21和标准单元24的详细布置图案的布置图。图5是图4示出的结构的电路图。
首先，在说明图4以及图5之前，利用图6说明各个层的厚度方向的位置关系，以便于容易理解图4示出的各个层(扩散层44、多晶硅层45、接触柱46、第一金属布线层47、通孔48以及第二金属布线层49)。图6是示出半导体装置1的各个层的厚度方向的位置关系的图。而且，该图，为了便于说明各个层的厚度方向的位置关系而示出的图，除了各个层的厚度方向的位置关系以外，会有与图4不一致的情况。并且，会有在多晶硅层45与P阱42(半导体基板40)之间配置栅极绝缘层，在接触柱46与扩散层44(半导体基板40)之间配置蚀刻阻挡层的情况等，但是，在图中省略示出它们。
图6示出，图5所示的晶体管Tr13以及Tr14的结构，以作为一个例子。
如图4以及图6示出，本实施例的半导体装置1，具有：例如，作为p型的硅衬底的半导体基板40；形成在半导体基板40的N阱41以及P阱42；形成在N阱41以及P阱42的扩散层44；形成在半导体基板40的上方的多晶硅层45；贯通层间绝缘膜51的接触柱46；配置在层间绝缘膜51上的与接触柱46连接的第一第一金属布线层47；配置在层间绝缘膜51上的贯通层间绝缘膜52的通孔48；以及配置在层间绝缘膜52上的与通孔48连接的第二金属布线层49。
而且，图4，为了便于说明，在形成在N阱41的扩散层44和形成在P阱42的扩散层44，实施同一阴影，但是，在N阱41形成有P型的扩散层44，在P阱42形成有N型的扩散层44。也就是说，在俯视时，形成在N阱41的MOS晶体管是PMOS晶体管，形成在P阱42的MOS晶体管是NMOS晶体管。
在此，如上所述，在标准单元24中，如图4以及图5示出，将NMOS晶体管Tr21及Tr23以及PMOS晶体管Tr22及Tr24，串联连接于电源线121于接地电源线122之间的CMOS缓冲器241设为最基本的电路结构。因此，在本实施例中，在域20，N阱41以及P阱42的每一个，沿着与单元的高度方向正交的方向被形成为带状。也就是说，N阱41以及P阱42，连续配置在保护单元21与标准单元24之间。具体而言，在本实施例中，在俯视时，作为N阱41和P阱42的边界的阱边界40a为直线状。
而且，在本实施例中，示出了2级的CMOS反相器的结构，以作为形成在标准单元24的CMOS缓冲器241，但是，CMOS反相器也可以是1级以上的几个。
以下，参照图4以及图5，说明保护单元21的布置。
如图4示出，电阻元件211是，由形成在半导体基板40的扩散层44形成的电阻(以下，称为“扩散电阻”)。
根据本发明人员的某个实验可见，扩散电阻与在多晶硅层45形成的电阻(以下，称为“多晶硅电阻”)相比，最大允许电流值为10倍以上，能够以宽度更细且小面积的形状实现电阻，并且，若利用扩散电阻，则能够缩短与接近的其他的扩散区域以及多晶硅层45的图案的间隔，其结果为，能够以大致五分之一的面积实现保护单元21整体。
如此，由扩散电阻形成电阻元件211，从而能够将保护单元21的单元高度设为与邻接的标准单元24的单元高度相同。也就是说，通过标准单元24的制造工序，能够制造保护单元21。
保护晶体管212，由多晶硅层45、扩散层44、第一金属布线层47、接触柱46形成。具体而言，如图5示出，保护晶体管212，由作为分别二极管式连接的、且彼此并联连接的四个n型的MOSFET的晶体管Tr11至Tr14构成。这些四个晶体管Tr11至Tr14，由俯视时相邻的晶体管共享源极和漏极。
根据这样的结构，从第一电路输入到保护单元21的信号，从在第二金属布线层49形成的输入节点Nin，依次经由通孔48、第一金属布线层47、接触柱46传达到形成电阻元件211的扩散电阻的一方，从该扩散电阻的另一方，经由接触柱46、第一金属布线层47、通孔48经由传达到输出节点Nout。
据此，即使在作为不同电源域的域10与域20之间配置许多保护单元21以及22的情况下，通过利用作为电阻元件211的扩散电阻，能够实现能够配置为与保护单元21以及22标准单元24至25(标准单元20a)混在一起的程度面积小的布置。
也就是说，在半导体装置1中，为了试图作为内部电路的第一电路以及第二电路的设计的自动化，而利用许多标准单元20a。并且，优选的是，将保护电路，配置在与作为保护对象的电路的第二电路比较近的位置。因此，优选的是，保护单元21以及22，相对于标准单元20a而能够容易配置(配置亲和性高)。
对此，在本实施例中，保护电路，介于并连接于第一电路以及第二电路之间，配置在域20(规定的区域)，并且，形成在作为单元高度(规定方向的大小)为标准单元24至25(标准单元20a)的单元高度的整数倍(本实施例中为1倍)的单元的保护单元21以及22。
据此，能够将保护单元21以及22的形状设为与标准单元24至25(标准单元20a)同等的形状，因此，保护单元21以及22与构成第二电路的标准单元24至25(标准单元20a)的配置亲和性提高。因此，能够将保护电路和第二电路配置在比较近的位置。因此，能够保护第二电路不会受到作为不同电源域的域10与域20之间的浪涌。并且，保护单元21以及22与标准单元24至25(标准单元20a)的配置亲和性高，因此，能够实现布置的小面积化。也就是说，根据本实施例，能够保护第二电路(内部电路)不会受到不同电源系的域10以及20间的浪涌，并且，能够实现小型化。
并且，在半导体装置1中，随着该半导体装置1的制造流程的细微化，针对用于该半导体装置1的多晶硅层45，会有采用将其延设方向、宽度、以及与其他的多晶硅层45的间隔限制为一种或数种那样的布置规则的情况。也就是说，会有限制多晶硅层45的布置自由度的情况。在此情况下，若保护电路内的电阻元件211由多晶硅电阻构成，多晶硅层45的布置自由度小，因此，存在保护电路的面积变大的问题。
特别是，近几年，随着电路规格的复杂化，保护电路的适用部位也处于增多的趋向，因此，保护电路的面积的增大，会成为对半导体装置1整体的小型化的问题。
对此，在本实施例中，电阻元件211由形成在半导体基板40的扩散层44形成，因此，能够实现该电阻元件211的俯视面积的小面积化。因此，能够实现保护单元21以及22的小面积化，因此，即使在随着制造流程的细微化实现标准单元24至25(标准单元20a)的小面积化的情况下，也能够提高所述的配置亲和性。
并且，根据本实施例，半导体装置1，具有保护晶体管(保护单元21的保护晶体管212以及保护单元22的保护晶体管222)，以作为在保护电路中，介于并连接于电阻元件(保护单元21的电阻元件211以及保护单元22的电阻元件221)的第二电路侧的节点与接地电源线122(第二接地电源线)之间，将该节点与接地电源线122之间的电位差保持在规定的电压以下的保护元件。
据此，若将该节点的电压设为VNout、将规定的电压设为ΔV1，在成为VNout＞VSS2+ΔV1的情况下，保护晶体管(保护单元21的保护晶体管212以及保护单元22的保护晶体管222)击穿，从而能够降低VNout来保护第二电路。另一方面，若将规定的电压设为ΔV2，在成为VNout＜VSS2－ΔV2的情况下，保护晶体管(保护单元21的保护晶体管212以及保护单元22的保护晶体管222)接通，从而能够使VNout上升来保护第二电路。也就是说，针对正负的哪个浪涌电压，也能够保护第二电路。
《实施例2》
接着，对于实施例2涉及的关半导体装置的结构，进行详细说明。图7是示出本实施例的保护单元21A和标准单元24的详细布置图案的布置图。
如该图示出，在本实施例中，与实施例1相比，不同之处是，作为N阱41和P阱42的边界的阱边界40a，在俯视时在保护单元21A内弯折。
在本实施例中，保护电路，配置在阱边界40a弯折的部分，具体而言，配置在N阱41和P阱42之中的、俯视面积大的阱。
具体而言，如该图示出，在俯视保护单元21A的情况下，阱边界40a的一部分，突出到比标准单元24中的阱边界40a更靠近电源线121的一侧。
也就是说，如上所述，一般而言，在标准单元24中，由NMOS晶体管和PMOS晶体管构成的CMOS缓冲器被用作基本的电路结构。因此，在标准单元24中，在俯视时，N阱41和P阱42被形成为相同面积。
对此，在保护单元21A中，作为保护晶体管212，仅形成NMOS晶体管以及PMOS晶体管的任一方(本实施例中为NMOS晶体管)的晶体管，因此，不需要用于形成另一方的MOS晶体管的扩散区域以及阱。
因此，在本实施例中，在俯视时，在保护单元21内使阱边界40a弯折，从而使不需要的阱(本实施例中为N阱41)的面积变小，使需要的阱(本实施例中为P阱42)的面积变大，据此，能够确保用于作为扩散电阻的电阻元件211的扩散层44的大面积。
即使如此构成的半导体装置，也能够获得与所述实施例1同样的效果。
并且，根据本实施例，阱边界40a在保护单元21A内弯折，因此，在俯视时，能够将保护单元21A内形成有N阱41的区域形成为小。据此，能够缩小保护单元21A的单元高度，因此，能够实现更小面积的布置。
也就是说，即使在标准单元24的细微化进展的情况下，也能够维持为了实现电阻元件211所需要的电阻值(例如，200Ω)而需要的扩散层44的面积，并且，能够以与标准单元24相同的单元高度实现保护单元21A。也就是说，能够实现与细微化进展的标准单元24的配置亲和性高的保护单元21A。
《实施例3》
接着，对于实施例3涉及的半导体装置的结构，进行详细说明。图8是放大示出本实施例的域10与域20B的连接部分的简易布置图。
本实施例，与实施例1相比，不同之处是，保护电路代替保护晶体管212以及222，而具有保护二极管212B以及222B。具体而言，如该图示出，不同之处是，在保护单元21B中，代替保护晶体管212，而设置保护二极管212B，在保护单元22B中，代替保护晶体管222，而设置保护二极管222B。
在此，说明本实施例的保护电路的具体结构。而且，形成在保护单元21B的保护电路和形成在保护单元22B的保护电路，具有同样的结构，因此，以下，说明构成形成在保护单元21B的保护电路的电阻元件211以及保护二极管212B，省略说明保护单元22B的电阻元件221以及保护二极管222B。
保护二极管212B是，介于并连接于电阻元件211的第二电路侧的节点、与接地电源线122(第二接地电源线)之间，并且，将该节点、与接地电源线122之间的电位差保持在规定的电压以下的保护元件的一个例子。保护二极管212B，阳极与接地电源线122连接，阴极与电阻元件211的第二电路侧的节点连接。
即使这样的结构，形成在保护单元21B的保护电路也能够，保护第二电路不会受到第一电路中发生的浪涌。
具体而言，保护二极管212B，在从第一电路布线31经由输入到输入节点Nin的电压在规定的范围内的通常状态下截止。然而，若规定的范围外的低电位的浪涌电压(负的浪涌电压)施加到输入节点Nin，保护二极管212B则接通。
据此，保护电路的输出节点Nout的、与接地电源线122的电位差被保持在规定的电压以下。也就是说，保护电路，能够减少因浪涌电压输入到第二电路而导致第二电路的破坏。
接着，对于保护单元21B以及22B的布置，利用图9进行说明。而且，保护单元21B和保护单元22B，单元内的布置同样，因此，以下，说明保护单元21B，省略说明保护单元22B。
8的局部放大图，也是示出保护单元21B的详细布置图案的布置图。
保护二极管212B，由与输出节点Nout连接的作为N型的扩散层的扩散层44和P阱42之间的PN结实现，P阱42与连接于接地电源线122的扩散层44连接。
即使如此构成的半导体装置，也能够获得与所述实施例1同样的效果。
并且，根据本实施例，作为保护电路的保护元件，具有保护二极管(保护单元21B的保护二极管212B以及保护单元22B的保护二极管222B)。据此，与利用作为保护元件的保护晶体管的情况相比，能够实现俯视时的保护元件的小面积化，因此，能够实现更小面积的布置。
《实施例4》
接着，对于实施例4涉及的半导体装置的结构，进行详细说明。图10是示出本实施例的保护单元21C的详细布置图案的布置图。
如该图示出，在本实施例中，与实施例3相比，不同之处是，保护二极管212C的一方的节点(本实施例中为阳极)是，连接半导体基板40和接地电源线122(第二接地电源线)的基板接触区。该基板接触区，具体而言，连接半导体基板40的P阱42和接地电源线122。
也就是说，图10在，经由接触柱46与接地电源线122连接的扩散区域(不图示)被用作，保护二极管212C的阳极和向P阱42整体提供接地电源VSS2的基板接触区这双方。
即使根据这样的结构，形成在保护单元21C的保护电路，能够保护第二电路不会受到第一电路中发生的浪涌。
并且，根据本实施例，保护二极管212C的一方的节点是连接接地电源线122和P阱42的基板接触区(经由接触柱46与接地电源线122连接的扩散区域)，因此，与实施例3相比，能够实现更小面积的布置。
而且，在实施例3以及4中，仅示出保护二极管被形成在P阱42并与接地电源线122连接的情况，但是，也可以是还追加被形成在N阱41并与电源线121连接的其他的保护二极管的结构，在该结构的情况下，能够更提高浪涌保护能力。
也就是说，根据该结构，在保护电路的输出节点Nout，还与电源线121的电位差被保持在规定的电压以下。也就是说，保护电路，针对正负的哪个浪涌电压，都能够减少因该浪涌电压输入到第二电路而导致第二电路的破坏。
《实施例5》
接着，对于实施例5涉及的半导体装置的结构，利用图11以及图12进行详细说明。图11是放大示出本实施例的域10与域20D的连接部分的简易布置图。图12是图11的局部放大图，也是示出保护单元21D的详细布置图案的布置图。
而且，形成在保护单元21D的保护电路和形成在保护单元22D的保护电路，具有同样的结构，因此，以下，说明构成形成在保护单元21D的保护电路的电阻元件211、保护晶体管212以及缓冲器213(后述)，省略说明保护单元22B的电阻元件221、保护晶体管222以及缓冲器223。
在本实施例中，与实施例1相比，不同之处是，半导体装置，还具备介于并连接于各个电阻元件(保护单元21D的电阻元件211以及保护单元22D的电阻元件221)与第二电路之间的输出电路。具体而言，在本实施例中，该输出电路是，形成在保护单元21D以及22D的每一个的缓冲器213以及223。
如图12示出，本实施例的保护单元21D，相当于图4示出的保护单元21和标准单元24，由第一金属布线层47连接的结构。
在此，说明本实施例的保护电路的具体结构。
缓冲器213，输入节点与电阻元件221的第二电路侧的节点N1连接，输出节点与保护电路的输出节点Nout连接。如此，在保护单元21D的输出节点Nout设置缓冲器213，从而能够容易进行包括保护单元21D的域20的定时解析。
也就是说，一般而言，在标准单元间的信号中进行由自动工具的延迟计算时，在单元的输入和输出仅经由电阻连接的情况下，输入负载电容按照输出的状态发生变化，因此，延迟计算误差变大。对此，若本实施例那样输入和输出经由缓冲器213连接，则输出的状态难以给输入带来影响。
因此，通过在保护单元21D的输出节点Nout设置缓冲器213，例如，针对保护单元21D中的延迟时间、基于标准单元11与保护单元21D之间的布线的延迟时间、以及基于保护单元21D与标准单元23D之间的布线的延迟时间等，能够进行高精度的延迟计算。也就是说，针对保护单元21D，能够适用与标准单元相同的延迟计算方法。其结果为，能够削减设计余量来进行更高速的信号传递。
如此构成的半导体装置，与所述实施例1相比，小型化的效果比较低，但是，能够削减设计余量来实现高速的信号传递。
并且，如图12示出，在保护单元21D中，保护晶体管212的栅极、以及构成缓冲器213的CMOS晶体管的栅极，具有在俯视时在同一方向上延伸设置的形状。具体而言，构成保护晶体管212的四个NMOS晶体管的每一个的栅极、以及构成缓冲器213的两个CMOS晶体管的每一个的栅极是，在单元的高度方向(附图的上下方向)上延伸的细长形状。
据此，即使在采用多晶硅层45的延设方向被限定为一方向的布置规则的情况下，也能够制造本实施例的保护单元21D。
《实施例6》
接着，对于实施例6涉及的半导体装置的结构，进行详细说明。图13是放大示出本实施例的域10与域20E的连接部分的简易布置图。
在本实施例中，与实施例1相比，不同之处是，半导体装置，还具备，介于并连接于各个电阻元件(保护单元21D的电阻元件211以及保护单元22D的电阻元件221)与第二电路之间的输出电路。具体而言，在本实施例中，该输出电路是，被形成在标准单元23E以及25E的逻辑门231E以及251E。
更具体而言，在图13中，在标准单元23E形成有AND逻辑的逻辑门231E，在标准单元25E形成有AND逻辑的逻辑门251E。如此，在本实施例中，与实施例1相比，保护单元21以及22的输出节点，不与形成有缓冲器的标准单元23以及25连接，而与形成有逻辑门的标准单元23E以及25E连接。
即使如此构成的半导体装置，也能够获得与所述实施例1同样的效果。
并且，根据本实施例，在电阻元件(保护单元21的电阻元件211以及保护单元22的电阻元件221)与第二电路之间设置逻辑门(标准单元23E的逻辑门231E以及标准单元25E的逻辑门251E)，据此，例如，对逻辑门的两个输入节点之中的与来自保护单元的输入节点不同的另一方的输入节点进行控制，从而能够避免电源遮断时向第二电路的输入不稳定。
具体而言，在配置有第一电路的域10中电源(VDD1以及VSS1)被遮断的情况下，会有从第一电路输出的信号的电压成为不稳定(例如，VDD1与VSS1的中间电位等)的情况。在此情况下，若不稳定的电压的信号输入到第二电路，则会有例如第二电路进行出乎预料的工作的可能性。
于是，例如，在检测出域10的电源的遮断的情况下，从控制电路向逻辑门231E以及251E的另一方的输入节点提供接地电源(电位)VSS2，从而能够将逻辑门231E以及251E的输出电压设为接地电源VSS2。也就是说，能够将向第二电路的输入电压设为接地电源VSS2。因此，能够避免向第二电路的输入不稳定的状态。
而且，对于设置在电阻元件与第二电路之间的逻辑门，也可以不是AND逻辑，例如，也可以是OR逻辑，也可以是AND逻辑或OR逻辑的反转逻辑。并且，逻辑门也可以，不是形成在标准单元，而是形成在保护单元21以及22。
《实施例7》
接着，对于实施例7涉及的半导体装置的结构，利用图14以及图15进行详细说明。图14是放大示出本实施例的域10与域20F的连接部分的简易布置图。图15是图14的局部放大图，也是示出保护单元21F以及22F的详细布置图案的布置图。
而且，形成在保护单元21F的保护电路和形成在保护单元22F的保护电路，具有同样的结构，因此，以下说明形成在保护单元21F的保护电路，简化说明保护单元22F。
在所述各个实施例中，在保护单元间设置有标准单元。对此，在本实施例中，如图14以及图15示出，在本实施例中，分别形成有保护电路的多个保护单元21F以及22F，在单元的高度方向(规定方向)上彼此相邻配置。
具体而言，在本实施例中，保护单元21F以及22F在单元的高度方向(规定方向：附图上下方向)上彼此的一部分的边接触。更具体而言，邻接的保护单元21F和保护单元22F，共享接地电源线122，具有以该接地电源线122为中心反转的布置图案。
即使如此构成的半导体装置，也能够获得与所述实施例1同样的效果。
并且，根据本实施例，保护单元21F和22F，在单元的高度方向(规定方向)上彼此相邻配置，据此，能够缩小保护单元21F和22F所占的面积。
并且，在所述各个实施例中，保护单元和标准单元邻接配置。对此，在本实施例中，如图14以及图15示出，保护单元21F以及22F和标准单元23F以及25F也可以，虽然共享电源线，但是不邻接。也就是说，也可以在保护单元21F以及22F与标准单元23F以及25F之间，设置空白区域。
如此，在将保护单元21F以及22F彼此邻接配置，在保护单元21F以及22F与标准单元23F以及25F之间设置空白区域的情况下，在邻接的保护单元21F以及22F能够，不形成对保护单元21F以及22F不需要的N阱41，在全面形成需要的P阱42。因此，在此情况下，能够实现更小面积的布置。
并且，在本实施例中，保护单元21F和保护单元22F在单元的宽度方向(与规定方向正交的方向)上，被配置在互不相同的位置(错开的位置)。据此，能够确保保护单元21F以及保护单元22F的周围的大的空白区域。
一般而言，在半导体装置中，空白区域越小，设计自由度就越低，因此，在本实施例中，确保保护单元21F以及保护单元22F的周围的大的空白区域，据此，保护单元21F以及保护单元22F的配置的自由度大。因此，在本实施例中，能够利用EDA决定保护单元21F以及保护单元22F的配置位置，因此，能够缩短设计工时。
《实施例8》
接着，说明实施例8涉及的半导体装置的结构。在本实施例中，与实施例7相比，不同之处是，多个保护单元，在单元的宽度方向(与规定方向正交的方向)上，被配置在彼此相同的位置。
以下，对于本实施例，利用图16以及图17进行详细说明。图16是放大示出本实施8的域10与域20G的连接部分的简易布置图。图17是图16的局部放大图，也是示出保护单元21G以及22G的详细布置图案的布置图。
如这些图所示，在本实施例中，保护单元21G以及22G，在单元的宽度方向(与规定方向正交的方向)上，被配置在彼此相同的位置。具体而言，在本实施例中，保护单元21G以及22G，在单元的高度方向(规定方向：附图上下方向)上以彼此的边不错开的方式接触。也就是说，邻接的保护单元21G和保护单元22G，共享接地电源线122，具有在相同的位置以该接地电源线122为中心反转的布置图案。
即使如此构成的半导体装置，也能够获得与所述实施例1同样的效果。
并且，根据本实施例，保护单元21G和保护单元22G在单元的宽度方向(与规定方向正交的方向)上，被配置在彼此相同的位置(禁止错位)，从而能够实现比实施例7更小面积的布置。
《实施例9》
接着，说明实施例9涉及的半导体装置的结构。图18是示出本实施例的保护单元21H的详细布置图案的布置图。
在该图示出的保护单元21H，与实施例5的保护单元21D(参照图12)同样，形成有具有电阻元件211及保护晶体管212的保护电路、以及缓冲器213。但是，与保护单元21D相比，不同之处是，在保护单元21H内阱边界40a以L字状弯折。
具体而言，在本实施例中，在俯视保护单元21H的情况下，阱边界40a被形成为，切开矩形状的保护单元21H的一部分的角。也就是说，在俯视时，P阱42具有切开矩形状的一部分的角的形状，N阱41被形成在P阱42被切开的部分。
据此，在本实施例中，与实施例5相比，即使在保护单元21H内包括缓冲器213的情况下，也能够实现小面积的布置。
并且，在本实施例中，与实施例8同样，包括保护单元21H的多个保护单元在单元的宽度方向(与规定方向正交的方向)上，被配置在彼此相同的位置(禁止错位)，从而能够实现更小面积的布置。
《实施例10》
接着，说明实施例10涉及的半导体装置的结构。在本实施例中，与所述的各个实施例相比，不同之处是，保护单元的单元高度(规定方向的大小)为，标准单元的两倍。
以下，对于本实施例，利用图19以及图20进行详细说明。图19是放大示出本实施例的域10与域20I的连接部分的简易布置图。图20是图19的局部放大图，也是示出保护单元21I的详细布置图案的布置图。
而且，形成在保护单元21I的保护电路和形成在保护单元22I的保护电路，具有同样的结构，因此，以下说明形成在保护单元21I的保护电路，简化说明保护单元22I。
如这些图所示，保护单元21I以及22I的每一个，具有各个标准单元23F以及23F的两倍的单元高度，彼此邻接配置。具体而言，如图20示出，保护单元21I，将电阻元件211和保护晶体管212排列在单元的高度方向(附图上下方向)上，据此，与所述各个实施例相比，紧凑地配置电阻元件211以及保护晶体管212。据此，根据本实施例，能够实现更小面积的布置。
而且，保护单元21I以及22I的每一个的单元高度(规定方向的大小)，各个标准单元23F以及23F的两倍，也可以是三倍以上的整数倍。
《实施例11》
接着，说明实施例11涉及的半导体装置的结构。图21是本实施例涉及的半导体装置1J的简易接线图。该图示出的域10J以及域20J，相当于所述各个实施例的包括第一电路的域(例如，实施例1的域10等)以及包括第二电路的域(例如，实施例1的域20等)。
该图示出的垫301以及302的每一个是，半导体装置1J的电极垫，例如，经由导线焊，与该半导体装置1的封装体销(引线框架：外部电极)连接。
如该图示出，在本实施例中，分离到垫301以及302为止的接地电源VSS1以及VSS2被提供到域10J以及20J的每一个。如此，在电源系分离到作为半导体装置1J的电极垫的垫301以及302为止的半导体装置1J中，适用实施例1至10的任一个，从而能够充分确保浪涌保护能力，并且能够实现小面积的布置。
也就是说，半导体装置1J，具备实施例1至10的任一个结构，因此，具有与实施例1至10同样的效果。
《实施例12》
而且，半导体装置也可以，电源系分离到半导体装置的封装体销为止。图22是实施例12涉及的半导体装置1K的简易接线图。该图示出的域10K以及域20K，相当于所述实施例1至10的包括第一电路的域(例如，实施例1的域10等)以及包括第二电路的域(例如，实施例1的域20等)。
该图示出的封装体销401以及402的每一个是，半导体装置1K的引线框架(外部电极)，封装体销401与垫301由导线焊接连接，封装体销402与垫302由导线焊接连接。
如该图示出，在本实施例中，分离到封装体销401以及402为止的接地电源VSS1以及VSS2被提供到域10K以及20K的每一个。如此，在电源系分离到作为半导体装置1K的封装体销401以及402为止的半导体装置1K中，适用实施例1至10的任一个，从而能够充分确保浪涌保护能力，并且能够实现小面积的布置。
也就是说，半导体装置1K，具备实施例1至10的任一个结构，因此，具有与实施例1至10同样的效果。
《实施例13》
而且，分离的电源系也可以，经由高阻抗成分连接。图23是实施例13涉及的半导体装置1L的简易接线图。该图示出的域10L以及域20L，相当于所述实施例1至10的包括第一电路的域(例如，实施例1的域10等)以及包括第二电路的域(例如，实施例1的域20等)。
如该图示出，接地电源VSS1以及接地电源VSS2被提供到域10L以及20L的每一个。但是，连接垫301和域10L来向接地电源线112提供接地电源VSS1的布线311、与连接垫302和域20L来向接地电源线122提供接地电源VSS2的布线312，由具有高电阻的基板电阻303连接。
如此，即使在域10L以及20L之外，电源系由例如基板电阻303等的高电阻连接的半导体装置1L，也需要确保域10L以及20L之间的浪涌保护能力。因此，适用实施例1至10的任一个，从而能够充分确保浪涌保护能力，并且能够实现小面积的布置。
也就是说，半导体装置1L，具备实施例1至10的任一个结构，因此，具有与实施例1至10同样的效果。
《其他的实施例》
以上，说明了实施例1至13，但是，也能够将这些实施例中的任意的构成要素组合为新的实施例。并且，对各个实施例实施在不脱离本发明的宗旨的范围内本领域技术人员想到的各种变形而得到的变形例，以及内置各个实施例涉及的半导体装置的各种设备也包含在本发明中。
例如，在所述说明中说明了保护电路(保护单元内)的电阻元件由扩散区域形成的情况，但是，即使将一部分或全部的电阻在多晶硅或阱形成，也根据制造流程的布置规则，能够获得与所述各个实施例同等的效果。
并且，例如，配置在域10的标准单元的单元高度也可以与配置在域20的标准单元的单元高度不同，也可以是标准化的多种单元高度之中的、互不相同的单元高度。并且，在域10也可以不配置标准单元。并且，域10和域20也可以不形成在同一半导体基板40，在半导体装置中也可以，形成在互不相同的半导体基板的域10和域20装入在一个封装体。
并且，在所述说明中，作为保护电路的保护晶体管，以NMOS晶体管为例子进行了说明，但是，该保护晶体管也可以由PMOS晶体管构成。并且，作为保护电路的电阻元件，以N型的扩散层为例子进行了说明，但是，该电阻元件也可以由P型的扩散层构成。
并且，在所述实施例3以及4中也可以，扩大形成在P阱42的扩散层44的俯视面积，从而实现电阻元件的扩散层44和保护二极管的阴极的扩散层44的共同化。
例如，如图24示出，也可以实现实施例4的电阻元件211的扩散层44和保护二极管212C的扩散层44(参照图10)的共同化。图24是示出其他的实施例的保护单元21C的详细布置图案的布置图。
如该图示出，在本实施例中，与实施例4相比，不同之处是，形成保护二极管212C的阴极的扩散层44、和形成电阻元件211的扩散层44被共享。也就是说，在本实施例中，保护二极管212C的电阻元件211侧的节点是，形成在半导体基板40的扩散层44的端部、且形成电阻元件211的扩散层44的端部。
即使根据这样的结构，形成在保护单元21C的保护电路，也能够保护第二电路不会受到第一电路中发生的浪涌。也就是说，具有与实施例4同样的效果。
并且，根据本实施例，形成保护二极管212C的阴极的扩散层44和形成电阻元件211的扩散层44被共享，据此，与实施例4相比，能够实现更小面积的布置。
并且，保护电路的电阻元件和第二电路也可以短路。在此，“短路”示出两个构成要素连接的情况。并且，所述说明中的“连接”，不仅限于两个构成要素直接连接的情况下，在能够实现同样的功能的范围内，也包括该两个构成要素经由其他的构成要素连接的情况。
并且，也可以将保护电路的电阻元件和保护元件，配置在互不相同的阱，例如，电阻元件也可以是由形成在N阱41的P型的扩散层44形成的扩散电阻，保护元件也可以是配置在P阱42的N型的MOS晶体管。
如此，将保护电路的电阻元件和保护元件配置在互不相同的阱，从而在保护单元内不使阱边界40a弯折，也能够使保护单元的宽度变小。
并且，各个实施例涉及的半导体装置，能够保护内部电路(第二电路)，不仅限于因静电放电而导致的浪涌，例如，也不会受到因第一电路以及电源中产生的开关噪声等而产生的过电压。也就是说，所述的浪涌是指，与该浪涌的主要原因无关，而瞬间发生的非常高的电压(过电压)发生的现象。
并且，保护单元被配置在域20，但是，该域20的区域是，在半导体装置1中能够，根据分别以直线状延伸设置的电源线111和电源线122交替配置有多个的区域而推测的。也就是说，能够将配置在域20的保护单元定义为，在俯视时，在邻接的电源线111和接地电源线112之间配置有保护电路的电阻元件以及保护元件的单元。
并且，在所述说明中，说明了从第一电路输出的多个信号输入到第二电路，但是，进一步，也可以从第二电路输出的一个以上的信号输入到第一电路。在此情况下，进一步，形成有第一电路的域(例如，图1的域10)具备所述说明中的某个保护电路。
具体而言，该保护电路，包括：电阻元件，串联连接于第二电路与第一电路之间；以及保护元件，介于并连接于电阻元件的第一电路侧的节点、与接地电源线(例如，图10的接地电源线112)之间，将该节点与该接地电源线之间的电位差保持在规定的电压以下。并且，该保护电路，被形成在保护单元，该保护单元是被配置在规定的区域(例如，图1的域10)的、规定方向的大小为标准单元的规定方向的大小的整数倍的单元。
根据这样的结构，进一步，能够保护第一电路不会受到第二电路中发生的浪涌。
并且，本发明也可以，作为半导体装置的设计方法实现。图25是示出半导体装置的设计方法的流程图。
也就是说，该半导体装置的设计方法，所述半导体装置具备半导体基板，该半导体基板具有用于配置标准单元的规定的区域，所述标准单元是规定了规定方向的大小的电路块，半导体装置具备：第一电路，与第一接地电源线连接；第二电路，与独立于第一接地电源线的第二接地电源线连接，所述第二电路由多个标准单元构成；以及保护电路，介于并连接于第一电路以及第二电路之间，保护电路包括：电阻元件，串联连接于第一电路与第二电路之间；以及保护元件，介于并连接于电阻元件的第二电路侧的节点、与第二接地电源线之间，将该节点与该第二接地电源线之间的电位差保持在规定的电压以下，所述半导体装置的设计方法，包括：在规定的区域，决定配置用于构成第二电路的多个标准单元的位置的步骤(S11)；以及在规定的区域，决定配置保护单元的位置的步骤，该保护单元是形成有保护电路的、规定方向的大小为标准单元的规定方向的大小的整数倍的单元(S12)。
具体而言，半导体装置还具备，介于并连接于电阻元件与第二电路之间、并且被形成在保护单元的缓冲器，在该半导体装置的设计方法中，在决定配置保护单元的位置的步骤(S12)中，针对包括保护单元以及标准单元的单元间的延迟，通过适用与标准单元相同的延迟计算方法，从而计算延迟时间，根据计算结果决定配置该保护单元的位置。
这样的半导体装置的设计方法，例如由CAD装置等的计算机执行。并且，该设计方法是，通过设计者与计算机的相互操作，由该计算机执行的。
而且，决定多个标准单元的位置的步骤(S11)、和决定保护单元的位置的步骤(S12)，也可以依次执行，也可以替换顺序来执行，也可以同时执行。
例如，也可以由EDA等的自动工具，考虑标准单元以及保护单元间(电路块间)的定时以及布线性，从而同时执行这些步骤(S11以及S12)。也就是说，也可以同时决定多个标准单元的位置和保护单元的位置。
在此，所述说明的保护单元的单元高度为标准单元的单元高度的整数倍。也就是说，保护单元被小面积化，以与标准单元能够混在一起。因此，能够同时决定保护单元的位置和标准单元的位置。
因此，在半导体装置的设计方法中，优选的是，同时执行这些步骤(S11以及S12)。据此，能够将多个标准单元以及保护单元配置为最佳化。并且，能够迅速判断多个标准单元以及保护单元的布置的可否，因此，能够抑制设计工序的后退的发生。
本公开涉及的半导体装置，即使大的浪涌电流进入到内部也能够充分进行浪涌保护，因此，有用于车载设备等的电子设备中装载的半导体集成电路等。
符号说明
1、1J、1K、1L 半导体装置
10、10J、10K、10L、20、20B、20D、20E、20F、20G、20I、20J、20K、20L 域
11、12、20a、23、23D至23F、24、25、25E 标准单元
21、21A至21I、22、22B、22F、22、22I 保护单元
30至32、311、312 布线
40 半导体基板
40a 阱边界
41 N阱
42 P阱
44 扩散层
45 多晶硅层
46 接触柱
47 第一金属布线层
48 通孔
49 第二金属布线层
51、52 层间绝缘膜
110、120 缓冲器
111、121 电源线
112、122 接地电源线
211、221 电阻元件
212、222 保护晶体管
212B、212C、222B 保护二极管
213、223、231、251 缓冲器
231E、251E 逻辑门
241 CMOS缓冲器
301、302 垫
303 基板电阻
401、402 封装体销
Tr11至14、Tr21至Tr24 晶体管

Claims (21)

1.一种半导体装置，具备半导体基板，该半导体基板具有用于配置标准单元的规定的区域，所述标准单元是规定了规定方向的大小的电路块，所述半导体装置，具备：
第一电路，与第一接地电源线连接；
第二电路，与独立于所述第一接地电源线的第二接地电源线连接，所述第二电路由多个所述标准单元构成；以及
保护电路，介于并连接于所述第一电路以及所述第二电路之间，
所述保护电路，包括：
电阻元件，串联连接于所述第一电路与所述第二电路之间；以及
保护元件，介于并连接于所述电阻元件的所述第二电路侧的节点、与所述第二接地电源线之间，将该节点与该第二接地电源线之间的电位差保持在规定的电压以下，
所述保护电路被形成在保护单元，该保护单元被配置在所述规定的区域，该保护单元的所述规定方向的大小为所述标准单元的所述规定方向的大小的整数倍。
2.如权利要求1所述的半导体装置，
所述电阻元件，由形成在所述半导体基板的扩散层形成。
3.如权利要求1或2所述的半导体装置，
所述半导体基板包括N阱以及P阱，在所述规定的区域，所述N阱以及所述P阱的至少一方沿着与所述规定方向正交的方向被形成为带状，
在俯视时，所述N阱与所述P阱的边界弯折，
所述保护电路，被配置在所述N阱以及所述P阱之中的、俯视面积大的阱。
4.如权利要求1至3的任一项所述的半导体装置，
所述保护元件是晶体管。
5.如权利要求1至3的任一项所述的半导体装置，
所述保护元件是二极管。
6.如权利要求5所述的半导体装置，
所述二极管的所述第二接地电源线侧的节点是，用于连接所述半导体基板和所述第二接地电源线的基板接触区。
7.如权利要求5或6所述的半导体装置，
所述二极管的所述电阻元件侧的节点是，被形成在所述半导体基板的扩散层的端部，并且是形成所述电阻元件的扩散层的端部。
8.如权利要求1至7的任一项所述的半导体装置，
所述半导体装置包括，多个所述第二接地电源线，
所述第二接地电源线的每一个是，
在所述规定方向上彼此相邻的所述多个标准单元的边界，在与所述规定方向正交的方向上所述规定的区域内以直线状延伸设置的电源线，
所述第二接地电源线的每一个由所述保护电路与所述第二电路共享。
9.如权利要求8所述的半导体装置，
所述多个第二接地电源线的每一个的线宽，在所述规定的区域内大致一定。
10.如权利要求8或9所述的半导体装置，
所述多个第二接地电源线，在所述规定的区域内被形成在一个布线层。
11.如权利要求1至10的任一项所述的半导体装置，
所述保护单元的所述规定方向的大小为，所述标准单元的所述规定方向的大小的2以上的整数倍。
12.如权利要求1至11的任一项所述的半导体装置，
所述半导体装置还具备输出电路，该输出电路，介于并连接于所述电阻元件与所述第二电路之间。
13.如权利要求12所述的半导体装置，
所述输出电路是，被形成在所述保护单元的缓冲器。
14.如权利要求13所述的半导体装置，
在所述保护元件以及所述缓冲器的每一个包括晶体管的情况下，各个晶体管的栅极具有，在俯视时在同一方向上延伸设置的形状。
15.如权利要求12所述的半导体装置，
所述输出电路是，被形成在所述标准单元的逻辑门。
16.如权利要求1至11的任一项所述的半导体装置，
所述电阻元件和所述第二电路短路。
17.如权利要求1至16的任一项所述的半导体装置，
所述半导体装置具备，多个所述保护电路，
分别形成有所述保护电路的多个保护单元被配置为，在所述规定方向上彼此相邻。
18.如权利要求17所述的半导体装置，
所述多个保护单元，在与所述规定方向正交的方向上，被配置在彼此相同的位置。
19.如权利要求1所述的半导体装置，
所述电阻元件，由在所述保护单元内被形成在所述半导体基板的阱、或被配置在该半导体基板上的多晶硅形成。
20.一种半导体装置的设计方法，
所述半导体装置具备半导体基板，该半导体基板具有用于配置标准单元的规定的区域，所述标准单元是规定了规定方向的大小的电路块，
所述半导体装置，具备：
第一电路，与第一接地电源线连接；
第二电路，与独立于所述第一接地电源线的第二接地电源线连接，所述第二电路由多个所述标准单元构成；以及
保护电路，介于并连接于所述第一电路以及所述第二电路之间，
所述保护电路，包括：
电阻元件，串联连接于所述第一电路与所述第二电路之间；以及
保护元件，介于并连接于所述电阻元件的所述第二电路侧的节点、与所述第二接地电源线之间，将该节点与该第二接地电源线之间的电位差保持在规定的电压以下，
所述半导体装置的设计方法，包括：
在所述规定的区域，决定配置用于构成所述第二电路的所述多个标准单元的位置的步骤；以及
在所述规定的区域，决定配置保护单元的位置的步骤，在所述保护单元形成有所述保护电路，所述保护单元的所述规定方向的大小为所述标准单元的所述规定方向的大小的整数倍。
21.如权利要求20所述的半导体装置的设计方法，
所述半导体装置还具备缓冲器，该缓冲器介于并连接于所述电阻元件与所述第二电路之间，并且，被形成在所述保护单元，
在决定配置所述保护单元的位置的步骤中，
针对包括所述保护单元以及所述标准单元的单元间的延迟，通过适用与所述标准单元相同的延迟计算方法，从而计算延迟时间，根据计算结果决定配置该保护单元的位置。
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CN (1) CN107112281B (zh)
WO (1) WO2016110905A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220262787A1 (en) * 2019-11-06 2022-08-18 Socionext Inc. Semiconductor integrated circuit device
CN116613107A (zh) * 2023-07-21 2023-08-18 粤芯半导体技术股份有限公司 改善静电防护结构的制备方法及其结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929135B2 (en) * 2016-03-07 2018-03-27 Micron Technology, Inc. Apparatuses and methods for semiconductor circuit layout
JP7140994B2 (ja) * 2018-08-28 2022-09-22 株式会社ソシオネクスト 半導体集積回路装置
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334045A (ja) * 1993-05-24 1994-12-02 Hitachi Ltd 半導体集積回路装置
CN1204153A (zh) * 1997-06-13 1999-01-06 株式会社日立制作所 半导体集成电路器件
JP2000332206A (ja) * 1999-05-21 2000-11-30 Sharp Corp 半導体集積回路装置
US20040225985A1 (en) * 2003-05-09 2004-11-11 Nec Electronics Corporation Method for designing semiconductor circuit device, semiconductor circuit device, design system, and storage medium
JP2006245596A (ja) * 2006-04-03 2006-09-14 Ricoh Co Ltd 半導体装置
CN101030575A (zh) * 2006-02-28 2007-09-05 松下电器产业株式会社 半导体集成电路装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242228B2 (ja) * 1993-02-12 2001-12-25 富士通株式会社 静電保護回路付半導体集積回路及びそのレイアウト設計方法
JP3229809B2 (ja) 1995-08-31 2001-11-19 三洋電機株式会社 半導体装置
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
US6608744B1 (en) * 1999-11-02 2003-08-19 Oki Electric Industry Co., Ltd. SOI CMOS input protection circuit with open-drain configuration
JP4215482B2 (ja) * 2002-10-22 2009-01-28 Ｎｅｃエレクトロニクス株式会社 静電保護回路及び半導体装置
JP3848263B2 (ja) * 2003-01-15 2006-11-22 沖電気工業株式会社 半導体装置
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
JP2005057138A (ja) 2003-08-06 2005-03-03 Sanyo Electric Co Ltd 保護回路
JP2009130119A (ja) * 2007-11-22 2009-06-11 Toshiba Corp 半導体集積回路
JP5331195B2 (ja) 2009-10-19 2013-10-30 パナソニック株式会社 半導体装置
JP2012186236A (ja) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd レイアウト設計方法、レイアウト設計プログラム及びレイアウト設計装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334045A (ja) * 1993-05-24 1994-12-02 Hitachi Ltd 半導体集積回路装置
CN1204153A (zh) * 1997-06-13 1999-01-06 株式会社日立制作所 半导体集成电路器件
JP2000332206A (ja) * 1999-05-21 2000-11-30 Sharp Corp 半導体集積回路装置
US20040225985A1 (en) * 2003-05-09 2004-11-11 Nec Electronics Corporation Method for designing semiconductor circuit device, semiconductor circuit device, design system, and storage medium
CN101030575A (zh) * 2006-02-28 2007-09-05 松下电器产业株式会社 半导体集成电路装置
JP2006245596A (ja) * 2006-04-03 2006-09-14 Ricoh Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220262787A1 (en) * 2019-11-06 2022-08-18 Socionext Inc. Semiconductor integrated circuit device
US11824055B2 (en) * 2019-11-06 2023-11-21 Socionext Inc. Semiconductor integrated circuit device
CN116613107A (zh) * 2023-07-21 2023-08-18 粤芯半导体技术股份有限公司 改善静电防护结构的制备方法及其结构
CN116613107B (zh) * 2023-07-21 2024-01-26 粤芯半导体技术股份有限公司 改善静电防护结构的制备方法及其结构

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