JPH06334045A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06334045A JPH06334045A JP5144253A JP14425393A JPH06334045A JP H06334045 A JPH06334045 A JP H06334045A JP 5144253 A JP5144253 A JP 5144253A JP 14425393 A JP14425393 A JP 14425393A JP H06334045 A JPH06334045 A JP H06334045A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【目的】 簡単な構成でしかも入力端子にプローブを当
てることなく故障診断を可能にした半導体集積回路装置
を提供する。 【構成】 フリップフロップ回路を構成するセルと、そ
れに隣接して配置され、それと同じか整数倍の大きさの
セルで構成され、入力保護用の素子及び出力回路を構成
する素子が形成されてなるセルとをアレイ状態に配置し
ておいて、入力回路及び出力回路を上記フリップフロッ
プ回路と入力用又は出力用の素子を加えて構成するとと
もに、上記入力回路又は出力回路を構成するフリップフ
ロップ回路を含む内部論理回路の任意のフリップフロッ
プ回路を選択して書き込み／読み出しを可能にして故障
診断機能を持たせる。 【効果】 入力回路や出力回路及び内部回路を半導体チ
ップの任意の箇所に配置できるから回路設計が容易にな
るとともに、上記フリップフロップ回路を用いた入力回
路や出力回路を含めたランダム・アクセス・スキャン動
作により故障診断も容易に行うことができる。
てることなく故障診断を可能にした半導体集積回路装置
を提供する。 【構成】 フリップフロップ回路を構成するセルと、そ
れに隣接して配置され、それと同じか整数倍の大きさの
セルで構成され、入力保護用の素子及び出力回路を構成
する素子が形成されてなるセルとをアレイ状態に配置し
ておいて、入力回路及び出力回路を上記フリップフロッ
プ回路と入力用又は出力用の素子を加えて構成するとと
もに、上記入力回路又は出力回路を構成するフリップフ
ロップ回路を含む内部論理回路の任意のフリップフロッ
プ回路を選択して書き込み／読み出しを可能にして故障
診断機能を持たせる。 【効果】 入力回路や出力回路及び内部回路を半導体チ
ップの任意の箇所に配置できるから回路設計が容易にな
るとともに、上記フリップフロップ回路を用いた入力回
路や出力回路を含めたランダム・アクセス・スキャン動
作により故障診断も容易に行うことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、ランダム・アクセス・スキャン構成の故障診断
機能を持つゲートアレイのような半導体集積回路装置に
利用して有効な技術に関するものである。
に関し、ランダム・アクセス・スキャン構成の故障診断
機能を持つゲートアレイのような半導体集積回路装置に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、論理機能を有する半導体集積回路
装置（以下、論理ＬＳＩという場合がある。）入出力ピ
ン数が増加し、多いものでは数１００個ものピンを有す
るものがある。このように、入出力ピン数の多い論理Ｌ
ＳＩにおいては、内部論理回路の故障診断が困難とな
る。例えば、論理ＬＳＩのテスティングをプローブ検査
で行う場合、入出力ピン（端子）の数が多いと、端子間
隔が狭くなるため、全端子（パッド）へのプローブの正
確な接触が非常に難しくなる。特に、ＣＣＢ（Controll
ed Collapse Bonding)方式のＬＳＩにおいては、各端子
間の距離が短いために、全パッドへのプローブの接触が
難しくなる。
装置（以下、論理ＬＳＩという場合がある。）入出力ピ
ン数が増加し、多いものでは数１００個ものピンを有す
るものがある。このように、入出力ピン数の多い論理Ｌ
ＳＩにおいては、内部論理回路の故障診断が困難とな
る。例えば、論理ＬＳＩのテスティングをプローブ検査
で行う場合、入出力ピン（端子）の数が多いと、端子間
隔が狭くなるため、全端子（パッド）へのプローブの正
確な接触が非常に難しくなる。特に、ＣＣＢ（Controll
ed Collapse Bonding)方式のＬＳＩにおいては、各端子
間の距離が短いために、全パッドへのプローブの接触が
難しくなる。
【０００３】そのため、論理ＬＳＩの診断方式として、
シフト・スキャン方式が知られている。このシフト・ス
キャン方式は、診断時において、論理ＬＳＩ内の複数の
フリップフロップ回路を直列に接続することによって、
シフトレジスタとして動作させる方式である。すなわ
ち、診断時には、まず複数のフリップフロップがシフト
レジスタとして動作するように接続され、テストデータ
がシフトレジスタを構成する各フリップフロップ回路に
書き込まれる。その後、各フリップフロップ回路は、通
常動作時と同一の回路接続されることによって、各フリ
ップフロップ回路の後段の論理回路にテストデータを供
給可能にされる。次に、テストデータが後段の論理回路
に供給するように論理ＬＳＩが動作させられる。
シフト・スキャン方式が知られている。このシフト・ス
キャン方式は、診断時において、論理ＬＳＩ内の複数の
フリップフロップ回路を直列に接続することによって、
シフトレジスタとして動作させる方式である。すなわ
ち、診断時には、まず複数のフリップフロップがシフト
レジスタとして動作するように接続され、テストデータ
がシフトレジスタを構成する各フリップフロップ回路に
書き込まれる。その後、各フリップフロップ回路は、通
常動作時と同一の回路接続されることによって、各フリ
ップフロップ回路の後段の論理回路にテストデータを供
給可能にされる。次に、テストデータが後段の論理回路
に供給するように論理ＬＳＩが動作させられる。
【０００４】後段の論理回路は、テストデータに応答し
て所定の論理動作を実行し、その結果得られたデータ
（テスト結果データ）を、後段論理回路内にある複数の
フリップフロップ回路にラッチされる。テスト結果デー
タは、前記同様にフリップフロップ回路をシフトレジス
タとして動作するように接続することによって、論理Ｌ
ＳＩ外部に設けられたテスターへ出力される。
て所定の論理動作を実行し、その結果得られたデータ
（テスト結果データ）を、後段論理回路内にある複数の
フリップフロップ回路にラッチされる。テスト結果デー
タは、前記同様にフリップフロップ回路をシフトレジス
タとして動作するように接続することによって、論理Ｌ
ＳＩ外部に設けられたテスターへ出力される。
【０００５】したがって、従来の一般的なスキャン方式
の診断によると、フリップフロップ回路より後段の論理
回路のテストは容易である。しかし、入力回路から最初
のフリップフロップ回路までの論理回路の診断を行うに
は、入力端子にプローブを当ててテスト信号を入力する
必要があった。
の診断によると、フリップフロップ回路より後段の論理
回路のテストは容易である。しかし、入力回路から最初
のフリップフロップ回路までの論理回路の診断を行うに
は、入力端子にプローブを当ててテスト信号を入力する
必要があった。
【０００６】この問題を解決するために、論理ＬＳＩの
入力部にバウンダリ・スキャン・フリップフロップ回路
を設け、診断時にはこのフリップフロップ回路にテスト
データ（テストパターン）を保持させることによって、
プローブを用いた診断を不要にする方式が知られてい
る。アイ・イー・イー・イー 1990 バイポーラ サー
キット アンド テクノロジー ミーティング(IEEE 19
90 Bipolar Circuit andTechnology Meeting)6,2 pp122
-131 において、バウンダリ・スキャン・フリップフロ
ップをＥＣＬ（エミッタ・カップルド・ロジック）回路
と、ＣＭＯＳ（相補型ＭＯＳ）回路と組み合わせること
によって構成する技術が開示されている。
入力部にバウンダリ・スキャン・フリップフロップ回路
を設け、診断時にはこのフリップフロップ回路にテスト
データ（テストパターン）を保持させることによって、
プローブを用いた診断を不要にする方式が知られてい
る。アイ・イー・イー・イー 1990 バイポーラ サー
キット アンド テクノロジー ミーティング(IEEE 19
90 Bipolar Circuit andTechnology Meeting)6,2 pp122
-131 において、バウンダリ・スキャン・フリップフロ
ップをＥＣＬ（エミッタ・カップルド・ロジック）回路
と、ＣＭＯＳ（相補型ＭＯＳ）回路と組み合わせること
によって構成する技術が開示されている。
【０００７】他の診断方式として、ランダム・スキャン
方式が知られている。この診断方式は、半導体集積回路
装置内の各フリップフロップを、診断時にアドレス指定
できるように構成したものであり、これが上述のシフト
・スキャン方式と相違する点である。ランダム・スキャ
ン方式において、診断時に半導体集積回路装置内の１つ
のフリップフロップ回路が半導体集積回路装置の外部か
ら供給されたアドレス信号に基づいて、選択状態とされ
る。そして、その選択状態にされたフリップフロップ回
路に対するテストデータの設定又はテストデータの読み
出しが行われる。このようなランダム・スキャン方式に
関しては、米国特許４，７０１，９２２号公報がある。
方式が知られている。この診断方式は、半導体集積回路
装置内の各フリップフロップを、診断時にアドレス指定
できるように構成したものであり、これが上述のシフト
・スキャン方式と相違する点である。ランダム・スキャ
ン方式において、診断時に半導体集積回路装置内の１つ
のフリップフロップ回路が半導体集積回路装置の外部か
ら供給されたアドレス信号に基づいて、選択状態とされ
る。そして、その選択状態にされたフリップフロップ回
路に対するテストデータの設定又はテストデータの読み
出しが行われる。このようなランダム・スキャン方式に
関しては、米国特許４，７０１，９２２号公報がある。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
バウンダリ・スキャン・フリップフロップは、診断時に
おいてＥＣＬレベルの入力信号を受け、これをＣＭＯＳ
回路で構成されたフリップフロップでラッチし、再びＥ
ＣＬレベルの出力信号として次段の論理回路に送るとい
う回路形式である。そのため、レベル変換回路がＥＣＬ
入力部（シリーズゲート）とＣＭＯＳフリップフロップ
回路との間及びＣＭＯＳフリップフロップ回路とＥＣＬ
出力部との間にそれぞれ必要とされる。そのため、信号
レベルを合わせるための回路設計が面倒であるばかり
か、通常の動作時及び診断時における信号の伝達速度も
遅くなると考えられる。ランダム・スキャン方式では、
前記シフト・スキャン方式と同様に入力回路から最初の
フリップフロップ回路までの論理回路の診断を行うに
は、入力端子にプローブを当ててテスト信号を入力する
必要があった。
バウンダリ・スキャン・フリップフロップは、診断時に
おいてＥＣＬレベルの入力信号を受け、これをＣＭＯＳ
回路で構成されたフリップフロップでラッチし、再びＥ
ＣＬレベルの出力信号として次段の論理回路に送るとい
う回路形式である。そのため、レベル変換回路がＥＣＬ
入力部（シリーズゲート）とＣＭＯＳフリップフロップ
回路との間及びＣＭＯＳフリップフロップ回路とＥＣＬ
出力部との間にそれぞれ必要とされる。そのため、信号
レベルを合わせるための回路設計が面倒であるばかり
か、通常の動作時及び診断時における信号の伝達速度も
遅くなると考えられる。ランダム・スキャン方式では、
前記シフト・スキャン方式と同様に入力回路から最初の
フリップフロップ回路までの論理回路の診断を行うに
は、入力端子にプローブを当ててテスト信号を入力する
必要があった。
【０００９】この発明の目的は、簡単な構成でしかも入
力端子にプローブを当てることなく故障診断を可能にし
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
力端子にプローブを当てることなく故障診断を可能にし
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、フリップフロップ回路を構
成するセルと、それに隣接して配置され、それと同じか
整数倍の大きさのセルで構成され、入力保護用の素子及
び出力回路を構成する素子が形成されてなるセルとをア
レイ状態に配置しておいて、入力回路及び出力回路を上
記フリップフロップ回路と入力用又は出力用の素子を加
えて構成するとともに、上記入力回路又は出力回路を構
成するフリップフロップ回路を含む内部論理回路の任意
のフリップフロップ回路を選択して書き込み／読み出し
を可能にして故障診断機能を持たせる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、フリップフロップ回路を構
成するセルと、それに隣接して配置され、それと同じか
整数倍の大きさのセルで構成され、入力保護用の素子及
び出力回路を構成する素子が形成されてなるセルとをア
レイ状態に配置しておいて、入力回路及び出力回路を上
記フリップフロップ回路と入力用又は出力用の素子を加
えて構成するとともに、上記入力回路又は出力回路を構
成するフリップフロップ回路を含む内部論理回路の任意
のフリップフロップ回路を選択して書き込み／読み出し
を可能にして故障診断機能を持たせる。
【００１１】
【作用】上記した手段によれば、入力回路や出力回路及
び内部回路を半導体チップの任意の箇所に配置できるか
ら回路設計が容易になるとともに、上記フリップフロッ
プ回路を用いた入力回路や出力回路を含めたランダム・
アクセス・スキャン動作により故障診断も容易に行うこ
とができる。
び内部回路を半導体チップの任意の箇所に配置できるか
ら回路設計が容易になるとともに、上記フリップフロッ
プ回路を用いた入力回路や出力回路を含めたランダム・
アクセス・スキャン動作により故障診断も容易に行うこ
とができる。
【００１２】
【実施例】図１には、この発明に係る半導体集積回路装
置（論理ＬＳＩ）の一実施例の概略構成図が示されてい
る。同図は、半導体チップにおける幾何学的な配置に合
わせてセルが描かれている。同図では、７×９のセルが
アレイ状態に配置されている。実際の半導体集積回路装
置では、ユーザーの機能に応じた所定のデータ処理等の
ディジタル信号処理を実現するために多数のセルが配置
されている。
置（論理ＬＳＩ）の一実施例の概略構成図が示されてい
る。同図は、半導体チップにおける幾何学的な配置に合
わせてセルが描かれている。同図では、７×９のセルが
アレイ状態に配置されている。実際の半導体集積回路装
置では、ユーザーの機能に応じた所定のデータ処理等の
ディジタル信号処理を実現するために多数のセルが配置
されている。
【００１３】この実施例では、フリップフロップ回路を
構成することのできるセルＦＦと、入力回路に必要な保
護回路等を構成する素子や、出力回路を構成する素子か
らなる入出力用のセルＩ／Ｏが規則的に配置される。す
なわち、フリップフロップ回路を構成するセルＦＦの隣
に、それと同じ大きさからなる入出力用のセルＩ／Ｏが
並んで配置される。
構成することのできるセルＦＦと、入力回路に必要な保
護回路等を構成する素子や、出力回路を構成する素子か
らなる入出力用のセルＩ／Ｏが規則的に配置される。す
なわち、フリップフロップ回路を構成するセルＦＦの隣
に、それと同じ大きさからなる入出力用のセルＩ／Ｏが
並んで配置される。
【００１４】この実施例では、入力端子や出力端子にプ
ローブを当てることなく、故障診断を可能にするめため
に、入力回路や出力回路は、同図に斜線を付したセルの
ように、セルＦＦとセルＩ／Ｏからなる２つのセルを組
み合わせて、入力回路と出力回路を構成する。
ローブを当てることなく、故障診断を可能にするめため
に、入力回路や出力回路は、同図に斜線を付したセルの
ように、セルＦＦとセルＩ／Ｏからなる２つのセルを組
み合わせて、入力回路と出力回路を構成する。
【００１５】入力端子と出力端子は電源用端子とともに
ＣＣＢにより実装基板の電極と接続されるものであるの
で、上記セルが形成される半導体チップの表面にアレイ
状に設けられる。それ故、上記アレイ状の任意のセルが
入力回路や出力回路として用いることができる。これに
より、回路設計が簡単となり、入力信号や出力信号の引
回しがなく、動作の高速化や動作マージンを改善するこ
ともできる。
ＣＣＢにより実装基板の電極と接続されるものであるの
で、上記セルが形成される半導体チップの表面にアレイ
状に設けられる。それ故、上記アレイ状の任意のセルが
入力回路や出力回路として用いることができる。これに
より、回路設計が簡単となり、入力信号や出力信号の引
回しがなく、動作の高速化や動作マージンを改善するこ
ともできる。
【００１６】半導体集積回路装置の製造においては、セ
ル数等が異なる何種類かのゲートアレイを用意しておけ
ばよい。これにより、回路素子の下地が形成された半導
体集積回路装置が形成されるウェハを共通化でき、その
ようなウェハを在庫として見込み生産できる。これによ
り、最終的には小量多品種とされる特定用途向の半導体
集積回路装置の量産性を向上させることができる。
ル数等が異なる何種類かのゲートアレイを用意しておけ
ばよい。これにより、回路素子の下地が形成された半導
体集積回路装置が形成されるウェハを共通化でき、その
ようなウェハを在庫として見込み生産できる。これによ
り、最終的には小量多品種とされる特定用途向の半導体
集積回路装置の量産性を向上させることができる。
【００１７】また、上記のように下地が形成されたウェ
ハを予め製造して置くことができるから、マスタースラ
イス方式による配線設計の完了により、配線製造工程を
追加させるだけで所望の回路機能を持つ半導体集積回路
装置を得ることができるようになる。
ハを予め製造して置くことができるから、マスタースラ
イス方式による配線設計の完了により、配線製造工程を
追加させるだけで所望の回路機能を持つ半導体集積回路
装置を得ることができるようになる。
【００１８】図２には、この発明に係る半導体集積回路
装置（論理ＬＳＩ）の他の一実施例の概略構成図が示さ
れている。同図では、フリップフロップを構成すること
ができるセルＦＦに対して、その３倍の大きさを持つ入
力回路又は出力回路用の素子を構成するセルＩ／Ｏが設
けられる。このセルＩ／Ｏは、セルＦＦに隣接して配置
され、セルＦＦの４個分を単位として上下左右に繰り返
しパターンで構成される。
装置（論理ＬＳＩ）の他の一実施例の概略構成図が示さ
れている。同図では、フリップフロップを構成すること
ができるセルＦＦに対して、その３倍の大きさを持つ入
力回路又は出力回路用の素子を構成するセルＩ／Ｏが設
けられる。このセルＩ／Ｏは、セルＦＦに隣接して配置
され、セルＦＦの４個分を単位として上下左右に繰り返
しパターンで構成される。
【００１９】このように、１個のフリップフロップ回路
を構成することができるセルＦＦに対して、１個の入力
回路又は出力回路を構成するたための素子が形成される
セルＩ／Ｏとを組み合わせるものの他、セルＦＦに対し
てその２個分の面積によりセルＩ／Ｏが構成されるもの
では、２個のセルＦＦに対して１個のセルＩ／Ｏを組み
合わせて、１つの単位を構成するものであってもよい。
を構成することができるセルＦＦに対して、１個の入力
回路又は出力回路を構成するたための素子が形成される
セルＩ／Ｏとを組み合わせるものの他、セルＦＦに対し
てその２個分の面積によりセルＩ／Ｏが構成されるもの
では、２個のセルＦＦに対して１個のセルＩ／Ｏを組み
合わせて、１つの単位を構成するものであってもよい。
【００２０】例えば、図２の例では、２個のセルＦＦを
横又は縦方向に並べ、１個のセルＩ／Ｏを上記２個のセ
ルＦＦの上又は横に隣接して配置させるようにし、全体
でセル４個分からなる方形の単位セルを構成してもよ
い。このように、入力回路や出力回路を構成する回路素
子の大きさや、その配置は種々の実施形態を採ることが
できる。
横又は縦方向に並べ、１個のセルＩ／Ｏを上記２個のセ
ルＦＦの上又は横に隣接して配置させるようにし、全体
でセル４個分からなる方形の単位セルを構成してもよ
い。このように、入力回路や出力回路を構成する回路素
子の大きさや、その配置は種々の実施形態を採ることが
できる。
【００２１】なお、セルＦＦは、フリップフロップ回路
を構成するもの他、そこに形成された素子を用いて組合
せ論理回路を構成する単位ゲート回路を構成することも
できることはいうまでもない。それ故、セルＦＦは、フ
リップフロップ回路を構成できるだけの素子の他に、上
記のような単位ゲート回路を構成することも想定した素
子が下地として作り込まれるものである。
を構成するもの他、そこに形成された素子を用いて組合
せ論理回路を構成する単位ゲート回路を構成することも
できることはいうまでもない。それ故、セルＦＦは、フ
リップフロップ回路を構成できるだけの素子の他に、上
記のような単位ゲート回路を構成することも想定した素
子が下地として作り込まれるものである。
【００２２】図３には、上記セルＩ／Ｏを構成する回路
素子の一実施例を説明するための回路図が示されてい
る。同図においては、各素子の用途の理解を容易にする
ために、それが実際使用される形態の回路図として示さ
れている。ダイオードＤ１とＤ２は、静電破壊保護素子
を構成するものである。抵抗Ｒ１は、ダンピング抵抗と
して用いられる。抵抗Ｒ２は、プルアップ若しくはプル
ダウン又は終端抵抗として選択的に用いられる。トラン
ジスタＱ１〜Ｑ３と抵抗Ｒ３と、上記トランジスタＱ１
とＱ２の共通エミッタに設けられる定電流源Ｉｏは、出
力バッファ用に形成される。上記出力トランジスタＱ３
は、所望の出力電流が得るために、差動トランジスタＱ
１，Ｑ２を構成するトランジスタに比べて比較的大きな
サイズにより形成される。
素子の一実施例を説明するための回路図が示されてい
る。同図においては、各素子の用途の理解を容易にする
ために、それが実際使用される形態の回路図として示さ
れている。ダイオードＤ１とＤ２は、静電破壊保護素子
を構成するものである。抵抗Ｒ１は、ダンピング抵抗と
して用いられる。抵抗Ｒ２は、プルアップ若しくはプル
ダウン又は終端抵抗として選択的に用いられる。トラン
ジスタＱ１〜Ｑ３と抵抗Ｒ３と、上記トランジスタＱ１
とＱ２の共通エミッタに設けられる定電流源Ｉｏは、出
力バッファ用に形成される。上記出力トランジスタＱ３
は、所望の出力電流が得るために、差動トランジスタＱ
１，Ｑ２を構成するトランジスタに比べて比較的大きな
サイズにより形成される。
【００２３】図４には、セルＦＦを構成する回路素子の
一実施例を説明するための回路図が示されている。同図
においては、各素子の用途の理解を容易にするために、
それがフリップフロップ回路を構成するために接続され
た形態に対応した回路図で示されている。それ故、セル
ＦＦに形成される全ての素子が示されているわけではな
く、論理ゲートを構成するの等のために形成されている
素子が一部省略されている。
一実施例を説明するための回路図が示されている。同図
においては、各素子の用途の理解を容易にするために、
それがフリップフロップ回路を構成するために接続され
た形態に対応した回路図で示されている。それ故、セル
ＦＦに形成される全ての素子が示されているわけではな
く、論理ゲートを構成するの等のために形成されている
素子が一部省略されている。
【００２４】同図の各回路素子に付された回路記号は、
回路図が複雑になり見にくくなってしまうのを防ぐため
に、前記図１のものや後述する回路図のものと一部重複
しているが、それぞれは別個の回路機能を持つものであ
ると理解されたい。
回路図が複雑になり見にくくなってしまうのを防ぐため
に、前記図１のものや後述する回路図のものと一部重複
しているが、それぞれは別個の回路機能を持つものであ
ると理解されたい。
【００２５】差動トランジスタＱ１とＱ４の共通エミッ
タには、クロックＣＫを受けるトランジスタＱ７が接続
される。このトランジスタＱ７のエミッタには、定電圧
ＶＣＳがベースに供給されたトランジスタＱ１２とエミ
ッタ抵抗Ｒ５からなる定電流源が設けられる。
タには、クロックＣＫを受けるトランジスタＱ７が接続
される。このトランジスタＱ７のエミッタには、定電圧
ＶＣＳがベースに供給されたトランジスタＱ１２とエミ
ッタ抵抗Ｒ５からなる定電流源が設けられる。
【００２６】上記トランジスタＱ１のベースには、シテ
スムデータ端子Ｄが接続される。トランジスタＱ４のベ
ースには、−１．１５Ｖのような基準電圧ＶＢＢが供給
される。これらの回路は、通常動作用の入力回路とされ
る。
スムデータ端子Ｄが接続される。トランジスタＱ４のベ
ースには、−１．１５Ｖのような基準電圧ＶＢＢが供給
される。これらの回路は、通常動作用の入力回路とされ
る。
【００２７】ラッチ機能を付加するために、上記トラン
ジスタＱ７には差動形態にされたトランジスタＱ８が設
けられる。このトランジスタＱ８のベースには、クロッ
クＣＫに対して逆相にされたクロックＣＫＢが供給され
る。このトランジスタＱ８のコレクタには、ベースとコ
レクタとが互いに交差接続されてラッチ形態にされた差
動トランジスタＱ５，Ｑ６が設けられる。これらの差動
トランジスタＱ５とＱ６のコレクタには、負荷抵抗Ｒ１
とＲ２が設けられる。
ジスタＱ７には差動形態にされたトランジスタＱ８が設
けられる。このトランジスタＱ８のベースには、クロッ
クＣＫに対して逆相にされたクロックＣＫＢが供給され
る。このトランジスタＱ８のコレクタには、ベースとコ
レクタとが互いに交差接続されてラッチ形態にされた差
動トランジスタＱ５，Ｑ６が設けられる。これらの差動
トランジスタＱ５とＱ６のコレクタには、負荷抵抗Ｒ１
とＲ２が設けられる。
【００２８】上記ラッチ部の出力信号は、エミッタフォ
ロワ出力トランジスタＱ１０とＱ１１を通して出力され
る。トランジスタＱ１０とＱ１１のエミッタは、出力端
子ＱとＱ’に接続される。これらのトランジスタＱ１０
とＱ１１のエミッタには、エミッタ負荷抵抗Ｒ３とＲ４
が設けられる。特に制限されないが、電流消費を小さく
するために、抵抗Ｒ３とＲ４が接続される電源は、−２
ＶのようなＶＴＴとされる。これに対して、定電流源を
構成するエミッタ抵抗Ｒ５は、電源電圧ＶＥＥに接続さ
れる。また、負荷抵抗Ｒ１，Ｒ２や出力トランジスタＱ
１０，Ｑ１１のコレクタは、回路の接地電位に接続され
る。
ロワ出力トランジスタＱ１０とＱ１１を通して出力され
る。トランジスタＱ１０とＱ１１のエミッタは、出力端
子ＱとＱ’に接続される。これらのトランジスタＱ１０
とＱ１１のエミッタには、エミッタ負荷抵抗Ｒ３とＲ４
が設けられる。特に制限されないが、電流消費を小さく
するために、抵抗Ｒ３とＲ４が接続される電源は、−２
ＶのようなＶＴＴとされる。これに対して、定電流源を
構成するエミッタ抵抗Ｒ５は、電源電圧ＶＥＥに接続さ
れる。また、負荷抵抗Ｒ１，Ｒ２や出力トランジスタＱ
１０，Ｑ１１のコレクタは、回路の接地電位に接続され
る。
【００２９】この実施例では、上記のようなフリップフ
ロップ回路に診断機能を付加するために、上記トランジ
スタＱ７，Ｑ８とエミッタが共通化されたトランジスタ
Ｑ１３とＱ１４が設けられる。トランジスタＱ１３のベ
ースは、セット端子Ｓに接続される。トランジスタＱ１
４のベースは、リセット端子Ｒに接続される。これらの
トランジスタＱ１３とＱ１４のコレクタは、上記ラッチ
回路の一対の入出力ノードに接続され、トランジスタＱ
１３がオン状態にされたときにラッチ部をセット状態に
し、トランジスタＱ１４がオン状態にされたときにラッ
チ部をリセット状態にさせる。
ロップ回路に診断機能を付加するために、上記トランジ
スタＱ７，Ｑ８とエミッタが共通化されたトランジスタ
Ｑ１３とＱ１４が設けられる。トランジスタＱ１３のベ
ースは、セット端子Ｓに接続される。トランジスタＱ１
４のベースは、リセット端子Ｒに接続される。これらの
トランジスタＱ１３とＱ１４のコレクタは、上記ラッチ
回路の一対の入出力ノードに接続され、トランジスタＱ
１３がオン状態にされたときにラッチ部をセット状態に
し、トランジスタＱ１４がオン状態にされたときにラッ
チ部をリセット状態にさせる。
【００３０】通常動作モードでは、セット端子Ｓとリセ
ット端子Ｒが共にロウレベルにされる。これにより、フ
リップフロップ回路は、クロック信号ＣＫがハイレベル
で、クロック信号ＣＫＢがロウレベルにされたとき、ト
ランジスタＱ７がオン状態になり、トランジスタＱ８が
オフ状態にされる。トランジスタＱ７のオン状態により
トランジスタＱ１２のコレクタ定電流が差動トランジス
タＱ１，Ｑ４に流れるようにされ、トランジスタＱ８の
オフ状態によりラッチ部のトランジスタＱ５とＱ６には
動作電流が流れなくされる。その結果、データ端子Ｄか
ら供給された入力信号が差動トランジスタＱ１とＱ４及
び出力トランジスタＱ１０とＱ１１を通してそのまま出
力端子Ｑに伝達され、出力端子Ｑ’からその反転信号が
出力される。
ット端子Ｒが共にロウレベルにされる。これにより、フ
リップフロップ回路は、クロック信号ＣＫがハイレベル
で、クロック信号ＣＫＢがロウレベルにされたとき、ト
ランジスタＱ７がオン状態になり、トランジスタＱ８が
オフ状態にされる。トランジスタＱ７のオン状態により
トランジスタＱ１２のコレクタ定電流が差動トランジス
タＱ１，Ｑ４に流れるようにされ、トランジスタＱ８の
オフ状態によりラッチ部のトランジスタＱ５とＱ６には
動作電流が流れなくされる。その結果、データ端子Ｄか
ら供給された入力信号が差動トランジスタＱ１とＱ４及
び出力トランジスタＱ１０とＱ１１を通してそのまま出
力端子Ｑに伝達され、出力端子Ｑ’からその反転信号が
出力される。
【００３１】クロック信号ＣＫがロウレベルに、クロッ
ク信号ＣＫＢがハイレベルにされると、これに応じてト
ランジスタＱ７がオフ状態に、トランジスタＱ８がオン
状態にされる。トランジスタＱ８のオン状態によりトラ
ンジスタＱ１２のコレクタ定電流がラッチ部を構成する
差動トランジスタＱ５，Ｑ６に流れるようにされ、トラ
ンジスタＱ８のオフ状態により入力部のトランジスタＱ
１とＱ４には動作電流が流れなくされる。その結果、デ
ータ端子Ｄから供給された入力信号が差動トランジスタ
Ｑ５とＱ６のラッチ部で保持され、出力トランジスタＱ
１０とＱ１１を通して出力される。
ク信号ＣＫＢがハイレベルにされると、これに応じてト
ランジスタＱ７がオフ状態に、トランジスタＱ８がオン
状態にされる。トランジスタＱ８のオン状態によりトラ
ンジスタＱ１２のコレクタ定電流がラッチ部を構成する
差動トランジスタＱ５，Ｑ６に流れるようにされ、トラ
ンジスタＱ８のオフ状態により入力部のトランジスタＱ
１とＱ４には動作電流が流れなくされる。その結果、デ
ータ端子Ｄから供給された入力信号が差動トランジスタ
Ｑ５とＱ６のラッチ部で保持され、出力トランジスタＱ
１０とＱ１１を通して出力される。
【００３２】前記のようにフリップフロップ回路を入力
回路や出力回路として使用するときには、上記クロック
信号ＣＫがハイレベルに、クロック信号ＣＫＢがロウレ
ベルにされて、データ端子Ｄから入力された入力信号を
そのまま通過させる。
回路や出力回路として使用するときには、上記クロック
信号ＣＫがハイレベルに、クロック信号ＣＫＢがロウレ
ベルにされて、データ端子Ｄから入力された入力信号を
そのまま通過させる。
【００３３】診断モードでは、クロック信号ＣＫがロウ
レベルに、クロック信号ＣＫＢがハイレベルにされる。
そして、セット端子Ｓとリセット端子Ｒにテストデータ
が入力される。例えば、ラッチ部のトランジスタＱ６が
オン状態でトランジスタＱ５がオフ状態にされていたと
き、セット端子Ｓにハイレベルを供給すると、トランジ
スタＱ１３がオン状態になって、ラッチ部の差動トラン
ジスタＱ６のベース電位をロウレベルに引き抜いてオフ
状態にさせる。このトランジスタＱ６のオフ状態によ
り、そのコレクタ電位がハイレベルになってトランジス
タＱ５をオン状態にさせる。これにより、出力端子Ｑか
らトランジスタＱ６のオフ状態に対応してハイレベルが
出力され、出力端子Ｑ’からトランジスタＱ５のオン状
態に対応してロウレベルが出力される。
レベルに、クロック信号ＣＫＢがハイレベルにされる。
そして、セット端子Ｓとリセット端子Ｒにテストデータ
が入力される。例えば、ラッチ部のトランジスタＱ６が
オン状態でトランジスタＱ５がオフ状態にされていたと
き、セット端子Ｓにハイレベルを供給すると、トランジ
スタＱ１３がオン状態になって、ラッチ部の差動トラン
ジスタＱ６のベース電位をロウレベルに引き抜いてオフ
状態にさせる。このトランジスタＱ６のオフ状態によ
り、そのコレクタ電位がハイレベルになってトランジス
タＱ５をオン状態にさせる。これにより、出力端子Ｑか
らトランジスタＱ６のオフ状態に対応してハイレベルが
出力され、出力端子Ｑ’からトランジスタＱ５のオン状
態に対応してロウレベルが出力される。
【００３４】上記のようにトランジスタＱ５がオン状態
で、トランジスタＱ６がオフ状態にされるセット状態に
おいて、セット端子Ｓをロウレベルにし、リセット端子
Ｒをハイレベルにすると、トランジスタＱ１４がオン状
態になって、ラッチ部の差動トランジスタＱ５のベース
電位をロウレベルに引き抜いてオフ状態にさせる。この
トランジスタＱ５のオフ状態により、そのコレクタ電位
がハイレベルになってトランジスタＱ６をオン状態にさ
せる。これにより、出力端子ＱからトランジスタＱ６の
オン状態に対応してロウレベルが出力され、出力端子
Ｑ’からトランジスタＱ５のオフ状態に対応してハイレ
ベルが出力される。
で、トランジスタＱ６がオフ状態にされるセット状態に
おいて、セット端子Ｓをロウレベルにし、リセット端子
Ｒをハイレベルにすると、トランジスタＱ１４がオン状
態になって、ラッチ部の差動トランジスタＱ５のベース
電位をロウレベルに引き抜いてオフ状態にさせる。この
トランジスタＱ５のオフ状態により、そのコレクタ電位
がハイレベルになってトランジスタＱ６をオン状態にさ
せる。これにより、出力端子ＱからトランジスタＱ６の
オン状態に対応してロウレベルが出力され、出力端子
Ｑ’からトランジスタＱ５のオフ状態に対応してハイレ
ベルが出力される。
【００３５】このように診断モードのときには、クロッ
ク信号ＣＫをロウレベルに、ＣＫＢをハイレベルにする
ことによって、フリップフロップ回路は、ＳＲフリップ
フロップ回路としての動作を行うようにされる。
ク信号ＣＫをロウレベルに、ＣＫＢをハイレベルにする
ことによって、フリップフロップ回路は、ＳＲフリップ
フロップ回路としての動作を行うようにされる。
【００３６】図５には、この発明に係る半導体集積回路
装置における入力回路の一実施例の構成図が示されてい
る。この実施例では、上記のようなセルＦＦとセルＩ／
Ｏが組み合わせされて入力回路が構成される。すなわ
ち、セルＩ／Ｏのうちの静電破壊保護素子としてのダイ
オードＤ１，Ｄ２と、ダンピング抵抗Ｒ１とプルダウン
抵抗Ｒ２とを組み合わせて、前記のようなフリップフロ
ップ回路を構成するセルＦＦの入力端子Ｄに入力ピンか
ら供給された入力信号を伝える。フリップフロップ回路
ＦＦには、スキャン信号として、前記のようなクロック
信号ＣＫ，ＣＫＢやセット信号Ｓやリセット信号Ｒが供
給される。
装置における入力回路の一実施例の構成図が示されてい
る。この実施例では、上記のようなセルＦＦとセルＩ／
Ｏが組み合わせされて入力回路が構成される。すなわ
ち、セルＩ／Ｏのうちの静電破壊保護素子としてのダイ
オードＤ１，Ｄ２と、ダンピング抵抗Ｒ１とプルダウン
抵抗Ｒ２とを組み合わせて、前記のようなフリップフロ
ップ回路を構成するセルＦＦの入力端子Ｄに入力ピンか
ら供給された入力信号を伝える。フリップフロップ回路
ＦＦには、スキャン信号として、前記のようなクロック
信号ＣＫ，ＣＫＢやセット信号Ｓやリセット信号Ｒが供
給される。
【００３７】通常動作時には、上記フリップフロップ回
路ＦＦのクロック信号ＣＫがロウレベルに、ＣＫＢがハ
イレベルに固定されることによって、入力信号をそのま
ま通過させる入力回路としての動作を行い、診断モード
ときには入力端子に対してプローブを接触させることな
く、ランダム・アクセス・スキャン動作によりセット／
リセットにより任意の入力データを保持させることがで
きる。
路ＦＦのクロック信号ＣＫがロウレベルに、ＣＫＢがハ
イレベルに固定されることによって、入力信号をそのま
ま通過させる入力回路としての動作を行い、診断モード
ときには入力端子に対してプローブを接触させることな
く、ランダム・アクセス・スキャン動作によりセット／
リセットにより任意の入力データを保持させることがで
きる。
【００３８】図６には、この発明に係る半導体集積回路
装置における出力回路の一実施例の構成図が示されてい
る。この実施例では、上記のようなセルＦＦとセルＩ／
Ｏが組み合わせされて出力回路が構成される。すなわ
ち、セルＩ／Ｏのうちの静電破壊保護素子としてのダイ
オードＤ１，Ｄ２と、出力バッファを構成するトランジ
スタＱ１〜Ｑ３及び抵抗Ｒ３と定電流源Ｉｏとを組み合
わせて、前記のようなフリップフロップ回路を構成する
セルＦＦを通した出力信号を外部ピンへ送出させる。フ
リップフロップ回路ＦＦには、スキャン信号として、前
記のようなクロック信号ＣＫ，ＣＫＢやセット信号Ｓや
リセット信号Ｒが供給される。
装置における出力回路の一実施例の構成図が示されてい
る。この実施例では、上記のようなセルＦＦとセルＩ／
Ｏが組み合わせされて出力回路が構成される。すなわ
ち、セルＩ／Ｏのうちの静電破壊保護素子としてのダイ
オードＤ１，Ｄ２と、出力バッファを構成するトランジ
スタＱ１〜Ｑ３及び抵抗Ｒ３と定電流源Ｉｏとを組み合
わせて、前記のようなフリップフロップ回路を構成する
セルＦＦを通した出力信号を外部ピンへ送出させる。フ
リップフロップ回路ＦＦには、スキャン信号として、前
記のようなクロック信号ＣＫ，ＣＫＢやセット信号Ｓや
リセット信号Ｒが供給される。
【００３９】通常動作時には、上記フリップフロップ回
路ＦＦのクロック信号ＣＫがロウレベルに、ＣＫＢがハ
イレベルに固定されることによって、入力信号をそのま
ま通過させる出力回路としての動作を行い、診断モード
ときには前段の組合せ論理回路の出力信号を保持してプ
ローブを接触させることなく、ランダム・アクセス・ス
キャン動作により読み出すことができる。
路ＦＦのクロック信号ＣＫがロウレベルに、ＣＫＢがハ
イレベルに固定されることによって、入力信号をそのま
ま通過させる出力回路としての動作を行い、診断モード
ときには前段の組合せ論理回路の出力信号を保持してプ
ローブを接触させることなく、ランダム・アクセス・ス
キャン動作により読み出すことができる。
【００４０】図７には、この発明に従う半導体集積回路
装置の一実施例の概略構成図が示されている。半導体集
積回路装置は、同図において太い実線で示されたシリコ
ンのような単結晶半導体基板上に、公知の半導体製造技
術によって、集積形成される。二重丸は、半導体集積回
路装置の信号入力又は信号出力用の外部端子を示してい
る。
装置の一実施例の概略構成図が示されている。半導体集
積回路装置は、同図において太い実線で示されたシリコ
ンのような単結晶半導体基板上に、公知の半導体製造技
術によって、集積形成される。二重丸は、半導体集積回
路装置の信号入力又は信号出力用の外部端子を示してい
る。
【００４１】同図において、１１、１２及び１３は、そ
れぞれ内部記憶能力を持たず、所定の論理機能を有する
組合せ論理回路とされる。上記組合せ論理回路１１、１
２及び１３のそれぞれは、特に制限されないが、ＥＣＬ
ゲート回路が複数組み合わせられて構成されている。
れぞれ内部記憶能力を持たず、所定の論理機能を有する
組合せ論理回路とされる。上記組合せ論理回路１１、１
２及び１３のそれぞれは、特に制限されないが、ＥＣＬ
ゲート回路が複数組み合わせられて構成されている。
【００４２】ＦＦ２１〜ＦＦ３３は、上記組合せ論理回
路１１と１２との間、上記組合せ論理回路１２と１３の
間に、ＦＦ１１〜ＦＦ１３は上記組合せ論理回路１１の
前段に、ＦＦ４１〜ＦＦ４２は組合せ論理回路１３の後
段にそれぞれ設けられたデータラッチ用のフリップフロ
ップ回路（データ保持手段）を示す。これらのフリップ
フロップＦＦ１１〜ＦＦ４２は、それぞれ診断用の入力
部が付加されており、上記組合せ論理回路１１〜１３の
診断モードのときに、診断用のフリップフロップとして
動作させられる。
路１１と１２との間、上記組合せ論理回路１２と１３の
間に、ＦＦ１１〜ＦＦ１３は上記組合せ論理回路１１の
前段に、ＦＦ４１〜ＦＦ４２は組合せ論理回路１３の後
段にそれぞれ設けられたデータラッチ用のフリップフロ
ップ回路（データ保持手段）を示す。これらのフリップ
フロップＦＦ１１〜ＦＦ４２は、それぞれ診断用の入力
部が付加されており、上記組合せ論理回路１１〜１３の
診断モードのときに、診断用のフリップフロップとして
動作させられる。
【００４３】組合せ論理回路１１は、フリップフロップ
回路ＦＦ１１〜Ｆ１３のそれぞれに結合された入力端
と、フリップフロップ回路ＦＦ２１〜ＦＦ２２のそれぞ
れに結合された出力端子とを有する。同様に、組合せ論
理回路１２は、フリップフロップ回路ＦＦ２１〜Ｆ２２
のそれぞれに結合された入力端と、フリップフロップ回
路ＦＦ３１〜ＦＦ３３のそれぞれに結合された出力端子
とを有し、組合せ論理回路１３は、フリップフロップ回
路ＦＦ３１〜Ｆ３３のそれぞれに結合された入力端と、
フリップフロップ回路ＦＦ４１〜ＦＦ４２のそれぞれに
結合された出力端子とを有する。
回路ＦＦ１１〜Ｆ１３のそれぞれに結合された入力端
と、フリップフロップ回路ＦＦ２１〜ＦＦ２２のそれぞ
れに結合された出力端子とを有する。同様に、組合せ論
理回路１２は、フリップフロップ回路ＦＦ２１〜Ｆ２２
のそれぞれに結合された入力端と、フリップフロップ回
路ＦＦ３１〜ＦＦ３３のそれぞれに結合された出力端子
とを有し、組合せ論理回路１３は、フリップフロップ回
路ＦＦ３１〜Ｆ３３のそれぞれに結合された入力端と、
フリップフロップ回路ＦＦ４１〜ＦＦ４２のそれぞれに
結合された出力端子とを有する。
【００４４】上記フリップフロップ回路ＦＦ１１〜ＦＦ
１３は、前記のような入力用の保護回路等を構成するセ
ルＩ／Ｏと組み合わせられて、入力回路を兼用したフリ
ップフロップとされる。これらのフリップフロップ回路
ＦＦ１〜ＦＦ１３は、診断モードのときに、外部端子３
１から供給される診断用入力クロックＣＫｉとに同期し
て、入力ピン（入力端子）４１、４２及び４３から入力
された入力信号をラッチしたり、上記組合せ論理回路１
１のためのテストデータをラッチしたりするために利用
される。一方、通常動作モード時において、フリップフ
ロップ回路ＦＦ１１〜ＦＦ１３は、上記入力クロックＣ
Ｋｉが供給されないこと（例えばハイレベル又はロウレ
ベルに固定される。）によって、上記入力端子４１〜４
３から入力された入力信号をそのまま通過させる入力回
路として機能させられる。すなわち、上記フリップフロ
ップ回路ＦＦ１１〜ＦＦ１３は、バウンダリ・スキャン
・フリップフロップ回路とされる。
１３は、前記のような入力用の保護回路等を構成するセ
ルＩ／Ｏと組み合わせられて、入力回路を兼用したフリ
ップフロップとされる。これらのフリップフロップ回路
ＦＦ１〜ＦＦ１３は、診断モードのときに、外部端子３
１から供給される診断用入力クロックＣＫｉとに同期し
て、入力ピン（入力端子）４１、４２及び４３から入力
された入力信号をラッチしたり、上記組合せ論理回路１
１のためのテストデータをラッチしたりするために利用
される。一方、通常動作モード時において、フリップフ
ロップ回路ＦＦ１１〜ＦＦ１３は、上記入力クロックＣ
Ｋｉが供給されないこと（例えばハイレベル又はロウレ
ベルに固定される。）によって、上記入力端子４１〜４
３から入力された入力信号をそのまま通過させる入力回
路として機能させられる。すなわち、上記フリップフロ
ップ回路ＦＦ１１〜ＦＦ１３は、バウンダリ・スキャン
・フリップフロップ回路とされる。
【００４５】上記フリップフロップ回路ＦＦ２１〜ＦＦ
２２及びＦＦ３１〜ＦＦ３３は、それぞれ上記組合せ論
理回路１１及び１２の出力信号をラッチするフリップフ
ロップ回路とされる。上記フリップフロップ回路ＦＦ２
１とＦＦ２２は、通常動作モード時及び診断モード時に
外部端子３２から供給されるシステムクロックＣＫ１に
よって上記組合せ論理回路１１の出力データあるいは組
み合わせ論理回路１２のためのテストデータをラッチす
るために利用される。同様に、上記フリップフロップ回
路ＦＦ３１とＦＦ３３は、通常動作モード時及び診断モ
ード時に外部端子３２から供給されるシステムクロック
ＣＫ２によって上記組合せ論理回路１２の出力データあ
るいは組み合わせ論理回路１３のためのテストデータを
ラッチするために利用される。
２２及びＦＦ３１〜ＦＦ３３は、それぞれ上記組合せ論
理回路１１及び１２の出力信号をラッチするフリップフ
ロップ回路とされる。上記フリップフロップ回路ＦＦ２
１とＦＦ２２は、通常動作モード時及び診断モード時に
外部端子３２から供給されるシステムクロックＣＫ１に
よって上記組合せ論理回路１１の出力データあるいは組
み合わせ論理回路１２のためのテストデータをラッチす
るために利用される。同様に、上記フリップフロップ回
路ＦＦ３１とＦＦ３３は、通常動作モード時及び診断モ
ード時に外部端子３２から供給されるシステムクロック
ＣＫ２によって上記組合せ論理回路１２の出力データあ
るいは組み合わせ論理回路１３のためのテストデータを
ラッチするために利用される。
【００４６】そして、上記フリップフロップ回路ＦＦ４
１〜ＦＦ４２は、前記のような出力バッファ等を構成す
るセルと組み合わせられて、出力回路を兼用したフリッ
プフロップ回路とされる。このフリップフロップ回路Ｆ
Ｆ４１及びＦＦ４２は、診断モード時に外部端子３４か
ら供給される診断用出力クロックＣＫｏによって、上記
組合せ論理回路１３の出力データをラッチする。一方、
通常モード時に、フリップフロップ回路ＦＦ４１及びＦ
Ｆ４２は、上記出力クロックＣＫｏが供給されないこと
（例えばハイレベルに固定される。）によって、上記組
合せ論理回路１３の出力データをそのまま通過させて出
力ピン５１及び５２に出力させる。すなわち、上記フリ
ップフロップ回路ＦＦ４１及びＦＦ４２は、バウンダリ
・スキャン・フリップフロップとされる。
１〜ＦＦ４２は、前記のような出力バッファ等を構成す
るセルと組み合わせられて、出力回路を兼用したフリッ
プフロップ回路とされる。このフリップフロップ回路Ｆ
Ｆ４１及びＦＦ４２は、診断モード時に外部端子３４か
ら供給される診断用出力クロックＣＫｏによって、上記
組合せ論理回路１３の出力データをラッチする。一方、
通常モード時に、フリップフロップ回路ＦＦ４１及びＦ
Ｆ４２は、上記出力クロックＣＫｏが供給されないこと
（例えばハイレベルに固定される。）によって、上記組
合せ論理回路１３の出力データをそのまま通過させて出
力ピン５１及び５２に出力させる。すなわち、上記フリ
ップフロップ回路ＦＦ４１及びＦＦ４２は、バウンダリ
・スキャン・フリップフロップとされる。
【００４７】上記各フリップフロップ回路ＦＦ１１〜Ｆ
Ｆ４２にラッチされたテストデータは、診断モードにお
いて、診断データ出力端子５５から半導体集積回路装置
の外部に出力される。
Ｆ４２にラッチされたテストデータは、診断モードにお
いて、診断データ出力端子５５から半導体集積回路装置
の外部に出力される。
【００４８】診断制御回路１０は、診断モードのときに
外部アドレス端子６１〜６５から供給されるアドレス信
号をデコードして、各フリップフロップ回路ＦＦ１１〜
ＦＦ４２に単する選択信号を形成する。また、診断制御
回路１０は、入力端子６７から供給されたテストデータ
ＴＤ及び入力端子６８から供給されたスキャンクロック
ＣＫｓに基づいて、各フリップフロップ回路ＦＦ１１〜
ＦＦ４２にセット信号Ｓ又はリッセト信号Ｒを形成した
り、あるいは入力端子６９から入力された診断モード切
替信号ＴＭを、各フリップフロップ回路ＦＦ１１〜ＦＦ
４２にそれぞれ分配する。
外部アドレス端子６１〜６５から供給されるアドレス信
号をデコードして、各フリップフロップ回路ＦＦ１１〜
ＦＦ４２に単する選択信号を形成する。また、診断制御
回路１０は、入力端子６７から供給されたテストデータ
ＴＤ及び入力端子６８から供給されたスキャンクロック
ＣＫｓに基づいて、各フリップフロップ回路ＦＦ１１〜
ＦＦ４２にセット信号Ｓ又はリッセト信号Ｒを形成した
り、あるいは入力端子６９から入力された診断モード切
替信号ＴＭを、各フリップフロップ回路ＦＦ１１〜ＦＦ
４２にそれぞれ分配する。
【００４９】このような診断制御回路１０は、前記図１
又は図２のようなゲートアレイにおいて、適宜のゲート
を組み合わせて構成される。このようにゲートアイレの
セルを用いて診断制御回路１０を構成するものでは、そ
れが搭載される前記のような組合せ論理回路や、入力回
路及び出力回路やデータラッチ用のフリップフロップ回
路とともに最適に形成できる。
又は図２のようなゲートアレイにおいて、適宜のゲート
を組み合わせて構成される。このようにゲートアイレの
セルを用いて診断制御回路１０を構成するものでは、そ
れが搭載される前記のような組合せ論理回路や、入力回
路及び出力回路やデータラッチ用のフリップフロップ回
路とともに最適に形成できる。
【００５０】この構成に代えて、図８に示すうよに、上
記診断制御回路１０を専用回路により構成してもよい。
図８においては、半導体基板上における実際の幾何学的
な配置に合わせて各回路ブロックが示されている。すな
わち、論理ＬＳＩの一辺にそってＸデコーダを形成し、
それと対向する辺にテストモード信号、スキャンインデ
ータ及びクロックの配線バスを設け、上記Ｘデコーダか
ら上方向に延びて延長されるデコーダ出力線と平行にな
るような分岐線を設ける。これらに隣接する他辺にそっ
てＹデコーダを形成し、このＹデコーダと対向する他辺
に沿って出力用のオアゲート回路を構成し、Ｙデコーダ
の横方向に延長される出力線にそってデータ出力用の配
線を設けて上記オアゲート回路に入力させる。
記診断制御回路１０を専用回路により構成してもよい。
図８においては、半導体基板上における実際の幾何学的
な配置に合わせて各回路ブロックが示されている。すな
わち、論理ＬＳＩの一辺にそってＸデコーダを形成し、
それと対向する辺にテストモード信号、スキャンインデ
ータ及びクロックの配線バスを設け、上記Ｘデコーダか
ら上方向に延びて延長されるデコーダ出力線と平行にな
るような分岐線を設ける。これらに隣接する他辺にそっ
てＹデコーダを形成し、このＹデコーダと対向する他辺
に沿って出力用のオアゲート回路を構成し、Ｙデコーダ
の横方向に延長される出力線にそってデータ出力用の配
線を設けて上記オアゲート回路に入力させる。
【００５１】これらに囲まれたチップの内部において、
上記デコーダの出力線や出力用データ線等の交点に、上
記フリップフロップ回路を構成できるセルと、入出力用
の素子が形成されたセルとがアレイ状に配置される。こ
れにより、入力回路、出力回路及び内部のデータラッチ
用のフリップフロップ回路に対して、ランダム・アクセ
ス・スキャンを行うことができる。この構成では、専用
回路によりＸデコーダやＹデコーダ等が形成されるか
ら、チップサイズを小さく形成することができる。逆に
言えば、故障診断回路に費やされるチップ面積が減るか
ら、その分セル数を多くすることができる。
上記デコーダの出力線や出力用データ線等の交点に、上
記フリップフロップ回路を構成できるセルと、入出力用
の素子が形成されたセルとがアレイ状に配置される。こ
れにより、入力回路、出力回路及び内部のデータラッチ
用のフリップフロップ回路に対して、ランダム・アクセ
ス・スキャンを行うことができる。この構成では、専用
回路によりＸデコーダやＹデコーダ等が形成されるか
ら、チップサイズを小さく形成することができる。逆に
言えば、故障診断回路に費やされるチップ面積が減るか
ら、その分セル数を多くすることができる。
【００５２】図９には、前記のようなフリップフロップ
回路を用いた診断モードを説明するための回路図が示さ
れている。この実施例では、１つのフリップフロップ回
路に着目して、アドレス選択回路やデータ入力回路と出
力回路が示されている。
回路を用いた診断モードを説明するための回路図が示さ
れている。この実施例では、１つのフリップフロップ回
路に着目して、アドレス選択回路やデータ入力回路と出
力回路が示されている。
【００５３】フリップフロップ回路ＦＦのセット端子Ｓ
とリセット端子Ｒには、アンドゲート回路Ｇ３とＧ４の
出力信号が供給される。アンドゲート回路Ｇ３とＧ４の
入力には、Ｘアドレス信号を受けるデコーダＤＥＣとＹ
アドレス信号を受けるデコーダＤＥＣの出力信号が供給
される。また、セット端子Ｓに対応したアンドゲート回
路Ｇ３の残り１つの入力には、スキャン・イン・データ
ＳＩＤと、スキャン・イン・クロックＳＩＣとを受ける
アンドゲート回路Ｇ１の出力信号が供給され、リセット
端子Ｒに対応したアンドゲート回路Ｇ４の残り１つの入
力には、スキャン・イン・データＳＩＤの反転信号と、
スキャン・イン・クロックＳＩＣとを受けるアンドゲー
ト回路Ｇ２の出力信号が供給される。
とリセット端子Ｒには、アンドゲート回路Ｇ３とＧ４の
出力信号が供給される。アンドゲート回路Ｇ３とＧ４の
入力には、Ｘアドレス信号を受けるデコーダＤＥＣとＹ
アドレス信号を受けるデコーダＤＥＣの出力信号が供給
される。また、セット端子Ｓに対応したアンドゲート回
路Ｇ３の残り１つの入力には、スキャン・イン・データ
ＳＩＤと、スキャン・イン・クロックＳＩＣとを受ける
アンドゲート回路Ｇ１の出力信号が供給され、リセット
端子Ｒに対応したアンドゲート回路Ｇ４の残り１つの入
力には、スキャン・イン・データＳＩＤの反転信号と、
スキャン・イン・クロックＳＩＣとを受けるアンドゲー
ト回路Ｇ２の出力信号が供給される。
【００５４】フリップフロップ回路ＦＦの出力端子Ｑの
信号は、上記のようなデコーダの出力信号を受けるアン
ドゲート回路Ｇ５の残り１つの入力に供給される。この
アンドゲート回路Ｇ５の出力信号は、オアゲート回路Ｇ
６を通してスキャン・アウト・データＳＯＤとして出力
される。上記のようなアンドゲート回路Ｇ３〜Ｇ５を構
成する素子は、フリップフロップ回路ＦＦ側のセルに作
り込むようにされる。フリップフロップ回路ＦＦを構成
するセルサイズが大きくなりすぎたり、あるいはセルＩ
／Ｏ側で余裕があれば、これらのゲートをセルＩ／Ｏに
作り込んでおいてもよい。
信号は、上記のようなデコーダの出力信号を受けるアン
ドゲート回路Ｇ５の残り１つの入力に供給される。この
アンドゲート回路Ｇ５の出力信号は、オアゲート回路Ｇ
６を通してスキャン・アウト・データＳＯＤとして出力
される。上記のようなアンドゲート回路Ｇ３〜Ｇ５を構
成する素子は、フリップフロップ回路ＦＦ側のセルに作
り込むようにされる。フリップフロップ回路ＦＦを構成
するセルサイズが大きくなりすぎたり、あるいはセルＩ
／Ｏ側で余裕があれば、これらのゲートをセルＩ／Ｏに
作り込んでおいてもよい。
【００５５】上記デコーダにより、フリップフロップ回
路を指定するとゲート回路Ｇ３〜Ｇ５がゲートを開く、
このときスキャン・イン・データＳＩＤがハイレベルな
らアンドゲート回路Ｇ１の出力信号がハイレベルにされ
るので、フリップフロップ回路ＦＦがセットされる。上
記のようにフリップフロップ回路ＦＦが選択されたとき
に、スキャン・イン・データＳＩＤがロウレベルならア
ンドゲート回路Ｇ２の出力信号がハイレベルにされるの
で、フリップフロップ回路ＦＦがリセットされる。そし
て、上記のようなアドレス指定により選択されたフリッ
プフロップ回路ＦＦの出力信号Ｑがオアゲート回路Ｇ６
を通してスキャン・アウト・データＳＯＤとして出力さ
れるものである。
路を指定するとゲート回路Ｇ３〜Ｇ５がゲートを開く、
このときスキャン・イン・データＳＩＤがハイレベルな
らアンドゲート回路Ｇ１の出力信号がハイレベルにされ
るので、フリップフロップ回路ＦＦがセットされる。上
記のようにフリップフロップ回路ＦＦが選択されたとき
に、スキャン・イン・データＳＩＤがロウレベルならア
ンドゲート回路Ｇ２の出力信号がハイレベルにされるの
で、フリップフロップ回路ＦＦがリセットされる。そし
て、上記のようなアドレス指定により選択されたフリッ
プフロップ回路ＦＦの出力信号Ｑがオアゲート回路Ｇ６
を通してスキャン・アウト・データＳＯＤとして出力さ
れるものである。
【００５６】上記のような診断モードのときには、フリ
ップフロップ回路ＦＦに供給されるクロック信号ＣＫが
ロウレベルに、クロック信号ＣＫＢがハイレベルにされ
ている。そして、通常動作のときには、クロック信号Ｃ
Ｋがハイレベルに、クロック信号ＣＫＢがロウレベルに
されている。通常動作から診断モードに切り替えると、
その直前のデータがフリップフロップ回路ＦＦに保持さ
れ、上記のようなアドレス指定により選択されたフリッ
プフロップ回路の保持データをスキャン・アウト・デー
タＳＯＤとして出力させることができる。
ップフロップ回路ＦＦに供給されるクロック信号ＣＫが
ロウレベルに、クロック信号ＣＫＢがハイレベルにされ
ている。そして、通常動作のときには、クロック信号Ｃ
Ｋがハイレベルに、クロック信号ＣＫＢがロウレベルに
されている。通常動作から診断モードに切り替えると、
その直前のデータがフリップフロップ回路ＦＦに保持さ
れ、上記のようなアドレス指定により選択されたフリッ
プフロップ回路の保持データをスキャン・アウト・デー
タＳＯＤとして出力させることができる。
【００５７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） フリップフロップ回路を構成するセルと、それ
に隣接して配置され、それと同じか整数倍の大きさのセ
ルで構成され、入力保護用の素子及び出力回路を構成す
る素子が形成されてなるセルとをアレイ状態に配置して
おいて、入力回路及び出力回路を上記フリップフロップ
回路と入力用又は出力用の素子を加えて構成するととも
に、上記入力回路又は出力回路を構成するフリップフロ
ップ回路を含む内部論理回路の任意のフリップフロップ
回路を選択して書き込み／読み出しを可能にして故障診
断機能を持たせる。この構成では、入力回路や出力回路
及び内部回路を半導体チップの任意の箇所に配置できる
から回路設計が容易になるとともに、上記フリップフロ
ップ回路を用いた入力回路や出力回路を含めたランダム
・アクセス・スキャン動作により故障診断も容易に行う
ことができるという効果が得られる。
記の通りである。すなわち、 （１） フリップフロップ回路を構成するセルと、それ
に隣接して配置され、それと同じか整数倍の大きさのセ
ルで構成され、入力保護用の素子及び出力回路を構成す
る素子が形成されてなるセルとをアレイ状態に配置して
おいて、入力回路及び出力回路を上記フリップフロップ
回路と入力用又は出力用の素子を加えて構成するととも
に、上記入力回路又は出力回路を構成するフリップフロ
ップ回路を含む内部論理回路の任意のフリップフロップ
回路を選択して書き込み／読み出しを可能にして故障診
断機能を持たせる。この構成では、入力回路や出力回路
及び内部回路を半導体チップの任意の箇所に配置できる
から回路設計が容易になるとともに、上記フリップフロ
ップ回路を用いた入力回路や出力回路を含めたランダム
・アクセス・スキャン動作により故障診断も容易に行う
ことができるという効果が得られる。
【００５８】（２） 上記（１）により、半導体集積回
路装置の製造においては、セル数等が異なる何種類かの
ゲートアレイを用意しておけばよく、回路素子の下地が
形成された半導体集積回路装置が形成されるウェハを共
通化できるから、そのようなウェハを在庫として見込み
生産でき、最終的には小量多品種とされる特定用途向の
半導体集積回路装置の量産性を向上させることができる
という効果が得られる。
路装置の製造においては、セル数等が異なる何種類かの
ゲートアレイを用意しておけばよく、回路素子の下地が
形成された半導体集積回路装置が形成されるウェハを共
通化できるから、そのようなウェハを在庫として見込み
生産でき、最終的には小量多品種とされる特定用途向の
半導体集積回路装置の量産性を向上させることができる
という効果が得られる。
【００５９】（３） フリップフロップ回路がＥＣＬ回
路により構成されたレベルセンス型のＤ型ラッチで構成
されているため、クロック信号のレベルを所定レベルに
固定するこにより入力信号を通過させる増幅回路として
作用させることができるとともに、バウンダリ・スキャ
ン・フリップフロップ機能を持たせることができるとい
う効果が得られる。
路により構成されたレベルセンス型のＤ型ラッチで構成
されているため、クロック信号のレベルを所定レベルに
固定するこにより入力信号を通過させる増幅回路として
作用させることができるとともに、バウンダリ・スキャ
ン・フリップフロップ機能を持たせることができるとい
う効果が得られる。
【００６０】（４） 上記（３）より、ＥＣＬレベルを
ＣＭＯＳレベルに変換したり、ＣＭＯＳレベルをＥＣＬ
レベルに変換する変換回路が省略でき、回路の簡素化と
診断動作の高速化を図ることができるという効果が得ら
れる。
ＣＭＯＳレベルに変換したり、ＣＭＯＳレベルをＥＣＬ
レベルに変換する変換回路が省略でき、回路の簡素化と
診断動作の高速化を図ることができるという効果が得ら
れる。
【００６１】（５） 診断制御回路をアレイ状に配列さ
れたセルを用いて構成することにより、診断機能も含め
て柔軟性に富んだ半導体集積回路装置を得ることができ
るという効果が得られる。
れたセルを用いて構成することにより、診断機能も含め
て柔軟性に富んだ半導体集積回路装置を得ることができ
るという効果が得られる。
【００６２】（６） 診断回路をチップの周辺部に固定
的に組み込んで配置することにより、論理ＬＳＩの集積
度を高くすることができるという効果が得られる。
的に組み込んで配置することにより、論理ＬＳＩの集積
度を高くすることができるという効果が得られる。
【００６３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、フリ
ップフロップ回路を構成する具体的回路は、種々の実施
例形態を採ることができる。この場合、フリップフロッ
プ回路は、入力回路としても使用することが前提である
ので、前記のようなスルーラッチ動作を行う回路で構成
する必要がある。この発明は、診断機能を持つようにさ
れた論理ＬＳＩに広く利用できるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、フリ
ップフロップ回路を構成する具体的回路は、種々の実施
例形態を採ることができる。この場合、フリップフロッ
プ回路は、入力回路としても使用することが前提である
ので、前記のようなスルーラッチ動作を行う回路で構成
する必要がある。この発明は、診断機能を持つようにさ
れた論理ＬＳＩに広く利用できるものである。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フリップフロップ回路を構
成するセルと、それに隣接して配置され、それと同じか
整数倍の大きさのセルで構成され、入力保護用の素子及
び出力回路を構成する素子が形成されてなるセルとをア
レイ状態に配置しておいて、入力回路及び出力回路を上
記フリップフロップ回路と入力用又は出力用の素子を加
えて構成て構成するとともに、上記入力回路又は出力回
路を構成するフリップフロップ回路を含む内部論理回路
の任意のフリップフロップ回路を選択して書き込み／読
み出しを可能にして故障診断機能を持たせることによ
り、回路設計が容易になるとともに、上記フリップフロ
ップ回路を用いた入力回路や出力回路を含めたランダム
・アクセス・スキャン動作により故障診断も容易に行う
ことができる
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フリップフロップ回路を構
成するセルと、それに隣接して配置され、それと同じか
整数倍の大きさのセルで構成され、入力保護用の素子及
び出力回路を構成する素子が形成されてなるセルとをア
レイ状態に配置しておいて、入力回路及び出力回路を上
記フリップフロップ回路と入力用又は出力用の素子を加
えて構成て構成するとともに、上記入力回路又は出力回
路を構成するフリップフロップ回路を含む内部論理回路
の任意のフリップフロップ回路を選択して書き込み／読
み出しを可能にして故障診断機能を持たせることによ
り、回路設計が容易になるとともに、上記フリップフロ
ップ回路を用いた入力回路や出力回路を含めたランダム
・アクセス・スキャン動作により故障診断も容易に行う
ことができる
【図１】この発明に係る半導体集積回路装置の一実施例
を示す概略構成図である。
を示す概略構成図である。
【図２】この発明に係る半導体集積回路装置の他の一実
施例を示す概略構成図である。
施例を示す概略構成図である。
【図３】図１と図２のセルＩ／Ｏを構成する回路素子の
一実施例を説明するための回路図である。
一実施例を説明するための回路図である。
【図４】図１と図２のセルＦＦを構成する回路素子の一
実施例を説明するための回路図である。
実施例を説明するための回路図である。
【図５】この発明に係る半導体集積回路装置における入
力回路の一実施例を示す構成図である。
力回路の一実施例を示す構成図である。
【図６】この発明に係る半導体集積回路装置における出
力回路の一実施例を示す構成図である。
力回路の一実施例を示す構成図である。
【図７】この発明に従う半導体集積回路装置の一実施例
を示す概略構成図である。
を示す概略構成図である。
【図８】この発明に従う半導体集積回路装置の一実施例
を示す概略レイアウト図である。
を示す概略レイアウト図である。
【図９】図４のようなフリップフロップ回路を用いた診
断モードを説明するための概略回路図である。
断モードを説明するための概略回路図である。
ＦＦ，Ｉ／Ｏ…セル、Ｄ１，Ｄ２…ダイオード、Ｒ１〜
Ｒ５…抵抗、Ｑ１〜Ｑ１２…トランジスタ、１０…診断
制御回路、１１〜１３…組合せ論理回路、ＦＦ１１〜Ｆ
Ｆ４２…フリップフロップ回路、Ｇ１〜Ｇ６…ゲート回
路、ＤＥＣ…デコーダ回路。
Ｒ５…抵抗、Ｑ１〜Ｑ１２…トランジスタ、１０…診断
制御回路、１１〜１３…組合せ論理回路、ＦＦ１１〜Ｆ
Ｆ４２…フリップフロップ回路、Ｇ１〜Ｇ６…ゲート回
路、ＤＥＣ…デコーダ回路。
フロントページの続き (72)発明者 伊藤 祐子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山田 健雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮澤 健悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 フリップフロップ回路を構成するセル
と、それに隣接して配置され、それと同じか整数倍の大
きさのセルで構成され、入力保護用の素子及び出力回路
を構成する素子が形成されてなるセルとがアレイ状態に
配置されてなるアレイ部を含み、入力回路及び出力回路
に上記フリップフロップ回路を組み合わせてラッチ機能
を持たせるとともに、それらのフリップフロップ回路を
含む任意のフリップフロップ回路を選択して書き込み／
読み出しを可能にした故障診断機能とを持たせてなるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 上記フリップフロップ回路は、データ入
力用の回路と、診断試験用の入力回路とを持ち、情報保
持部が上記２つの入力部に対して共通化されるものであ
ることを特徴とする請求項１の半導体集積回路装置。 - 【請求項３】 上記半導体集積回路装置の外部端子は、
半導体チップの表面に形成された半田バンプにより実装
基板と接続されるものであることを特徴とする請求項１
又は請求項２の半導体集積回路装置。 - 【請求項４】 上記入力保持用の素子と出力回路を構成
する素子は、静電破壊保護素子、入力ダンピング抵抗、
プルアップ若しくはプルダウン又は終端抵抗として選択
的に使用可能な抵抗素子からなり力バッファを構成する
素子並びに出力バッファを含むものであるあることを特
徴とする請求項１又は請求項２の半導体集積回路装置。 - 【請求項５】 上記故障診断機能を実現する回路は、上
記アレイ状に構成されているセルを用いて形成されるも
のであることを特徴とする請求項１の半導体集積回路装
置。 - 【請求項６】 上記故障診断機能を実現する回路は、半
導体チップにおける第１の辺にそって設けられ専用の回
路により形成されたＸデコーダと、それと隣接する第２
の辺にそって設けられ専用の回路により形成されたＹデ
コーダと、上記第１又は第２の辺と対向する辺にそって
延長され、上記Ｘデコーダ又はＹデコーダの出力線と平
行になるような分岐配線を持つようにされた動作モード
とテストデータ及びクロック線と、上記第２又は第１の
辺と対向する辺にそって設けられ、上記Ｙデコーダ又は
Ｘデコーダの出力線と平行となるような出力データ線が
入力されるスキャン出力回路とを持ち、これらの診断用
回路に囲まれた内部にアレイ状に上記各セルが規則的に
配置されるものであることを特徴とする請求項１の半導
体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144253A JPH06334045A (ja) | 1993-05-24 | 1993-05-24 | 半導体集積回路装置 |
| KR1019940011227A KR940027180A (ko) | 1993-05-24 | 1994-05-23 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144253A JPH06334045A (ja) | 1993-05-24 | 1993-05-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334045A true JPH06334045A (ja) | 1994-12-02 |
Family
ID=15357803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144253A Pending JPH06334045A (ja) | 1993-05-24 | 1993-05-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06334045A (ja) |
| KR (1) | KR940027180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016110905A1 (ja) * | 2015-01-08 | 2016-07-14 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその設計方法 |
-
1993
- 1993-05-24 JP JP5144253A patent/JPH06334045A/ja active Pending
-
1994
- 1994-05-23 KR KR1019940011227A patent/KR940027180A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016110905A1 (ja) * | 2015-01-08 | 2016-07-14 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその設計方法 |
| CN107112281A (zh) * | 2015-01-08 | 2017-08-29 | 松下知识产权经营株式会社 | 半导体装置以及其设计方法 |
| JPWO2016110905A1 (ja) * | 2015-01-08 | 2017-10-12 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその設計方法 |
| US9941270B2 (en) | 2015-01-08 | 2018-04-10 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and design method of same |
| CN107112281B (zh) * | 2015-01-08 | 2020-11-10 | 松下半导体解决方案株式会社 | 半导体装置以及其设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940027180A (ko) | 1994-12-10 |
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