JPH0778874A - 半導体集積回路装置とそのレイアウト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 回路の高速化を実現しつつ、効率のよい回路
設計及びレイアウト設計が可能な半導体集積回路装置を
提供する。 【構成】 半導体チップの中央部から入力されたクロッ
ク信号を等距離を以て配置されてなる複数の第１分配回
路に供給し、少なくともこの第１分配回路から等距離を
以て配置される複数からなる第２分配回路及びこの第２
分配回路から等距離を以て配置される複数からなる第３
分配回路を設け、上記第３分配回路以降それぞれ同様に
等距離を以て配置されてなる複数の最終段の分配回路か
らクロック信号が供給されるエリアを単位として、内部
ゲートアレイ、ＲＡＭマクロセル又は論理マクロセルと
をそれぞれ置き換え可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
とそのレイアウト方法に関し、ＥＣＬ（エミッタ・カッ
プルド・ロジック）回路等により構成されたゲートアレ
イのような半導体集積回路装置に利用して有効な技術に
関するものである。

【０００２】

【従来の技術】特定用途向けの半導体集積回路装置の設
計手法として、スタンダードセル方式がある。スタンダ
ードセル方式は、予め設計してある標準のセルを組み合
わせてチップ全体の設計を行うものである。このような
スタンダードセル方式に関しては、日経マグロウヒル社
１９８５年９月９日付『日経エレクトロニクス』頁１６
６〜頁１９２がある。

【０００３】

【発明が解決しようとする課題】従来のスタンダードセ
ル方式ではゲートアレイとの整合性が悪く、無駄な領域
や配線の引回しが存在してしまうという問題がある。ま
た、高速動作化に配慮がなされておらず、クロックの高
周波数化に伴い動作マージンが悪化する。

【０００４】この発明の目的は、回路の高速化を実現し
つつ、効率のよい回路設計及びレイアウト設計が可能な
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体チップの中央部から
入力されたクロック信号を等距離を以て配置されてなる
複数の第１分配回路に供給し、少なくともこの第１分配
回路から等距離を以て配置される複数からなる第２分配
回路及びこの第２分配回路から等距離を以て配置される
複数からなる第３分配回路を設け、上記第３分配回路以
降それぞれ同様に等距離を以て配置されてなる複数の最
終段の分配回路からクロック信号が供給されるエリアを
単位として、内部ゲートアレイ、ＲＡＭマクロセル又は
論理マクロセルとをそれぞれ置き換え可能にする。

【０００６】

【作用】上記した手段によれば、１つの半導体集積回路
装置に形成されるフリップフロップ等のようにクロック
パルスにより動作する回路においては、互いにクロック
信号遅延に差がなく同期したものとすることができるか
ら高速化が図られるとともに、ゲートアレイと特定機能
を持つＲＡＭマクロセル又は論理マクロセルとが同じ大
きさであるからこれらを組み合わせたときの整合性が良
く効率よい回路配置を実現することができる。

【０００７】

【実施例】図１には、この発明に係る半導体集積回路装
置（論理ＬＳＩ）の一実施例の概略構成図が示されてい
る。同図は、発明の理解を容易にするために、ゲートア
レイを念頭においたべースチップの概略構成図が示され
ている。同図において、ベースチップは、左横向に描か
れている。それ故、チップの上部というのは図面上では
左側のことを意味する。

【０００８】ベースチップは、内部ゲートやＩ／Ｏ列が
アレイ状に配置されて構成される。特に制限されない
が、クロック信号は、クロック分配系に示されているよ
うな記号に対応してチップの中央部からクロックの入力
が行われる。白丸印で示された中央部に設けられた入力
バッファ（第１分配回路）の出力からベースチップの上
下（図面では左右）に延びて、中間部で左右に分岐して
合計４箇所の黒丸印で示された第２分配部に導かれる４
本の配線が形成される。この第２分配部には、それぞれ
第２分配回路が設けられる。

【０００９】上記４個からなる第２分配部のうちベース
チップの左下の第２分配部に着目すると、そこから上下
に延びて下側では左右に分岐して２箇所の×印で示され
た第３分配部に導かれ、上側では左方向に分岐して１箇
所の×印で示された第３分配部に導かれる。上記４個か
らなる第２分配部のうちのベースチップの右下の第２分
配部からも同様なパターンにより３箇所の第３分配部に
導かれる。ベースチップの上側半分に設けられる２つの
第２分配部とから延びる第３分配部までの経路は、下側
と点対称的に配置される。このようにして、第３分配部
は全体で１２箇所設けられる。

【００１０】上記×印で示された第３分配部からは、ベ
ースチップの上下に延びて左右に分岐して合計４箇所の
最終分配部に導かれる。最終段の分配回路は、それを中
心にして上部に２個、下部に２個の合計４個の内部ゲー
トアレイにクロックパルスを供給する。上記のように１
２箇所からなる第３分配部がそれぞれ４箇所の最終分配
部を持つので、最終分配部は全体で１２×４＝４８箇所
設けられるものとされる。この最終分配部には、最終分
配回路が設けられる。この最終分配回路の出力から内部
ゲートアレイにより形成されるフリップフロップＦＦ等
にクロックパルスが供給される。この実施例のベースチ
ップに形成されるフリップフロップＦＦは、上記入力端
子から同じ構成にされた分配系によりクロックパルスが
供給されるから、各回路のクロック相互にスキュー（時
間ずれ）がなく高速動作が可能にされる。

【００１１】上下に２個ずつ分けれた内部ゲートアレイ
間には、Ｉ／Ｏ（入出力）列が設けられる。上記４個ず
つの内部ゲートアレイが並んで配置されるので、Ｉ／Ｏ
列は横方向に並ぶ内部ゲートアレイ間に配置される。こ
のＩ／Ｏ列と直角方向に並ぶ内部ゲートアレイ間に電源
供給用の配線エリアが設けられる。上記Ｉ／Ｏ列に設け
られた小さな丸印は、入出力端子を示している。この入
出力端子は、信号の入力や出力を行う外部端子の他に、
電源供給用の外部端子も含まれる。これらの端子は、後
述するようにチップの裏面全体に配置されており、プリ
ント配線基板等の実装基板に対してはＣＣＢ（Controll
ed Collapse Bonding)方式により接続される。

【００１２】図２には、この発明に係る半導体集積回路
装置の一実施例の概略レイアウト図が示されている。図
３には、その一部部分の拡大図が示されている。この実
施例では、ベースチップは、その全体が内部ゲートアレ
イにより構成されている。

【００１３】上記最終分配部からクロックの供給が行わ
れる４つの内部ゲートアレイは、図３に示すように、中
央部に設けられた最終段の分配回路としてのクロックア
ンプが設けられる。このクロックアンプを通して、上下
左右に配置された４つ内部ゲートアレイにクロックパル
スの供給が行われる。

【００１４】内部ゲートアレイは、図３に詳細に示され
ているように８×９の枡目からなる単位回路が設けられ
る。１つの単位回路は、後述するようなランダム・スキ
ャン方式による故障診断を行うためのＣＭＯＳスキャン
＋ＥＣＬ部を中心にして上下に設けられた４回路分のエ
リアから構成される。

【００１５】図２又は図３において、最終段の分配回路
（クロックアンプ）を中心にして上下左右に配置される
４個分の内部ゲートアレイと、それに対応して設けられ
るＩ／Ｏ列からなるエリアが基本のマクロセルの大きさ
とされる。すなわち、上記のように１つの最終段の分配
回路が受け持つ回路が形成されるエリアが基本のマクロ
セルの大きさとされる。

【００１６】図４には、この発明に係るＲＡＭマクロセ
ルの構成図が示されている。上記のような４個の内部ゲ
ートアレイとそれに対応したＩ／Ｏ列からなるエリアに
対応してＲＡＭマクロが形成される。このＲＡＭマクロ
は、特に制限されないが、高集積化と低消費電力化のた
めに、メモリセルがＣＭＯＳ回路から構成される。これ
により、比較的小さなエリアに対して相対的に大きな記
憶容量を持つＲＡＭを形成することができる。

【００１７】すなわち、前記のようなゲートアレイを構
成する１回路分に構成された素子を利用して、フリップ
フロップ回路とその選択回路を形成してメモリセルを形
成することもできるが、上記のようなＣＭＯＳ回路によ
り構成されるメモリアレイを用いることにより、同じ面
積に対してはるかに大きな記憶容量のＲＡＭを効率よく
形成することができる。この実施例のＲＡＭマクロセル
は、中心にクロックアンプが設けられ、それに対応して
データの入出力回路や、アドレス選択回路が配置され
る。特に制限されないが、Ｉ／Ｏ列に対応した部分にア
ドレス選択回路等の周辺回路が形成され、内部ゲートア
レイに対応した部分にメモリセルアレイが形成される。

【００１８】図５には、ゲートアレイ部とＲＡＭ部とが
組み合わされてなる半導体集積回路装置の一実施例の概
略構成図が示されている。この実施例では、図４の大き
さのＲＡＭマクロセルがチップの上下１列に配置され
る。１つのＲＡＭマクロセルは、前記４個分の内部ゲー
トアレイとそれに対応したＩ／Ｏ列に対応した大きさに
より構成される。

【００１９】１つのＲＡＭマクロセルは、図４のＲＡＭ
マルロセルとは異なり、隣接するＩ／Ｏ列に対応して周
辺回路が設けられる。周辺回路は、ライトパルス発生回
路等やＥＣＬ構成のアドレス選択等の周辺回路から構成
される。

【００２０】この構成においても、クロック分配系は図
１や図２と実質的に同じくされる。すなわち、第２分配
回路が４箇所からなり、それぞれから分岐して設けられ
る第３分配回路は１２箇所からなり、最終段の分配回路
は４８箇所から構成される。ただし、ＲＡＭマクロセル
の部分は、同じパターンにより構成されるのではなく、
クロックを必要とする箇所に、実質的に同じ配線長を持
って分配回路が形成される。このため、ＲＡＭマクロセ
ルには、第３分配回路から直接にクロックの供給を行う
ことも可能であるが、いわばダミーの配線及び最終段に
対応した分配回路を介してクロックが供給される。

【００２１】図６には、ゲートアレイ部とＲＡＭ部とが
組み合わされてなる半導体集積回路装置の他の一実施例
の概略構成図が示されている。この実施例では、図４の
大きさのＲＡＭマクロセルに対して、その２個分が大き
さにされたＲＡＭマクロセルがチップの上下２列に配置
される。

【００２２】このように大きくされたＲＡＭマクロセル
においても、内部ゲートアレイに供給されるクロックと
実質的に同一のクロック分配系にするために、２列に配
置されるＲＡＭマクロセルの中央部に前記周辺回路を配
置し、そこに×印で示された第３分配回路を設け、そこ
から内部ゲートアレイの最終段の分配回路と同様な配線
長にされたダミー配線及び最終段の分配回路を設けて、
クロックの供給が行われる。このような構成とすること
により、半導体チップのクロック分配系は前記図１や図
２と実質的に等価にされる。

【００２３】図７には、ゲートアレイ部とＲＡＭ部とが
組み合わされてなる半導体集積回路装置の更に他の一実
施例の概略構成図が示されている。この実施例では、図
４の大きさのＲＡＭマクロセルに対して、その４個分が
大きさにされたＲＡＭマクロセルがチップの上下に配置
される。

【００２４】このように大きくされたＲＡＭマクロセル
においても、内部ゲートアレイに供給されるクロックと
実質的に同一のクロック分配系にするために、黒丸印で
示された第２分配回路から直接にクロックの供給が行わ
れるのではなく、周辺回路の適当な部分に設けられた、
いわばダミーの第３分配回路及び最終段分配回路を介し
てクロックの供給が行われる。このような構成とするこ
とにより、半導体チップのクロック分配系は前記図１や
図２と実質的に等価にされる。

【００２５】ＲＡＭマクロセルとして、図５のような最
小単位のものに代え、図６、図７及び図７のようにその
サイズを最小単位の整数倍に大きくするに対応して、効
率よくメモリセルが配置でき、単位面積当たりの記憶容
量を増大させることができる。すなわち、メモリセルア
レイの部分が大きく形成できることに対応して、実質的
なメモリセルの高集積化が可能になる。

【００２６】図８には、ゲートアレイ部とＲＡＭ部とが
組み合わされてなる半導体集積回路装置の更に他の一実
施例の概略構成図が示されている。この実施例では、Ｒ
ＡＭ１とＲＡＭ２のように２通りのＲＡＭマクロセルが
搭載される例が示されている。ＲＡＭ１とＲＡＭ２とは
同じ大きさにされているが、そのメモリセルアレイト周
辺回路のレイアウトが異なるものである。クロックの分
配系に関しては、前記実施例と同様である。

【００２７】この実施例のＲＡＭマクロセルはＣＭＯＳ
構成のメモリセルを用いるものであるが、高速動作化の
ためにアドレス選択回路等の周辺回路がＥＣＬ回路によ
り構成される。この結果、前記図５〜図７のＲＡＭマク
ロセルに対して周辺回路の部分が占める面積が増大する
ものとなる。

【００２８】この実施例では、同じチップに設けられる
ゲートアレイ等との整合が採れることによって半導体チ
ップ上に無駄な領域が形成されることなく、効率のよい
レイアウトを実現でき、設計効率の向上も図ることがで
きる。また、クロックの分配系も実質的に同様にでき
る。これにより、動作マージンの拡大が可能となり、回
路設計が容易になる

【００２９】以上の実施例では、ゲートアレイとＲＡＭ
マクロセルからなる半導体集積回路装置の例を示した
が、ＲＡＭマクロセルの部分は、論理マクロセルであっ
てもよい。論理マクロセルは、特定の回路機能を持つセ
ルであり、例えば演算回路やレジスタ群等のような汎用
性のある回路から構成される。このような汎用性のある
回路を、論理マクロセルとし、前記のようなクロックの
分配系に対応した大きさにすることにより、半導体集積
回路装置のレイアウトを効率よに行うことができるとと
もに、その設計及び回路設計が簡単になる。

【００３０】図９には、この発明に係る半導体集積回路
装置の一実施例のピン配置図が示されている。丸印で示
されているのが、ピンであり入力信号を供給する入力端
子、出力信号が出力される出力端子及び電源端子から構
成される。これらのピンの中の中央部に設けられる１つ
から上記クロックが供給される。電源端子は前記のよう
な電源供給列に対応した部分に適宜に設けられる。この
実施例の外部ピンは、前記ＣＣＢによりプリント配線基
板等の実装基板に接続される。

【００３１】上記のような論理機能を有する半導体集積
回路装置においては、入出力ピン数が増加し、多いもの
では数１００個ものピンになってしまう。このように、
入出力ピン数の多い論理ＬＳＩにおいては、内部論理回
路の故障診断が困難となる。例えば、論理ＬＳＩのテス
ティングをプローブ検査で行う場合、入出力ピン（端
子）の数が多いと、端子間隔が狭くなるため、全端子
（パッド）へのプローブの正確な接触が非常に難しくな
る。特に、上記ＣＣＢ方式のＬＳＩにおいては、各端子
間の距離が短いために、全パッドへのプローブの接触が
難しくなる。

【００３２】そのため、論理ＬＳＩの診断方式として、
シリアル・スキャン方式が知られている。このシリアル
・スキャン方式は、診断時において、論理ＬＳＩ内の複
数のフリップフロップ回路を直列に接続することによっ
て、シフトレジスタとして動作させる方式である。すな
わち、診断時には、まず複数のフリップフロップがシフ
トレジスタとして動作するように接続され、テストデー
タがシフトレジスタを構成する各フリップフロップ回路
に書き込まれる。その後、各フリップフロップ回路は、
通常動作時と同一の回路接続されることによって、各フ
リップフロップ回路の後段の論理回路にテストデータを
供給可能にされる。次に、テストデータが後段の論理回
路に供給するように論理ＬＳＩが動作させられる。

【００３３】後段の論理回路は、テストデータに応答し
て所定の論理動作を実行し、その結果得られたデータ
（テスト結果データ）を、後段論理回路内にある複数の
フリップフロップ回路にラッチされる。テスト結果デー
タは、前記同様にフリップフロップ回路をシフトレジス
タとして動作するように接続することによって、論理Ｌ
ＳＩ外部に設けられたテスターへ出力される。

【００３４】したがって、上記のようなスキャン方式の
診断によると、フリップフロップ回路より後段の論理回
路のテストは容易である。しかし、入力回路から最初の
フリップフロップ回路までの論理回路の診断を行うに
は、入力端子にプローブを当ててテスト信号を入力する
必要がある。

【００３５】この問題を解決するために、論理ＬＳＩの
入力部にバウンダリ・スキャン・フリップフロップ回路
を設け、診断時にはこのフリップフロップ回路にテスト
データ（テストパターン）を保持させることによって、
プローブを用いた診断を不要にする方式が知られてい
る。アイ・イー・イー・イー 1990 バイポーラ サー
キット アンド テクノロジー ミーティング(IEEE 19
90 Bipolar Circuit andTechnology Meeting)6,2 pp122
-131 において、バウンダリ・スキャン・フリップフロ
ップをＥＣＬ回路と、ＣＭＯＳ（相補型ＭＯＳ）回路と
組み合わせることによって構成する技術が開示されてい
る。図３のＣＭＯＳキャン＋ＥＣＬ部をこのようなバウ
ンダリ・スキャン・フリップフロップに利用することが
できる。

【００３６】他の診断方式として、ランダム・スキャン
方式が知られている。この診断方式は、半導体集積回路
装置内の各フリップフロップを、診断時にアドレス指定
できるように構成したものであり、これが上述のシリア
ル・スキャン方式と相違する点である。

【００３７】ランダム・スキャン方式において、診断時
に半導体集積回路装置内の１つのフリップフロップ回路
が半導体集積回路装置の外部から供給されたアドレス信
号に基づいて、選択状態とされる。そして、その選択状
態にされたフリップフロップ回路に対するテストデータ
の設定又はテストデータの読み出しが行われる。このよ
うなランダム・スキャン方式に関しては、米国特許４，
７０１，９２２号公報がある。特に制限されないが、本
願の半導体集積回路装置では、上記バウンダリ・スキャ
ン・フリップフロップとランダム・スキャン方式とを組
み合わせた診断機能が付加される。すなわち、前記内部
ゲートアレイにおけるＣＭＯＳスキャン＋ＥＣＬ部がそ
れに利用される。

【００３８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 半導体チップの中央部から入力されたクロック
信号を等距離を以て配置されてなる複数の第１分配回路
に供給し、少なくともこの第１分配回路から等距離を以
て配置される複数からなる第２分配回路及びこの第２分
配回路から等距離を以て配置される複数からなる第３分
配回路を設け、上記第３分配回路以降それぞれ同様に等
距離を以て配置されてなる複数の最終段の分配回路から
クロック信号が供給されるエリアを単位として、内部ゲ
ートアレイ、ＲＡＭマクロセル又は論理マクロセルとを
それぞれ置き換え可能にすることにより、１つの半導体
集積回路装置に形成されるフリップフロップ等のように
クロックパルスにより動作する回路においては、互いに
クロック信号遅延に差がなく同期したものとすることが
できるから高速化が図られるとともに、ゲートアレイと
特定機能を持つＲＡＭマクロセル又は論理マクロセルと
が同じ大きさであるからこれらを組み合わせたときの整
合性が良く効率よい回路配置が実現できるという効果が
得られる。

【００３９】（２） 上記（１）により、内部ゲートア
レイとＲＡＭマクロセル又は論理マクロセルとが整合し
て配置できるから、レイアウト設計が容易になるという
効果が得られる。

【００４０】（３） 上記（１）により、クロックが全
ての回路でスキューなく分配できるから、上記クロック
のスキューを考慮して回路設計を行う必要がないから、
回路設計が簡単になるという効果が得られる。

【００４１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＯ
Ｍマクロセルを用意しておいて、これもＲＡＭマクロセ
ル又は論理マクロセルと同様に扱うようにしてもよい。
クロックの分配系は、前記実施例のように複数に分岐さ
れる各分配系が実質的に同じ構成にされるものであれば
何であってもよい。この発明に係る半導体集積回路装置
は、ＥＣＬ構成のゲートアレイの他、ＣＭＯＳ又は他の
論理ゲートを用いたもの等種々の実施形態を採ることが
できる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体チップの中央部から
入力されたクロック信号を等距離を以て配置されてなる
複数の第１分配回路に供給し、少なくともこの第１分配
回路から等距離を以て配置される複数からなる第２分配
回路及びこの第２分配回路から等距離を以て配置される
複数からなる第３分配回路を設け、上記第３分配回路以
降それぞれ同様に等距離を以て配置されてなる複数の最
終段の分配回路からクロック信号が供給されるエリアを
単位として、内部ゲートアレイ、ＲＡＭマクロセル又は
論理マクロセルとをそれぞれ置き換え可能にすることに
より、１つの半導体集積回路装置に形成されるフリップ
フロップ等のようにクロックパルスにより動作する回路
においては、互いにクロック信号遅延に差がなく同期し
たものとすることができるから高速化が図られるととも
に、ゲートアレイと特定機能を持つＲＡＭマクロセル又
は論理マクロセルとが同じ大きさであるからこれらを組
み合わせたときの整合性が良く効率よい回路配置が実現
できる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の一実施例
を示す概略構成図である。

【図２】この発明に係る半導体集積回路装置の一実施例
を示す概略レイアウト図である。

【図３】図２の一部部分の拡大図である。

【図４】この発明に係るＲＡＭマクロセルの一実施例を
示す構成図である。

【図５】ゲートアレイ部とＲＡＭ部とが組み合わされて
なる半導体集積回路装置の一実施例を示す概略構成図で
ある。

【図６】ゲートアレイ部とＲＡＭ部とが組み合わされて
なる半導体集積回路装置の他の一実施例を示す概略構成
図である。

【図７】ゲートアレイ部とＲＡＭ部とが組み合わされて
なる半導体集積回路装置の更に他の一実施例を示す概略
構成図である。

【図８】ゲートアレイ部とＲＡＭ部とが組み合わされて
なる半導体集積回路装置の更に他の一実施例を示す概略
構成図である。

【図９】この発明に係る半導体集積回路装置の一実施例
を示すピン配置図である。

【符号の説明】

ＦＦ…フリップフロップ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 徹 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山田 健雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 伊藤 祐子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮澤 健悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体チップの中央部から入力されたク
   ロック信号が等距離を以て配置される複数からなる第１
   分配回路と、上記第１分配回路から等距離を以て配置さ
   れる複数からなる第２分配回路及びこの第２分配回路か
   ら等距離を以て配置される複数からなる第３分配回路と
   を含み、上記第３分配回路以降それぞれ同様に等距離を
   以て配置されてなる複数の最終段の分配回路からクロッ
   ク信号が供給されるエリアを単位として、内部ゲートア
   レイ、ＲＡＭマクロセル又は論理マクロセルとがそれぞ
   れ置き換え可能にされてなることを特徴とする半導体集
   積回路装置。
2. 【請求項２】 上記内部ゲートアレイは、最終段の分配
   回路を中心にした４個の単位ゲートアレイと、そのうち
   の内部ゲートアレイを２個ずつ分けるように中央に配置
   されたＩ／Ｏと、上記Ｉ／Ｏ列と直角方向に並ぶ単位ゲ
   ート間に設けられた電源供給エリアとからなり、上記Ｉ
   ／Ｏ列に対応した入力端子又は出力端子はＣＣＢにより
   構成されるものであることを特徴とする請求項１の半導
   体集積回路装置。
3. 【請求項３】 最終段の分配回路に対応された上記ＲＡ
   Ｍマクロセル又は論理マクロセルに対して整数倍の大き
   さとし、第３分配回路以降の中間段の分配回路に対応し
   てＲＡＭマクロセル又は論理マクロセルが置き換え可能
   にされるとともに、当該中間段の分配回路から最終段の
   分配回路までを置き換える前と同一回路段数及び配線長
   としてクロックの供給を行うようにするものであること
   を特徴とする請求項１又は請求項２の半導体集積回路装
   置。
4. 【請求項４】 半導体チップの中央部から入力されたク
   ロック信号が等距離を以て配置される複数からなる第１
   分配回路と、上記第１分配回路から等距離を以て配置さ
   れる複数からなる第２分配回路及び第２分配回路から等
   距離を以て配置される複数からなる第３分配回路とを含
   み、上記第３分配回路以降それぞれ同様に等距離を以て
   配置されてなる複数の最終段の分配回路からクロック信
   号が供給されるエリアを単位として、予め設計されてな
   る内部ゲートアレイ、ＲＡＭマクロセル又は論理マクロ
   セルを組み合わせて特定の回路機能を実現することを特
   徴とする半導体集積回路装置のレウアウト方法。
5. 【請求項５】 上記内部ゲートアレイは、最終段の分配
   回路を中心にした４個の単位ゲートアレイと、そのうち
   の内部ゲートアレイを２個ずつ分けるように中央に配置
   されたＩ／Ｏと、上記Ｉ／Ｏ列と直角方向に並ぶ単位ゲ
   ート間に設けられた電源供給エリアとからなり、これに
   整合するようにＲＡＭマクロセル及び論理マクロセルの
   電源供給が行われるものであることを特徴とする請求項
   ４の半導体集積回路装置のレイアウト方法。