JPH09282883A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09282883A JPH09282883A JP8343111A JP34311196A JPH09282883A JP H09282883 A JPH09282883 A JP H09282883A JP 8343111 A JP8343111 A JP 8343111A JP 34311196 A JP34311196 A JP 34311196A JP H09282883 A JPH09282883 A JP H09282883A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、高速動作及び高集積化に有利な半
導体メモリ装置を提供する。 【解決手段】 本発明に従う半導体メモリ装置は、半導
体メモリ装置において、相互独立的に配置された４つの
アレイブロックに分割されたメモリアレイと、前記４つ
のアレイブロックの中上端のアレイブロックと下端のア
レイブロックとのミドル領域に配置された多数のパッド
と、前記４個のアレイブロックの中左側のアレイブロッ
クと右側のアレイブロックとの間のセンタ領域に配置さ
れたデータパス制御回路と、前記４つのアレイブロック
の間のミドルセンタ領域に配置されたデータパス回路
と、前記パッドとデータパス回路を接続する複数のデー
タラインと、前記メモリアレイとデータパス回路を接続
する複数のメイン入出力ラインとを備え、前記データラ
イン及びメイン入出力ラインと前記データパス回路との
間の距離を最小化する。
導体メモリ装置を提供する。 【解決手段】 本発明に従う半導体メモリ装置は、半導
体メモリ装置において、相互独立的に配置された４つの
アレイブロックに分割されたメモリアレイと、前記４つ
のアレイブロックの中上端のアレイブロックと下端のア
レイブロックとのミドル領域に配置された多数のパッド
と、前記４個のアレイブロックの中左側のアレイブロッ
クと右側のアレイブロックとの間のセンタ領域に配置さ
れたデータパス制御回路と、前記４つのアレイブロック
の間のミドルセンタ領域に配置されたデータパス回路
と、前記パッドとデータパス回路を接続する複数のデー
タラインと、前記メモリアレイとデータパス回路を接続
する複数のメイン入出力ラインとを備え、前記データラ
イン及びメイン入出力ラインと前記データパス回路との
間の距離を最小化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、データパス回路とパッドとの間の距離を減
らして高速動作を行うようにデータライン及びメイン入
出力ラインの長さが最小化できる半導体メモリ装置に関
する。
係り、特に、データパス回路とパッドとの間の距離を減
らして高速動作を行うようにデータライン及びメイン入
出力ラインの長さが最小化できる半導体メモリ装置に関
する。
【０００２】
【従来の技術】動作速度の高速化は、一般的なメモリ装
置が追求する必須不可欠な要件である。しかし、メモリ
装置の集積化が加速化されるにつれて動作電源電圧レベ
ルが段々低くなる傾向にあるので、高速動作の実現には
難しさが伴う。このような難しさにも拘わらず、高速動
作のための努力は多様に試みられてきた。例えば、同期
メモリ装置のように高速動作に適した特殊なメモリ装置
に対する開発が続いており、１回のアクセスサイクルの
間にマルチビットをアクセスする多様なモードを設定し
て間接的な高速動作の効果を導出することもある。半導
体メモリ装置を構成する多数の回路を最適に配置してレ
イアウト側面で回路と回路との間、及び素子と素子との
間の距離を短縮することも前記メモリ装置の高速動作の
ための一つの好ましい方便であると言える。
置が追求する必須不可欠な要件である。しかし、メモリ
装置の集積化が加速化されるにつれて動作電源電圧レベ
ルが段々低くなる傾向にあるので、高速動作の実現には
難しさが伴う。このような難しさにも拘わらず、高速動
作のための努力は多様に試みられてきた。例えば、同期
メモリ装置のように高速動作に適した特殊なメモリ装置
に対する開発が続いており、１回のアクセスサイクルの
間にマルチビットをアクセスする多様なモードを設定し
て間接的な高速動作の効果を導出することもある。半導
体メモリ装置を構成する多数の回路を最適に配置してレ
イアウト側面で回路と回路との間、及び素子と素子との
間の距離を短縮することも前記メモリ装置の高速動作の
ための一つの好ましい方便であると言える。
【０００３】図１は、従来技術に従う回路配置を示す図
である。半導体メモリ装置のメモリセルアレイ領域は、
通常４つのアレイブロックに分割されるが、ここでもメ
モリセルアレイ領域が４つのアレイブロックに分割され
た構成を示している。
である。半導体メモリ装置のメモリセルアレイ領域は、
通常４つのアレイブロックに分割されるが、ここでもメ
モリセルアレイ領域が４つのアレイブロックに分割され
た構成を示している。
【０００４】同図において、上端には第１アレイブロッ
ク１０と第３アレイブロック３０が配置され、下端に
は、第２アレイブロック２０と第４アレイブロック４０
が配置される。前記第１アレイブロック１０及び第３ア
レイブロック３０と第２アレイブロック２０及び第４ア
レイブロック４０との間（以下、この領域を“ミドル領
域”と称する。）には多数のパッドが配置される。尚、
第１アレイブロック１０及び第２アレイブロック２０と
第３アレイブロック３０及び第４アレイブロック４０と
の間（以下、この領域を“センタ領域”と称する。）に
はデータパス回路５０（例えば、入出力ラインセンスア
ンプ、マルチプレクサ、及び書込みドライバ等の回路）
及び前記データパス回路５０の制御のためのデータパス
制御回路６０が配置される。各アレイブロック１０、２
０、３０及び４０の角が出会う領域７０（以下、この領
域を“ミドルセンタ領域”と称し、点線からなる円で表
示されている。）には、パワーラインとバスラインとが
配置される。
ク１０と第３アレイブロック３０が配置され、下端に
は、第２アレイブロック２０と第４アレイブロック４０
が配置される。前記第１アレイブロック１０及び第３ア
レイブロック３０と第２アレイブロック２０及び第４ア
レイブロック４０との間（以下、この領域を“ミドル領
域”と称する。）には多数のパッドが配置される。尚、
第１アレイブロック１０及び第２アレイブロック２０と
第３アレイブロック３０及び第４アレイブロック４０と
の間（以下、この領域を“センタ領域”と称する。）に
はデータパス回路５０（例えば、入出力ラインセンスア
ンプ、マルチプレクサ、及び書込みドライバ等の回路）
及び前記データパス回路５０の制御のためのデータパス
制御回路６０が配置される。各アレイブロック１０、２
０、３０及び４０の角が出会う領域７０（以下、この領
域を“ミドルセンタ領域”と称し、点線からなる円で表
示されている。）には、パワーラインとバスラインとが
配置される。
【０００５】前記データパス回路５０及びデータパス制
御回路６０は、第１アレイブロック１０と第３アレイブ
ロック３０との間の上端のセンタ領域にのみ示したが、
第２アレイブロック２０と第４アレイブロック４０との
間の下端のセンタ領域にも、同一のデータパス回路及び
データパス制御回路が配置される。前記各メモリセルア
レイは、多数のワードラインと多数のビットライン対の
間に接続された多数のメモリセルから構成される。前記
ビットラインは入出力ラインＩＯと選択的に接続され
る。前記入出力ラインＩＯの最終端は、入出力マルチプ
レクサＩＯ ＭＵＸの入力端に接続され、前記入出力マ
ルチプレクサＩＯ ＭＵＸの出力端は、メイン入出力ラ
インＭＩＯを介してデータパス回路５０と接続される。
前記データパス回路５０の制御端子には、データパス制
御回路６０の出力端が接続される。前記データパス回路
５０は入出力バッファに接続され、前記入出力バッファ
は入出力パッドに接続される。
御回路６０は、第１アレイブロック１０と第３アレイブ
ロック３０との間の上端のセンタ領域にのみ示したが、
第２アレイブロック２０と第４アレイブロック４０との
間の下端のセンタ領域にも、同一のデータパス回路及び
データパス制御回路が配置される。前記各メモリセルア
レイは、多数のワードラインと多数のビットライン対の
間に接続された多数のメモリセルから構成される。前記
ビットラインは入出力ラインＩＯと選択的に接続され
る。前記入出力ラインＩＯの最終端は、入出力マルチプ
レクサＩＯ ＭＵＸの入力端に接続され、前記入出力マ
ルチプレクサＩＯ ＭＵＸの出力端は、メイン入出力ラ
インＭＩＯを介してデータパス回路５０と接続される。
前記データパス回路５０の制御端子には、データパス制
御回路６０の出力端が接続される。前記データパス回路
５０は入出力バッファに接続され、前記入出力バッファ
は入出力パッドに接続される。
【０００６】このような回路における読出動作の場合、
メモリセルに貯蔵されたデータは入出力ラインＩＯを通
じて入出力マルチプレクサＩＯ ＭＵＸへ伝送されて、
マルチプレッキシング動作を遂行し後所定のメインデー
タラインＭＩＯに載せられる。前記メインデータライン
ＭＩＯに載せられたデータはデータパス回路５０へ伝送
され、このようなデータパス回路５０のデータは、デー
タラインＤＬを通じてデータ出力バッファへ伝達され
る。前記データ出力バッファでは所定のバッファリング
動作を遂行し、これにより、前記データ出力バッファか
ら出力される出力データは、データ出力パッドを通じて
チップ外部へ伝送される。このような過程を経てデータ
の読出動作が完了する。書込動作の場合には、この経路
の反対の経路を経て外部から入力されるデータが所定の
メモリセルに貯蔵される。
メモリセルに貯蔵されたデータは入出力ラインＩＯを通
じて入出力マルチプレクサＩＯ ＭＵＸへ伝送されて、
マルチプレッキシング動作を遂行し後所定のメインデー
タラインＭＩＯに載せられる。前記メインデータライン
ＭＩＯに載せられたデータはデータパス回路５０へ伝送
され、このようなデータパス回路５０のデータは、デー
タラインＤＬを通じてデータ出力バッファへ伝達され
る。前記データ出力バッファでは所定のバッファリング
動作を遂行し、これにより、前記データ出力バッファか
ら出力される出力データは、データ出力パッドを通じて
チップ外部へ伝送される。このような過程を経てデータ
の読出動作が完了する。書込動作の場合には、この経路
の反対の経路を経て外部から入力されるデータが所定の
メモリセルに貯蔵される。
【０００７】しかし、従来の半導体メモリ装置におい
て、データパス回路は、図面上、左側のメモリブロック
と右側のメモリブロックとの間、即ちセンタ領域に配置
される。このような構造では、メインデータラインＭＩ
Ｏが長くなり、且つデータラインＤＬの長さも長くな
る。このため、前記データパス回路５０と入出力パッド
との間の距離がかなり長くなる。このようになると、入
出力にかかる時間が長くなり、これは、半導体メモリ装
置の高速動作を阻害する要因となる。尚、前記センタ領
域に多数のデータパス回路と多数のデータパス制御回路
が配置され、前記センタ領域のレイアウトが複雑にな
り、これにより、半導体メモリ装置の集積化の実現が難
しくなる。
て、データパス回路は、図面上、左側のメモリブロック
と右側のメモリブロックとの間、即ちセンタ領域に配置
される。このような構造では、メインデータラインＭＩ
Ｏが長くなり、且つデータラインＤＬの長さも長くな
る。このため、前記データパス回路５０と入出力パッド
との間の距離がかなり長くなる。このようになると、入
出力にかかる時間が長くなり、これは、半導体メモリ装
置の高速動作を阻害する要因となる。尚、前記センタ領
域に多数のデータパス回路と多数のデータパス制御回路
が配置され、前記センタ領域のレイアウトが複雑にな
り、これにより、半導体メモリ装置の集積化の実現が難
しくなる。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、高速動作及び高集積化に有利な半導体メモリ装置を
提供することにある。
は、高速動作及び高集積化に有利な半導体メモリ装置を
提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明に従う半導体メモリ装置は、相互独立
的に配置された４つのアレイブロックに分割されたメモ
リアレイと、前記４つのアレイブロックの中上端のアレ
イブロックと下端のアレイブロックとのミドル領域に配
置された多数のパッドと、前記４個のアレイブロックの
中左側のアレイブロックと右側のアレイブロックとの間
のセンタ領域に配置されたデータパス制御回路と、前記
４つのアレイブロックの間のミドルセンタ領域に配置さ
れたデータパス回路と、前記パッドとデータパス回路を
接続する複数のデータラインと、前記メモリアレイとデ
ータパス回路を接続する複数のメイン入出力ラインとを
備え、前記データライン及びメイン入出力ラインと前記
データパス回路との間の距離を最小化することを特徴と
する。
るために、本発明に従う半導体メモリ装置は、相互独立
的に配置された４つのアレイブロックに分割されたメモ
リアレイと、前記４つのアレイブロックの中上端のアレ
イブロックと下端のアレイブロックとのミドル領域に配
置された多数のパッドと、前記４個のアレイブロックの
中左側のアレイブロックと右側のアレイブロックとの間
のセンタ領域に配置されたデータパス制御回路と、前記
４つのアレイブロックの間のミドルセンタ領域に配置さ
れたデータパス回路と、前記パッドとデータパス回路を
接続する複数のデータラインと、前記メモリアレイとデ
ータパス回路を接続する複数のメイン入出力ラインとを
備え、前記データライン及びメイン入出力ラインと前記
データパス回路との間の距離を最小化することを特徴と
する。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例に従
う半導体メモリ装置の回路配置を添付図面を参照しつつ
詳細に説明する。なお、同一の構成要素及び部分には、
可能限り同一の符号及び番号を共通使用するものとす
る。
う半導体メモリ装置の回路配置を添付図面を参照しつつ
詳細に説明する。なお、同一の構成要素及び部分には、
可能限り同一の符号及び番号を共通使用するものとす
る。
【００１１】図２は、本発明の実施例に従う回路配置を
示す図である。同図において、半導体メモリ装置のメモ
リセルアレイ領域は、通常４つのアレイブロックに分割
されるが、メモリセルアレイ領域は、従来と同様に４つ
のアレイブロックに分割される。第１〜第４アレイブロ
ック１０，２０，３０，４０の配置も従来のものと同一
である。即ち、上端には第１アレイブロック１０と第３
アレイブロック３０が配置され、下端には第１アレイブ
ロック２０と第４アレイブロック４０が配置される。前
記第１、第３アレイブロック１０，３０と第２，第４ア
レイブロック２０，４０との間の領域、即ち、ミドル領
域には多数のパッドが配置される。また、第１，第２ア
レイブロック１０，２０と第３，第４アレイブロック３
０，４０との間の領域、即ち、センタ領域にはデータパ
ス制御回路６０が配置される。各アレイブロック１０，
２０，３０，４０の角が出会う領域７０、即ち、ミドル
センタ領域にはデータパス回路が配置される。また、点
線で示されている前記ミドルセンタ領域７０の工程上、
前記データパス回路５０と異なる層にはパワーラインと
バスラインが配置される。 前記各メモリセルアレイ
は、多数のワードラインと多数のビットライン対の間に
接続された多数のメモリセルから構成される。前記ビッ
トラインは、入出力ラインＩＯに選択的に接続される。
前記入出力ラインＩＯの一端は、入出力マルチプレクサ
ＩＯ ＭＵＸの入力端に接続され、前記入出力マルチプ
レクサＩＯ ＭＵＸの出力端は、メイン入出力ラインＭ
ＩＯを介してデータパス回路５０に接続される。前記デ
ータパス回路５０の制御端子には、データパス制御回路
６０の出力が伝達される。前記データパス回路５０は入
出力バッファに接続され、前記入出力バッファは入出力
パッドに接続される。
示す図である。同図において、半導体メモリ装置のメモ
リセルアレイ領域は、通常４つのアレイブロックに分割
されるが、メモリセルアレイ領域は、従来と同様に４つ
のアレイブロックに分割される。第１〜第４アレイブロ
ック１０，２０，３０，４０の配置も従来のものと同一
である。即ち、上端には第１アレイブロック１０と第３
アレイブロック３０が配置され、下端には第１アレイブ
ロック２０と第４アレイブロック４０が配置される。前
記第１、第３アレイブロック１０，３０と第２，第４ア
レイブロック２０，４０との間の領域、即ち、ミドル領
域には多数のパッドが配置される。また、第１，第２ア
レイブロック１０，２０と第３，第４アレイブロック３
０，４０との間の領域、即ち、センタ領域にはデータパ
ス制御回路６０が配置される。各アレイブロック１０，
２０，３０，４０の角が出会う領域７０、即ち、ミドル
センタ領域にはデータパス回路が配置される。また、点
線で示されている前記ミドルセンタ領域７０の工程上、
前記データパス回路５０と異なる層にはパワーラインと
バスラインが配置される。 前記各メモリセルアレイ
は、多数のワードラインと多数のビットライン対の間に
接続された多数のメモリセルから構成される。前記ビッ
トラインは、入出力ラインＩＯに選択的に接続される。
前記入出力ラインＩＯの一端は、入出力マルチプレクサ
ＩＯ ＭＵＸの入力端に接続され、前記入出力マルチプ
レクサＩＯ ＭＵＸの出力端は、メイン入出力ラインＭ
ＩＯを介してデータパス回路５０に接続される。前記デ
ータパス回路５０の制御端子には、データパス制御回路
６０の出力が伝達される。前記データパス回路５０は入
出力バッファに接続され、前記入出力バッファは入出力
パッドに接続される。
【００１２】図３は、図２に示したミドルセンタ領域の
詳細配置図である。同図において、ミドルセンタ領域７
０内には、８個のデータパス回路が配置される。データ
パス回路１１２及び１１４は、第１アレイブロック１０
に接続され、データパス回路１２２及び１２４は、第２
アレイブロック２０に接続される。また、データパス回
路２１２及び２１４は第３アレイブロック３０に接続さ
れ、データパス回路２２２及び２２４は、第４アレイブ
ロック４０に接続される。次に、２回のメタル工程によ
ってパワーラインとバスラインとの配置が完了する。そ
のような過程の説明に先立って、前記ライン中、斜線の
引かれた領域は第１メタル工程によって形成され、点で
表示された領域は第２メタル工程によって形成される。
詳細配置図である。同図において、ミドルセンタ領域７
０内には、８個のデータパス回路が配置される。データ
パス回路１１２及び１１４は、第１アレイブロック１０
に接続され、データパス回路１２２及び１２４は、第２
アレイブロック２０に接続される。また、データパス回
路２１２及び２１４は第３アレイブロック３０に接続さ
れ、データパス回路２２２及び２２４は、第４アレイブ
ロック４０に接続される。次に、２回のメタル工程によ
ってパワーラインとバスラインとの配置が完了する。そ
のような過程の説明に先立って、前記ライン中、斜線の
引かれた領域は第１メタル工程によって形成され、点で
表示された領域は第２メタル工程によって形成される。
【００１３】まず、第１メタル工程において、図面上、
左側にはＶＤＤメインライン１１０が形成され、右側に
はＶＳＳメインライン２１０が形成される。尚、前記Ｖ
ＳＳメインライン２１０に接続されたＶＳＳライン２３
０、２４０、及び２５０と前記ＶＤＤメインライン１１
０に接続されたＶＤＤライン１３０、１４０、及び１５
０は、上端から下端にわたってずれるように形成され
る。最上端のＶＳＳライン２３０のＶＤＤメインライン
１１０の向こうにはＶＳＳライン２６０が形成され、最
下端のＶＤＤライン１３０のＶＤＤメインライン１１０
の向こうにはＶＤＤライン１６０が形成される。このよ
うな過程を経て第１メタル工程が完了する。
左側にはＶＤＤメインライン１１０が形成され、右側に
はＶＳＳメインライン２１０が形成される。尚、前記Ｖ
ＳＳメインライン２１０に接続されたＶＳＳライン２３
０、２４０、及び２５０と前記ＶＤＤメインライン１１
０に接続されたＶＤＤライン１３０、１４０、及び１５
０は、上端から下端にわたってずれるように形成され
る。最上端のＶＳＳライン２３０のＶＤＤメインライン
１１０の向こうにはＶＳＳライン２６０が形成され、最
下端のＶＤＤライン１３０のＶＤＤメインライン１１０
の向こうにはＶＤＤライン１６０が形成される。このよ
うな過程を経て第１メタル工程が完了する。
【００１４】次に、第２メタル工程において、前記ＶＤ
Ｄメインライン１１０の中央領域にＶＤＤパッド１００
が形成され、前記ＶＳＳメインライン２１０の中央領域
にＶＳＳパッド２００が形成される。また、ＶＳＳライ
ン２３０及び２６０を接続するためのＶＳＳライン２７
０が形成され、ＶＤＤライン１３０及び１６０を接続す
るためのＶＤＤライン１７０が形成される。前記ＶＳＳ
ライン２７０は、ジャンパーを用いて前記ＶＳＳライン
２３０及び２６０を接続させる。尚、鉛直方向にバスラ
イン３００が形成される。更に、各データパス回路と入
出力ラインを接続するためのバスライン４１０〜４４０
が形成され、前記データパス回路と入出力バッファを接
続するためのバスライン４５０及び４６０が形成され
る。以上の過程を経て第２メタル工程が完了する。
Ｄメインライン１１０の中央領域にＶＤＤパッド１００
が形成され、前記ＶＳＳメインライン２１０の中央領域
にＶＳＳパッド２００が形成される。また、ＶＳＳライ
ン２３０及び２６０を接続するためのＶＳＳライン２７
０が形成され、ＶＤＤライン１３０及び１６０を接続す
るためのＶＤＤライン１７０が形成される。前記ＶＳＳ
ライン２７０は、ジャンパーを用いて前記ＶＳＳライン
２３０及び２６０を接続させる。尚、鉛直方向にバスラ
イン３００が形成される。更に、各データパス回路と入
出力ラインを接続するためのバスライン４１０〜４４０
が形成され、前記データパス回路と入出力バッファを接
続するためのバスライン４５０及び４６０が形成され
る。以上の過程を経て第２メタル工程が完了する。
【００１５】
【発明の効果】以上から述べてきたように、本発明は、
データパス回路と入出ラインとの間の距離及びデータパ
ス回路とデータラインとの間の距離が短縮するのは勿
論、究極的にデータパス回路とデータ入出力パッドとの
間の距離が最小化できる。これにより、このような回路
配置に従いデータの入出力に必要な経路が最小化でき、
高速動作が効果的に実現できる。尚、センタ領域に配置
されたデータパス回路がミドルセンタ領域に配置される
ことにより、半導体メモリ装置の全般的なレイアウトが
容易になり且つ集積化に有利になる。
データパス回路と入出ラインとの間の距離及びデータパ
ス回路とデータラインとの間の距離が短縮するのは勿
論、究極的にデータパス回路とデータ入出力パッドとの
間の距離が最小化できる。これにより、このような回路
配置に従いデータの入出力に必要な経路が最小化でき、
高速動作が効果的に実現できる。尚、センタ領域に配置
されたデータパス回路がミドルセンタ領域に配置される
ことにより、半導体メモリ装置の全般的なレイアウトが
容易になり且つ集積化に有利になる。
【図１】従来技術に従う回路配置を示す図。
【図２】本発明の実施例に従う回路配置を示す図。
【図３】図２に示したミドルセンタ領域の詳細配置図。
Claims (4)
- 【請求項１】 半導体メモリ装置において、 相互独立的に配置された４つのアレイブロックに分割さ
れたメモリアレイと、 前記４つのアレイブロックの中上端のアレイブロックと
下端のアレイブロックとのミドル領域に配置された多数
のパッドと、 前記４個のアレイブロックの中左側のアレイブロックと
右側のアレイブロックとの間のセンタ領域に配置された
データパス制御回路と、 前記４つのアレイブロックの間のミドルセンタ領域に配
置されたデータパス回路と、 前記パッドとデータパス回路を接続する複数のデータラ
インと、 前記メモリアレイとデータパス回路を接続する複数のメ
イン入出力ラインとを備え、 前記データライン及びメイン入出力ラインと前記データ
パス回路との間の距離を最小化することを特徴とする半
導体メモリ装置。 - 【請求項２】 前記半導体メモリ装置のミドルセンタ領
域には、パワーラインとバスラインが形成されることを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記パワーラインとバスラインとの間の
接続にジャンパーを使用することを特徴とする請求項２
記載の半導体メモリ装置。 - 【請求項４】 前記パワーライン及びバスラインとデー
タパス回路とが工程上相互異なる層に形成されることを
特徴とする請求項１または請求項２記載の半導体メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053542A KR0172426B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리장치 |
| KR1995P53542 | 1995-12-21 |
Publications (2)
| Publication Number | Publication Date |
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| JPH09282883A true JPH09282883A (ja) | 1997-10-31 |
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