KR100247267B1

KR100247267B1 - 반도체 집적회로 장치

Info

Publication number: KR100247267B1
Application number: KR1019920700623A
Authority: KR
Inventors: 사사끼미노루
Original assignee: 야스카와 히데아키; 세이코 엡슨 가부시키가이샤
Priority date: 1990-07-23
Filing date: 1991-07-19
Publication date: 2000-03-15
Also published as: WO1992002043A1; KR920702552A; EP0493615A1; DE69129445T2; EP0493615A4; EP0493615B1; JP3182762B2; DE69129445D1; US5378925A

Abstract

메모리칩 등의 반도체 집적회로 장치에 있어서는, 메모리 용량등의 증가와 함께 배선수도 증가하고 있다. 이들의 배선을 설치하는 공통 버스라인의 신뢰성의 향상, 및 고액세스 스피드화에는, 공통 버스라인의 협찹 영역에 있어서 신호 배선과 전원 배선과의 간섭부분에 사용되고 있는 제 2 층의 배선 및 접속 부분의 웨어 홀이 문제로 되어 있었다. 거기에서, 본 발명에 있어서는, 공통 버스라인에 분지하는 모전원 배선을, 공통 버스라인에 배열되는 신호 배선의 처리 회로의 근처에 따라서 설치하므로서, 폭이 넓은 제 2 층의 배선과, 하나의 접속한 곳에 대해 복수의 웨어 홀을 형성할 수 있게 하여, 신뢰성이 높고, 액세스 스피드가 빠른 반도체 집적 회로를 실현할 수 있다.

Description

[발명의 명칭]

반도체 집적회로 장치

[기술분야]

본 발명은, 메모리칩에 있어서 디코더 회로를 구동하는 신호 배선등과 같이, 다수의 신호 배선이 전원 배선과 병렬로 배치되어 있는 반도체 집적 회로 장치의 레이아우트에 관한 것으로, 특히, 2 중 이상의 배선층을 사용한 반도체 집적 회로 장치에 관한 것이다.

[배경기술]

제 4 도에, 종래의 메모리 칩의 레이아우트를 도시하고 있다. 본 메모리 칩(1)은, ROM(리드 온리 메모리)이며, 4 개의 메모리 셀 블럭(2a 내지 2d)에 의해 구성이 되어있다. 메모리 셀 블럭(2a 및 2b) 사이에는, 메모리 셀 블럭(2a)의 워드 라인을 구동하는 디코더 및 버퍼를 포함한 행 디코더 회로(3a)와, 메모리 셀 블럭(2b)의 행 디코더 회로(3b)가 대치하도록 배치되어 있다. 메모리 셀 블럭(2c 및 2d) 사이에도, 각각의 행 디코더 회로(3c 및 3d)가 대치하도록 배치되어 있다.

메모리 셀 블럭(2a 내지 2d)에 대해 도면상의 위쪽 방향으로는, 각각의 메모리 셀 블럭(2a 내지 2d)의 비트 라인의 신호를 처리하는 열 디코더 회로(5a 내지 5d), 및 감지 증폭기 회로(6a 내지 6d)가 배치되어 있다. 한편, 이들 회로와 반대 측의 메모리 셀 블럭(2a 내지 2d)에 대해 도면상의 아래쪽 방향으로는, 행 디코더를 구동하는 신호가 생성되는 프리 디코더 회로등을 포함한 주변회로(4a 및 4b)가 배치되어 있다. 이 주변 회로(4a)는 디코더 회로(3a 및 3b)에 공통의 회로이며, 메모리 셀 블럭(2a 및 2b)의 아래쪽 방향에 배치되어 있다. 또한, 주변회로(4b)는, 디코더 회로(3c 및 3d)에 공통의 회로이며, 메모리 셀 블럭(2c 및 2d)의 아래쪽 방향에 배치되어 있다.

이들 회로에 공급되는 전원 배선의 배치에 있어서, 먼저, Vss(OV)가 공급되는 패드(7)가 감지 증폭기 회로(6a 내지 6b)의 외주측에 설치되어 있다. 한편, Vdd(5V)가 공급 되는 패드(8)는, 프리 디코더 회로(4a 및 4b) 의 외주측에 배치되어 있다. 모배선(11)이 배치되어 있으며, 이 모배선(11)에서 칩(1)의 중심으로 향하도록, 각 회로와 평행하게 배치된 지배선(12)에 의해 각 회로에 공급되어 있다. 또다시, 메모리 셀 블럭(2a 내지 2d) 및 행 디코더 회로(3a 내지 3d)에 있어서는, 지배선(12)의 일부(12a)에서, 또다시 분지한 분지배선(13)에 의해 각 셀(2a 내지 2d) 혹은 회로 (3a 내지 3d)에 공급되어 있다.

한편, vdd 에 대해서는, 패드(8)에서 메모리 칩(1)의 중심인 메모리 셀 블록(2b 및 2c) 사이를 통과해서 모배선(21)이 설치되어 있으며, 이 모배선(21)에서 칩(1)의 주위를 향해, 각 회로와 평행하게 설치된 지배선(22)에 의해, 각 회로에 공급되어 있다. 행 디코더 회로(3a 내지 3d)에 있어선, 지배선(22)의 일부(22a)에서, 또다시 분지한 분지배선(23)에 의해 디코더 회로(3a 내지 3d)에 공급 되어 있다.

이상과 같이, Vss 와 Vdd 의 2개 전원의 공급 배선은, Vss 칩(1)의 외주에서 중심으로 향해, Vdd 가 중심을 외주를 향하도록 분리된 배치로 되어 있다. 이와같은 Vss 와 Vdd 의 배선 경로의 분리된 레이아우트를 채용하므로서, Vss 와 Vdd 의 배선이 서로 교차하지 않도록 되어 있다.

이와같은 레이아우트의 칩(1)에 있어서, 주변 회로(4a 및 4b)와, 행 디코더(3a 내지 3d)를 접속하는 신호 배선이 모이는 영역 II 은, 신호 배선과 전원 배선이 교차하는 영역이며, 또한, 칩(1)에 있어서 가장 밀도가 높은 배선 경로의 하나로 되어 있다. 이로 인하여, 이 영역 II 을 어떻게 레이아우트 하느냐가, 이 메모리 칩(1)의 액세스 속도 및 칩 크기를 결정하는 중요한 요인의 하나로 되어 있다.

제 5 도에, 종래의 장치에 있어서 영역 II 의 레이아우트를 도시하고 있다. 행 디코더 회로(3a 및 3b) 사이의 공통 버스 라인 영역(30)에 있어서, 주변회로(4a)에서 디코더 회로(3a 및 3b)로의 n 개의 신호 배선(31.1 내지 31.n)이 전원 배선(23a 및 23b)에 끼여서 평행하게 배치되어 있다. 이들 배선(31. 1 내지 31. n)은, 주변회로(4a)의 n 개의 기능 셀(41. 1 내지 41. n)의 각 접속 부분(42. 1 내지 42. n)와 접속되어 있다. 이들 접속부분(42. 1 내지 42. n)에서의 출력되는 신호의 배선은, 일반적으로, 주변회로(4a)의 양단을 따라서 레이아우트 되는 주변 회로(4a)의 전원 배선(12)과 교차한다. 이로 인하여. 이 접속부분(42. 1 내지 42. n)은 전원 배선(12)의 하층에, 절연층을 끼고 다결정 실리콘에 의해 형성되어 있다. 또한, 각 기능 셀(41. 1 내지 41. n)은, 내부에 논리 회로가 설치되어 있으므로, 각 신호 배선(31. 1 내지 31. n)이 모여서 설치되어 있는 공통 버스라인(30)의 폭 보다 넓은 영역에 설치되어 있다. 이로 인하여, 각 기능 셀(41. 1 내지 41. n)에 배치되어 있는 접속 부분(42. 1 내지 42. n)에 접속되어 있는 각 신호 배선(31. 1 내지 31. n)은, 행 디코더 회로(3a, 3b)와, 주변 회로(4a)와의 사이를 집합 영역(50)으로서 사용해서 공통 버스 라인(30)에 향해서 모여져 있다.

이와같이 모여진 신호 배선(31. 1 내지 31. n)은, 공통 버스 라인(30)으로의 입구 부분의 협잡 영역(51)에 있어서, 행 디코더(3a, 3b)의 전원 배선(22a)과 교차하고 있다. 이때문에, 각 신호 배선(31. 1 내지 31. n)의 입구 부분(51)은, 전원 배선(22a)아래에, 절연층을 끼고 형성된 고저항의 다결정 실리콘의 제 2 층의 배선(32. 1 내지 32. n)을 사용해서 배치되어 있다. 그래서, 제 2 층의 배선(32. 1 내지 32. n)와 각 신호 배선(31. 1 내지 31. n)은, 각 배선 마다 주변회로(4a)측의 바이아홀(33), 및 공통 버스 라인측의 바이아홀(34)의 2 개의 바이아 홀에 의해 접속되어 있다.

상기와 같은 레이아우트의 메모리 칩에 있어서, 메모리 용량이 증가하며, 고 액세스 속도가 요구되는 문제로 되어 있는 점중 몇개는, 상기 신호 배선이 모이는 영역 II 에 관한 문제이다. 즉, 메모리 용량의 증가와 함께, 메모리 영역의 면적은 증가하며, 또다시, 디코더로의 신호 배선의 개수도 증가하는 경향이 있으나, 칩의 크기는 패키지 등의 관계로부터 한정되어 있으며, 공통 버스라인의 폭을 넓히는 일은 어렵다. 이로 인하여, 신호 배선의 폭이 좁아지는 경향이 있으며, 마찬가지로, 다결정 실리콘의 제 2 층의 배선폭도 감소 하지 않을 수 없다. 제 2 층의 배선을 형성하고 있는 다결정 실리콘은 고저항 층이므로, 배선폭의 감소에 의해 배선의 저항값이 급격하게 증가하며, 디코더로의 액세스 속도의 감소를 초래하는 일이 많다. 따라서, 메모리의 액세스 속도가 감소해 버린다.

동시에, 제 2 층의 배선과 신호 배선을 접속하고 있는 바이아 홀의 개수도 감소하지 않을 수 없고, 이 부분의 저항도 증가해 버리기 때문에, 액세스 속도가 더욱 감소해버린다.

또한, 신호 배선의 수가 증가 함에 따라, 한정된 배선 영역에 신호 배선의 개수에 의한 수많은 바이아홀을 형성 할 필요가 있다. 이와같은 영역을 제조하는 위에 있어서, 모든 바이아 홀을 완전한 형태로 제조하는 일은 불가능하며, 접속 불량 혹은 저항의 높은 바이아홀이나, 인접하는 배선과 단락한 바이아 홀등의 불량이 발생하는 일이 있다. 이 불량율은, 바이아 홀 끼리의 간격이 좁을 수록 증가하는 경향이 있기 때문에, 메모리 칩의 신뢰성은 저하하며, 또한, 불량 부분의 메모리가 사용되지 않기 때문에, 제품성의 저하를 초래해 버린다.

이와같은 문제점에 감안하여,본 발명에 있어서는, 이 신호 배선이 모이는 영역에 대해서, 배선에 필요한 영역을 확대하는 일이 없고, 배선 저항의 감소를 도모하며, 또한, 배선의 신뢰성의 향상과, 액세스 속도의 향상을 도모할 수 있는 레이아우트를 실현하는 것을 목적으로 하고 있다. [발명의 개시]

상기 문제를 해결하는 수단으로써, 몇개의 것이 제안되고 있다. 예를 들자면, 전원 배선과 간섭하는 부분에 있어서 사용되고 있는 다결정 실리콘의 배선을 저저항의 알루미늄제의 배선으로 하는 것이다. 그러나, 이와같은 알루미늄 배선은, 전원 배선과의 간섭을 피하기 위해, 전원 배선의 상층에 절연층을 끼고 형성할 필요가 있다. 다결정 실리콘의 배선이, 반도체 장치의 표면 가공시에 형성되는 것과 비교하여, 전원 배선의 상부를 배선층으로 하는 것은, 가공 공정의 증가를 수반하기 때문에, 채용할 수 없다. 이와같은 레이아우트를 채용하여도, 상기에서 문제로된 바이아홀의 저항 및 신뢰성의 문제의 해결은 어렵다.

바이아홀의 문제도 포함해서 해결하는 안으로써, 전원 배선이 신호 배선과 교차하지 않는 레이아우트로 변경하는 안도 제안되고 있다. 그러나, 신호 배선과의 간섭을 피하기 위해서는, 공통 버스라인과 직각인 방향으로, 공통 버스라인을 향해서 쌍방에서 전원 배선을 배치할 필요가 있다. 즉, 반도체 장치의 중심과, 주위의 쌍방에 동일한 전원 배선을 배치하게 된다. 이와같은 레이아우트는, 상술한 바와같은 전원 배선 서로의 교차를 피하기 위해, 전원 배선의 분리된 레이아우트를 채용하고 있는 반도체 장치에 있어서는 적용할 수가 없다. 채용한 경우는, 반도체 주위에 2 종류의 전원이 동시에 설치되게 되어, 각 회로로의 전원 공급에 있어서, 전원 배선 서로의 간섭이 발생해 버리기 때문이다.

전원 배선을 2 층으로하여, 간섭을 피할 수는 있으나, 신호 배선을 위쪽 방향으로 2 층으로 하는 앞서의 안과 같이, 제조 공정의 문제가 남는다. 또다시, 각 메모리 셀 블럭에 부수한 디코더 회로로의 전원의 공급선의 경로가, 각 전원 배선 마다 다르기 때문에, 각 회로에 공급되는 전위를 동일 전위로 하는 것이 어렵게 되어, 신호 레벨의 동일화도 곤란해진다.

이와 같은 안에 대해, 본 발명에 있어서는, 공통 버스라인의 전원 배선의 분지하고 있는 모전원 배선을 메모리셀 블럭의 주변에 설치되어 신호처리 등의 주변회로의 근처에 따라 배치하므로써, 상기 하는 바와같은 문제를 해결하고 있다. 즉, 본 발명에 따르는 복수의 신호 배선의 접속 영역이 이산적으로 배치된 신호 처리 회로와, 이 신호 처리 회로에 접속된 신호 배선이 복수의 전원 배선간에 병렬로 모여져 있는 배선 부설대 영역과 상기 접속 영역과 상기 배선 부설대 영역과의 사이의 협착 영역을 최소한 갖는 반도체 집적회로 장치에 있어서는. 전원 배선의 분지하고 있는 모 전원 배선이, 상기 협착 영역을 피하도록 상기 신호 처리 회로의 접속 영역의 근처를 따라 배치되어 있는 것을 특징으로 하고 있다.

이와같이, 신호 처리 회로의 접속 영역의 근처에 모 전원 배선을 설치 하므로서, 배선 부설 대 영역의 입구부분에 해당되는 협작 영역에 있어서 모 전원 배선과 각 신호 배선과의 간섭을 피하는 일이 가능해진다. 그래서 신호 처리회로의 접속 영역의 근처에 따라 모전원 배선을 설치하고 있으므로, 이 영역의 근처에 있어서, 모 전원 배선과 신호 배선과의 간섭을 처리할 수가 있게된다. 신호 처리 회로의 접속영역은, 처리 회로 내의 논리 회로에 필요한 공간에서 이산적으로 배치되어 있다. 이 때문에, 이 접속 영역에 접속된 신호 배선은, 이 영역의 근처에 있어서는 각 신호 배선의 간격이 충분히 확보되어 있다. 따라서, 이 영역의 근처에 모전원 배선을 배치하므로서, 각 신호 배선과 모전원 배선과의 교차를 처리하기 위해 필요한 제 2 층의 신호 배선의 폭을 널리 확보할 수가 있다. 이 때문에, 메모리 칩 등의 배선 부설대 영역에 해당하는 공통 버스 라인의 배선 밀도가 높은 반도체 장치에 있어서도, 저 저항의 제 2 층의 신호 배선을 실현할 수 있고, 또다시, 제 2 층의 신호 배선과 모 전원 배선과 동일한 배선층의 각 신호 배선을 접속하는 충분한 수의 바이아 홀을 용이하게 배치할 수가 있는 것이다.

또다시, 신호 처리 회로의 접속 영역은, 신호 처리 회로로의 전원 배선과의 간섭을 피하기 위해, 제 2 층의 배선층을 사용해서 신호 배선과 접속되는 일이 많다. 이때문에, 이 제 2 층의 배선을, 상기 모 전원 배선과 간섭하는 부분까지 연장하므로써, 신호 배선의 접속한 곳의 수량을 감소할 수가 있어, 접속 저항의 감소, 및 접속한 곳의 불합리함에 기인하는 신뢰성의 저하의 방지도 도모할 수가 있다.

상기한데서 설명한 복수의 메모리 셀 블럭에 의해 구성된 반도체 집적회로 장치에 있어서는, 메모리 셀 영역의 주변에 배치되어 있는 신호 처리 회로인 복수의 주변회로의 근처에 모전원 배선을 설치하여, 메모리 셀 블럭의 사이에 설치되어 있는 디코더 회로와 주변회로를 공동 버스라인을 거쳐서 접속하고 있는 신호 배선과 모전원 배선과의 교차를 처리하면 좋다. 그래서, 모전원 배선에서 분지한 전원 배선은, 이들 신호 배선과 평행하게 공통 버스라인에 모여지므로, 공통 버스라인의 입구 부분등에 있어서, 재차 교차하는 일은 없다. 또한, 공통 버스라인의 양측에 배치되어 있는 디코더 회로로의 전원은, 종래와 같은 하나의 모 전원 배선에 의해 공급되므로, 전위의 변동 및 다른 전원 배선과의 간섭을 고려할 필요도 없다.

이와같은 레이아우트를 채용하므로서, 주변 회로와 신호 배선과의 각 접속영역의 간격은, 충분한 거리를 확보할 수가 있으므로, 모 전원배선과 간섭하는 부분에, 저 저항으로 되는 넓은 면적의 제 2 층의 신호 배선을 형성할 수가 있다. 또한, 제 2 층의 신호 배선과, 모 전원 배선과 동일한 층의 제 1 의 신호 배선과의 접속 부분에 있어서도, 넓은 면적을 확보할 수가 있으므로, 복수의 바이아 홀을 사용해서 제 1 과 제 2 의 신호 배선을 접속 할 수가 있다. 이로인하여, 접속 부분의 저항의 감소를 도모할 가 있다. 또다시, 제조 과정에서 일어날 수 있는 바이아홀의 불합리 함도, 복수의 바이아홀을 한곳의 접속부분에 형성하므로써 해소할 수 있다. 이로인하여, 본 발명에 따리는 반도체 직접 회로 장치에 있어서는, 신호 배선의 고 저항화에 따르는 액세스 속도의 저하를 방지할 수 있고, 동시에, 바이아 홀에 따르는 신뢰성의 저하도 방지할 수가 있다.

또다시, 주변 회로의 접속영역 위에는, 일반적으로, 주변회로로의 전원 배선이 설치되어 있으므로, 상기 모 전원 배선은, 주변 회로로의 전원 배선과 병렬로 배치되게 된다. 이와같은 배치에 있어서는, 주변 회로로의 전원 배선과의 간섭을 피하기 위해서, 제 2 층의 배선층에 형성된 접속영역을, 모전원 배선과의 교차부분까지 연장할 수가 있다. 이 경우는, 종래, 주변회로로의 전원 배선과의 간섭을 피하기 위해서와, 상기 모 전원 배선과의 간섭을 피하기 위해 필요했던 2 개의 제 2 층의 배선을, 주변 회로로의 전원 배선 및 모 전원 배선에 공통으로 하나의 제 2 층의 배선을 감소할 수가 있다. 따라서, 제 2 층의 배선과의 접속 저항의 감소를 도모할 수가 있음과 동시에, 접속한 곳의 수를 삭감하므로서, 접속 부분에 생기는 일이 많은 제조상의 불합리함을 감소할 수 있고, 장치의 신뢰성의 향상을 도모할 수가 있게 된다.

또다시, 상기한 바와같이 주변회로로의 전원 배선과, 모 전원 배선이 평행하게 되어 있는 경우로서, 주변회로의 전원 소비가 안정되어 있는 것과 같은 장치에 있어서는, 주변회로로의 전원 배선과 모전원배선을 공통배선으로 할 수도 있다. 이와같은 레이아우트르 채용하는 경우는, 상기한 바와같은 효과에 더해서, 또다시, 제 2 층의 배선을 짧게 할수가 있으므로, 배선 저항의 한층 감소를 도모할 수가 있게 된다.

또한, 일반의 반도체 집적 회로 장치에 있어서, 공통 버스 라인과, 모 전원 배선은, 전원 배선끼리의 간섭 및 기능 셀의 배치상, 직교되어 있는 일이 많다. 이와같은 레이아우트의 장치에 있어서는 물론이나, 모 전원 배선에서 공통 버스라인에 전원 배선이 분기되어 있는 반도체 장치에 있어서는, 공통 버스라인과 모 전원 배선이 직교하고 있지 아니한 경우에 있어서도, 본 발명을 적용할 수가 있다.

상기 신호 배선으로서는, 모 전원 배선과 동일한 제 1 층의 배선에는, 저 저항의 알루미늄 배선이 사용되는 일이 있다. 그래서, 이 제 1 층의 상부 혹은 하부에, 절연층을 개재해서 형성되는 제 2 층의 배선에는, 알루미늄 배선 및 다결정 실리콘 배선의 어느것이나 사용할 수가 있다. 알루미늄 배선은 저 저항이나, 일반적으로 제 1 층의 상층에 추가할 필요가 있다. 이것에 대해, 다결정 실리콘 배선은 고 저항이나, 반도체 장치의 표면 가공과 동시에 형성할 수가 있는 이점을 갖고 있다. 그래서, 본 발명에 있어서는, 제 2 층의 배선의 폭을 충분히 확보할 수가 있으므로, 다결정 실리콘 배선을 사용해도, 저항이 낮은 제 2 층의 신호 배선을 형성할 수 있는 것이다.

[도면의 간단한 설명]

제 1 도는, 본 발명의 실시예 1 에 따르는 반도체 집적 회로 장치의 전원 배선 배치를 설명하기 위한 레이아우트도.

제 2 도는, 실시예 1 에 따르는 신호 배선이 공통 버스 라인에 모여지는 부분을 도시한 레이아우트도.

제 3 도는, 본 발명의 실시예 2 에 따르는 신호 배선이 공통 버스 라인에 모여지는 부분을 표시한 레이아우트도.

제 4 도는, 종래의 반도체 집적 회로의 전원 배선 배치를 설명하기 위한 레이아우트도.

제 5 도는, 종래의 신호 배선이 공통 버스 라인에 모여지는 부분을 도시한 레이아우트도.

[발명을 실시하기 위한 가장 좋은 형태]

다음에, 도면을 참조하여, 본 발명을 실시하기 위한 가장 좋은 형태를 설명한다.

[실시예 1]

제 1 도에 본 발명의 실시예 1 에 따르는 반도체 집적 회로 장치의 레이아우트를 도시하고 있다. 본예의 반도체 장치는, 상술한 종래의 장치와 같이 ROM(리이드 온리 메모리)의 메모리 칩이며, 4 개의 메모리 셀 블럭 (2a 내지 2d)에 의해 구성되어 있다. 메모리 셀 블럭(2a 내지 2b)사이, (2c 및 2d) 사이에는, 각각의 행 디코더 회로(3a 및 3b), (3c 및 3d)가 각각 대치하도록 설치되어 있다. 또한, 열 디코더 회로(5a 내지 5d), 감지 증폭기 회로(6a 내지 6d), 이들 회로와 반대측으로 되는 메모리 셀 블럭(2a 내지 2d)의 도면위의 아래쪽 방향으로는, 행 디코더를 구동하는 신호가 생성되는 프리 디코더 회로등을 포함한 주변 회로(4a 및 4b)가 배치되어 있다. 이와같이, 각 셀 및 회로의 배치는, 상술한 종래의 장치와 같은데 대해, 같은 번호를 붙여서 설명을 생략한다.

한편, 이들 회로에 전원을 공급하는 전원 배선의 레이아우트도, 종래의 장치와 같이, Vss 와 Vdd 의 배선이 서로 교차하지 아니하도록 되어 있으며, Vss 와 Vdd 의 배선 경로의 분리된 레이아우트가 채용되어 있다. 즉, 먼저, Vss 에 대해서는, 패드(7)에서 칩(1)의 주위에 설치된 모배선(11)을 거쳐, 칩(1)의 중심으로 향하도록, 지배선(12)에 의해 각 회로에 공급되어 있다. 그래서, 메모리 셀 블럭(2a 내지 2d) 및 행 디코더 회로(3a 내지 3d)에도, 지배선(12)의 일부(12a)에서, 또다시 분지한 분지 배선(13)에 의해 각 셀(2a 내지 2d) 혹은 회로(3a 내지 3d)에 공급되어 있다. 또한, Vdd 에 대해서도, 패드(8)에서 메모리 칩(1)의 중심에 배치된 모배선(21)을 거쳐서 지배선(22)에 의해, 각 회로에 공급되어 있다. 행 디코더 회로(3a 내지 3d)에 있어서는, 지배선(22)의 일부(22a)에서, 또다시 분지한 분지 배선(23)에 의해 디코더 회로(3a 내지 3d)에 공급되어 있다.

본 예에 있어서, 착안해야할 점은, 칩(1)에 있어서 가장 밀도가 높은 배선 경로의 하나인 주변 회로(4a 및 4b)와, 행 디코더(3a 내지 3d)를 접속하는 신호 배선이 모이는 영역 II 에 있어서 전원 배선(22a)의 배치이다. 상술한 종래의 반도체 장치에 있어서는, 디코더 회로(3a 및 3b)의 바로 아래에 배치되어져 있던 전원 배선(22a)이, 주변 회로(4a)의 바로위에 설치되어 있다. 그래서, 이 전원 배선(22a)에서 분지하는 배선(23a 및 23b)의 분지점(35a 및 35b)은, 주변회로(4a)에서 공통 버스 라인(30)에 모여지는 신호 배선(31. 1 내지 31. n)의 외측에 배치되어 있다. 그리고, 이 2 개의 전원 배선(23a, 23b)은, 신호 배선(31. 1 내지 31. n)의 외주에 따라서, 凸 자형(거의 역 Y 자형)을 이루도록, 공통 버스 라인(30)에 모여져 있다.

제 2 도에, 신호배선(31. 1 내지 31. n)이 공통 버스라인(30)에 모여지는 영역 II 의 상세한 것을 도시하고 있다. 본 영역 II 의 레이아우트도, 상술한 종래의 장치와 거의 같으며, 행 디코더 회로(3a, 3b) 사이의 공통 버스 라인(30)에, 주변 회로(4a)와 디코더 회로(3a, 3b)를 접속하는 n 개의 신호 배선(31. 1 내지 31. n)이 전원 배선(23a 및 23b)에 끼워져 평행하게 배열되어 있다. 이들 배선(31. 1 내지 31. n)은, 주변 회로(4a)의 각 기능 셀(41. 1 내지 41. n)의 접속 부분(42. 1 내지 42. n)과 접속되어 있다.

이들 접속부분(42. 1 내지 42. n)은, 다결정 실리콘으로, 신호 배선(31. 1 내지 31. n)의 배선층의 아랫층에 형성되어 있으며, 접속부분(42. 1 내지 42. n)의 상부에는, 주변 회로(4a)의 전원 배선(12)과 평행하게, 행 디코더(3a, 3b)의 전원 배선(23a, 23b)의 모 배선(22a)이 배치되어 있다. 그래서, 기능 셀(41)의 양단의 셀(41. 1 및 41. n)의 외측에 위치하는 모 배선(22a)을 분지점(35a 및 35b)으로 하여, 전원 배선(23a 및 23b)이 분지되어 있다. 분지한 전원 배선(23a, 23b)은, 공통 버스라인(30)에 모여져 양단의 신호 배선(31. 1 내지 31. n)의 외측에 연해서, 모배선(22a)과 지교하도록 배열된 후, 공통 버스 라인(30)의 입구 부분인 협작 영역(51)과 평행한 메모리 셀 블럭(2a 및 2b)의 하단에 있어서 버스라인(30)으로 향해서 구부려져 있다. 그래서, 공통 버스 라인(30)의 양단에 해당하는 부분에서 재차 모 배선(22a)과 직교 하도록 구부러져, 행 디코더(3a 및 3b)에 따르도록 배열되어 있다.

본예의 반도체 장치에 있어서는, 상기한 바와 같은 레이아우트가 채용되어 있으며, 모 배선(22a)이 주변 회로(4a)의 접속부분(42. 1 내지 42. n)의 상부에 설치되어 있기 때문에, 접속 부분(42. 1 내지 42. n)에 있어서, 신호 배선(31. 1 내지 31. n)과 모 배선(22a)과의 간섭이 처리되어 있다. 따라서, 종래의 반도체 장치와 같이, 공통 버스 라인(30)의 입구 부분의 협잡 영역(51)에 있어서 모 배선(22a)과의 간섭은 없고, 좁은 입구 부분(51)에 집중되어 있던 다결정 실리콘의 제 2 층의 신호 배선이 절약되어져 있으며, 신호 배선(31. 1 내지 31. n)은 모두 저 저항의 알루미늄 배선에 의해 배선되어 있다. 이로인하여, 신호배선(31. 1 내지 31. n)의 저항을 저감할 수가 있다. 또다시, 제 2 층과의 접속에 필요한 바이아홀도 절약할 수가 있으므로, 접속한 곳에 기인하는 접속 저항의 삭감도 도모해진다. 이로인하여, 배선(31. 1 내지 31. n)의 저항은 종래의 것에서 한층 감소하고 있으며, 이 신호 배선(31. 1 내지 31. n)에 따르는 신호 전달 속도의 개선이 도모되어 지고 있다.

또한, 종래의 좁은 입구 영역에 집중되어 있던 바이아홀이 제거되어 있으므로, 바이아홀의 제조 불량에 따르는 단락, 절단등의 불합리함이 방지되고, 신뢰성이 높은 메모리 셀 블럭이 실현 가능하다. 그래서, 공통 버스라인(30)의 설계에 있어서, 바이아홀의 제조 한계를 고려할 필요는 없으므로, 버스라인(30)에 배열되는 신호배선의 수량의 증가가 가능해져, 제조의 제품율의 향상을 도모할 수도 있다.

한편, 본예의 장치에 있어서, 모 배선(22a)과 간섭하고 있는 접속 부분(42. 1 내지 42. n)의 간격은, 기능셀(41. 1 내지 41. n)에 포함되는 논리회로의 배치에 의해, 신호 배선(31. 1 내지 31. n)의 폭과 비교하여, 충분한 간격이 확보되어 있다. 이로인해, 접속부분(42. 1 내지 42. n)은 고저항의 다결정 실리콘 이기는 하나, 그 저항값이 충분히 적어지도록, 접속부분(42. 1 내지 42. n)의 폭 H 이 확보되어 있다. 그래서, 이 폭 H 에 걸쳐서, 복수개의 바이아홀(43)을 형성하는 것이 가능해져 있다. 따라서, 한개의 접속부분에 대해서, 복수개의 바이아홀이 형성되어 있으므로, 제조과정의 불량에 의해, 바이아홀의 하나가 접속되어 있지 아니해도, 다른 바이아 홀에 의해 접속의 보존이 가능하며, 매우 신뢰성이 높은 접속부분이 형성된다. 또한, 각 접속 부분의 간격은, 충분히 확보되어 있으므로, 제조과정에 있어서, 단락하는 것과 같은 일도 없다.

또다시, 본예에 있어서는, 주변 회로(4a)로의 Vss 의 전원 배선(12)과, 디코더 회로로의 Vdd 의 모 배선(22a)이 접근하여 병렬로 배치되어져 있다. 이로인하여, 이 2개의 배선(12 및 22a)와 신호 배선(31. 1 내지 31. n)와의 교차가, 접속부분(42. 1 내지 42. n)만에 의해 처리되어 있으며, 종래의 레이아우트와 비교하여, 전원 배선 아래에 형성되는 제 2 층의 배선과의 접속한 곳의 수도 삭감되어 있다.

이와 같이, 본 예에 있어서는, 전원 배선의 레이아우트가 일견 복잡하게 된 것같으나, 접속한 곳의 삭감 등의 면에 있어서, 레이아우트가 다순화 되어 있으며, 장치의 신뢰성의 향상 및 액세스 타임의 감소가 도모해지고 있다.

[실시예 2]

제 3 도에, 본 발명의 실시예 2 에 따르는 신호 배선(31. 1 내지 31. n)이 공통 버스 라인(30)에 모여지는 영역 II 의 상세한 것을 도시하고 있다. 본예에 있어서 신호 배선(31. 1 내지 31. n), 공통 버스 라인(30), 행 디코더 회로(3a, 3b), 기능 셀(41. 1 내지 41. n), 접속부분(42. 1 내지 42. n), 또다시 전원 배선(23a, 23b)의 레이아우트는, 상술한 실시예 1 과 같으므로, 같은 번호를 붙여서 설명을 생략한다.

본 실시예에 있어서, 착안해야할 점은, 전원 배선(23a, 23b)의 분지하는 모배선(22a)이, 주변회로(4a)로의 전원 배선으로서도 사용되고 있는 점이다. 주변회로(4a)가, 프리디코더 등으로 형성되어 버퍼 회로등의 전원 소비가 큰 회로를 포함하지 아니한 경우는, 전원 배선에 있어서 전위의 흔들림도 적고, 디코더 회로의 전원과 공용할 수가 있다. 이와같은 장치에 있어서는, 실시예 1 의 주변 회로의 Vss 의 전원 배선(12)과 Vdd 의 전원 배선(22)의 배치를 역전 시키므로서, 전원 배선(22)과 디코더 회로 모배선(22a)을 하나의 전원 배선으로 할수가 있다.

본예의 레이아우트에 있어서는, 전원 배선(22a)의 아래에 형성되는 접속부분(42. 1 내지 42. n)은, 배선 1 개 몫과의 간섭을 교차할 수 있는 길이로 하면 좋고, 신호 배선(31. 1 내지 31. n)의 저항을 더욱 감소시 킬 수가 있다. 그래서, 전원 배선의 수량을 감소할 수도 있으므로, 레이아우트의 간략화를 도모할 수가 있다.

이상에 있어서 설명을 한 바와같이, 본 발명에 따르는 메모리칩등의 반도체 집적 회로에 있어서는, 메모리 용량등의 증가와 함께 증가하는 많은 배선을 배치하는 공통 버스 라인의 신뢰성, 및 고 액세스 속도화에 있어서 문제로 되어 있던, 공통 버스 라인과 전원 배선과의 간섭에 따르는 문제에 대해, 버스라인에 분지하는 모전원 배선을 공통 버스라인에 배열되는 신호 배선의 처리회로의 근처에 배치하므로써 해결하고 있다. 이로인하여, 상기 문제를 해결하기 의해 채용된 레이아우트는, 종래의 반도체 집적 회로의 레이아우트와 비교하여, 복잡한 레이아우트는 아니고, 오히려, 접속한 곳의 삭감이 도모되어 있는 점보다 간략화된 레이아우트라고 말할수 있다. 물론, 제조공정에 있어서도, 종래의 반도체 집적 회로에서 복잡해지는 것은 없다.

또한, 이상으로 실시예에 있어서, 제 2 층의 신호 배선으로써 다결정 실리콘을 사용하고 있으나, 알루미늄 배선을 사용하는 것은 물론 가능하다.

[산업상의 이용 가능성]

본 발명에 따르는 전원 배선의 레이아우트는, ROM, RAM 등의 메모리 칩에 적응된다. 또한, 메모리 칩에 한하지 않고, 메모리 셀이 탑재된 반도체 집적 회로에 있어서도 채용되는 일은 물론이나, 또다시, 공통 버스 라인 방식의 배선과 신호 처리 회로의 조합된 레이아우트의 사용되고 있는 반도체 집적 회로에 있어서, 본 발명을 적용할 수가 있다.

Claims

복수의 신호 배선의 접속영역이 이산(離散)적으로 배치된 신호 처리 회로와, 상기 신호 처리 회로에 접속된 상기 신호 배선이 복수의 전원 배선 사이에 병렬로 모여져 있는 배선 부설대 영역과, 상기 접속 영역과 상기 배선 부설대 영역과의 사이의 협착 영역을 최소한 갖는 반도체 집적회로 장치에 있어서,

상기 전원 배선의 분지(分)되어 있는 모 전원 배선이, 상기 협착 영역을 피하도록 상기 접속영역의 근처에 따라서 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서,

상기 신호 처리 회로는, 복수의 메모리 셀 블럭에 의해 구성된 메모리 셀 영역의 주변에 배치되어 있는 복수의 주변회로이며, 상기 배선 부설대 영역인 공통 버스라인에 의해, 이 주변회로와 상기 메모리 셀 블럭의 사이에 배치되어 있는 디코더 회로가 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항 또는 제 2 항에 있어서,

상기 모전원 배선은, 상기 신호 처리 회로의 전원 배선과 병렬로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항 또는 제 2 항에 있어서,

상기 모 전원 배선은, 상기 신호 처리 회로의 전원 배선인 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항 또는 제 2 항에 있어서,

상기 모 전원 배선은 상기 배선 부설대 영역과 직각으로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항 또는 제 2 항에 있어서,

상기 모 전원 배선은, 상기 접속영역과 교차 하도록 배치되어 있으며, 상기 접속 영역은, 이 모 전원 배선 및 상기 신호 배선이 형성된 제 1 배선층의 윗층 및 아래층중 어느 하나에 절연층을 개재해서 적층된 제 2 배선층에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제 6 항에 있어서,

상기 제 1 배선층은 알루미늄 배선층이며, 상기 제 2 배선층은 알루미늄 배선층 및 다결정 실리콘 배선층중 어느 하나인 것을 특징으로 하는 반도체 집적 회로 장치.