JP7163224B2 - 電子装置 - Google Patents

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Description

本発明は、複数の半導体部品を含む電子装置に関し、例えば、互いに電気的に接続された複数の半導体部品を含む電子装置に適用して有効な技術に関する。
特許文献１（特開２００６－１９４３３号公報）や特許文献２（特開２０１５－１９５２６３号公報）には、配線基板（配線体）の上面および下面にそれぞれ半導体チップ（半導体素子）が搭載された電子装置が記載されている。
特開２００６－１９４３３号公報 特開２０１５－１９５２６３号公報
本発明者は、複数の半導体部品が配線部を介して互いに電気的に接続された電子装置の開発を行っている。この一環として、配線部の両面に半導体部品が搭載され、かつ複数の半導体部品が互いに電気的に接続された電子装置について検討を行った。上記電子装置は、複数の半導体部品を電気的に接続する信号伝送経路を短くできるので、半導体部品間の信号伝送品質を向上させることができる。ただし、本願発明者の検討によれば、例えば半導体部品への電力供給経路の伝送特性、あるいは、信号伝送経路の伝送特性など、電子装置の性能向上を図る上で、改善の余地があることが明らかとなった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１配線部の互いに反対側に搭載される第１および第２半導体部品と、上記第１半導体部品を封止する封止体と、上記第１半導体部品を介して上記第１配線部の反対側に位置する第２配線部と、を有する。上記封止体には、上記第１半導体部品または上記第２半導体部品と電気的に接続される複数の貫通導体が形成される。平面視において、上記封止体は、上記第１半導体部品が配置された第１領域と、上記封止体の第１面の周縁部側に位置する第２領域と、上記第２領域と上記第１領域の間にある第３領域と、上記第２領域と上記第３領域の間にある第４領域と、を有する。上記第２領域には最も多くの上記複数の貫通導体が配置される。上記第３領域には、上記第４領域より多くの上記複数の貫通導体が配置される。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
一実施の形態である電子装置の上面図である。 図１のＡ－Ａ線に沿った断面図である。 図１に示す電子装置の下面図である。 図２に示す電子装置の回路構成例を示す回路ブロック図である。 図２に示す封止体を上面側から視た平面図である。 図５のＡ部の拡大平面図である。 図２に示す封止体上の配線部の最下層の配線レイアウトの一例を示す平面図である。 図２に示す封止体上の配線部の最上層と最下層との間の配線層のレイアウトの一例を示す平面図である。 図２に示す封止体上の配線部の最上層の配線層のレイアウトの一例を示す平面図である。 図１に対する変形例である電子装置の上面図である。 図１０に示す電子装置の封止体を上面側から視た平面図である。 図１１に示す封止体上の配線部の最下層の配線レイアウトの一例を示す平面図である。 図１２に示す配線部の最上層と最下層との間の配線層のレイアウトの一例を示す平面図である。 図１２に示す配線部の最上層の配線層のレイアウトの一例を示す平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金、あるいはその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、以下の説明において、ある値と他の値とが「同じ」、あるいは「同一」と記載する場合があるが、「同じ」または「同一」の意味は、厳密に全く同じである場合の他、実質的に同等と見做せる範囲内において誤差がある場合も含む。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチング、あるいはドットパターンを付すことがある。
＜電子装置＞
まず、本実施の形態の電子装置ＥＤ１の概要構成について、図１～図４を用いて説明する。図１は本実施の形態の電子装置の上面図である。図１では、配線部ＷＰ１において、メモリ部品ＭＰ１およびＭＰ２が搭載される上面ＷＰ１ｔと反対側の面に搭載されるロジックチップＬＣ１の輪郭を点線で示している。図２は、図１のＡ－Ａ線に沿った断面図である。図３は、図１に示す電子装置の下面図である。図３は平面図であるが、複数の半田ボールＳＢ１のそれぞれに模様を付している。半田ボールＳＢ１に付された模様は、信号伝送用、電源電位供給用、基準電位供給用など、流れる電流の種類に応じて区別されている。図３では、平面図の下方に半田ボールＳＢ１の種類の凡例を示している。図４は、図２に示す電子装置の回路構成例を示す回路ブロック図である。図４では、配線部ＷＰ１の範囲を明示するため、配線部ＷＰ１に対応する部分に模様を付している。
図１および図２に示すように、本実施の形態の電子装置ＥＤ１は、配線部ＷＰ１を介して互いに反対側に搭載されるロジックチップ（半導体チップ、半導体部品、半導体装置）ＬＣ１と、メモリ部品（半導体部品、メモリパッケージ、半導体装置）ＭＰ１およびＭＰ２と、を有する。図示は省略するが、ロジックチップＬＣ１は、半導体基板と、上記半導体基板に形成された複数の半導体素子と、上記半導体素子に接続される配線と、上記配線を介して上記半導体素子に接続される複数の端子（電極、電極パッド）ＰＤＬ（図２参照）とを有する。図２に示す例では、ロジックチップＬＣ１の複数の端子ＰＤＬは、ロジックチップＬＣ１の上面（表面）に形成され、下面（裏面）には形成されていない。
メモリ部品ＭＰ１およびＭＰ２のそれぞれは、複数枚のメモリチップが積層され、パッケージ化された、メモリパッケージである。複数のメモリチップのそれぞれは、ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる記憶回路を備える。上記記憶回路は、図４に示すメモリ回路ＲＡＭに対応する。メモリ部品ＭＰ１およびＭＰ２のそれぞれは、メモリ回路ＲＡＭ（図４参照）に電気的に接続される複数の端子（電極、電極パッド）ＰＤＭを有する。図２に示す例では、複数のメモリ部品ＭＰのそれぞれが有する複数の端子ＰＤＭは、メモリ部品ＭＰの下面に形成され、上面には形成されていない。
なお、ロジックチップＬＣ１および複数のメモリ部品ＭＰのそれぞれの構成は、上記一例以外に種々の変形例がある。例えば、図２に示すロジックチップＬＣ１の位置に、１枚あるいは複数枚の半導体チップがパッケージ化された半導体パッケージが搭載される場合がある。また例えば、メモリ部品ＭＰの位置に一枚の半導体チップからなるメモリチップが搭載される場合がある。また、本実施の形態の例では、メモリ部品ＭＰの数は、２個である。メモリ部品ＭＰの数は例えば、１個、あるいは３個以上の場合がある。
また、図２に示すように、電子装置ＥＤ１は、封止体ＭＲの上面ＭＲｔ（図２参照）上に形成された配線部ＷＰ１と、封止体ＭＲの下面ＭＲｂ上に形成された配線部ＷＰ２と、を有する。ロジックチップＬＣ１は、配線部ＷＰ１の下面ＷＰ１ｂ上に搭載されている。メモリ部品ＭＰ１およびＭＰ２は、配線部ＷＰ１の上面ＷＰ１ｔ上に搭載されている。また、電子装置ＥＤ１は、上面ＭＲｔ、および上面ＭＲｔの反対側に位置する下面ＭＲｂを有し、ロジックチップＬＣ１を封止する封止体ＭＲと、封止体ＭＲを貫通し、配線部ＷＰ１と配線部ＷＰ２とを電気的に接続する複数の貫通導体ＴＶと、を有する。
図１に示すように、平面視において、ロジックチップＬＣ１は、配線部ＷＰ１の下面ＷＰ１ｂ（図２参照）上の中央領域に配置される。メモリ部品ＭＰ１およびメモリ部品ＭＰ２のそれぞれは、上面ＷＰ１ｔ上に搭載され、かつ、ロジックチップＬＣ１と重なる位置に配置される。メモリ部品ＭＰ１およびメモリ部品ＭＰ２は、互いに離間するように配置される。平面視において、メモリ部品ＭＰ１とメモリ部品ＭＰ２とに挟まれた領域の一部は、ロジックチップＬＣ１と重なっている。詳細は後述するが、図２に示す配線部ＷＰ１は、メモリ部品ＭＰ１とメモリ部品ＭＰ２とに挟まれた領域と重なる位置に、電源電位の供給経路に含まれる導体パターンＰＬＶＤ２１を備える。
図２に示すように、メモリ部品ＭＰ１およびＭＰ２のそれぞれは、複数の端子ＰＤＭが設けられた面が、配線部ＷＰ１の上面ＷＰ１ｔと対向した状態で配線部ＷＰ１の上面ＷＰ１ｔ上に搭載される。複数の端子ＰＤＭのそれぞれは、例えば、半田バンプ（突起電極、接続端子）ＳＢ２を介して、配線部ＷＰ１の最上層の配線層に形成された導体パターンと電気的に接続されている。また、ロジックチップＬＣ１は、複数の端子ＰＤＬが設けられた面が、配線部ＷＰ１の下面ＷＰ１ｂと対向した状態で配線部ＷＰ１の下面ＷＰ１ｂ上に搭載される。複数の端子ＰＤＬのそれぞれは、例えば半田バンプ（突起電極、接続端子）ＳＢ３を介して配線部ＷＰ１の最下層の配線層に形成された導体パターンと電気的に接続されている。
なお、本実施の形態において、半田バンプＳＢ２およびＳＢ３として説明している接続端子には、種々の変形例がある。半田バンプＳＢ２およびＳＢ３に代えて、例えば、柱状に形成した金属部材からなる、Ｃｕピラーを用いる場合がある。また、半田バンプＳＢ２は、メモリ部品ＭＰ１およびＭＰ２の外部端子と見做すことができる。半田バンプＳＢ３は、ロジックチップＬＣ１の外部端子と見做すことができる。
メモリ部品ＭＰ１およびＭＰ２のそれぞれは、配線部ＷＰ１を介してロジックチップＬＣ１と電気的に接続される。本実施の形態の場合、配線部ＷＰ１は、厚さ方向に積層された複数層の配線層を備える。図２に示す例では、配線部ＷＰ１は、上面ＷＰ１ｔ側から、配線層ＷＬ１、ＷＬ２、およびＷＬ３の順で積層された三層の配線層を備える。ロジックチップＬＣ１の電極パッドと、メモリ部品ＭＰ１およびＭＰ２の端子とは、配線部ＷＰ１の複数層の配線層ＷＬ１、ＷＬ２、およびＷＬ３を介して電気的に接続される。
また、ロジックチップＬＣ１は、配線部ＷＰ１および複数の貫通導体ＴＶを介して配線部ＷＰ２と電気的に接続される。配線部ＷＰ２には、複数の半田ボール（外部端子、端子）ＳＢ１が接続される。複数の半田ボールＳＢ１のそれぞれは、電子装置ＥＤ１の外部端子である。電子装置ＥＤ１を図示しない外部機器と電気的に接続する際には、外部端子である半田ボールＳＢ１を介して、外部機器に伝送される信号の出力、外部機器から伝送される信号の入力、あるいは、電子装置ＥＤ１が備える各種回路に対する駆動電力の供給が行われる。図３に示すように、複数の半田ボールＳＢ１は、配線部ＷＰ２の下面ＷＰ２ｂに配列される。図３に示す例では、複数の半田ボールＳＢ１は、行列状に配列される。複数の半田ボールＳＢ１の種類毎のレイアウトについては後述する。
図４に示すように、複数のメモリ部品ＭＰのそれぞれは、メモリ回路ＲＡＭと、メモリ回路ＲＡＭに対するデータ信号の入出力動作を行う、入出力回路ＩＯＭと、を備える。複数のメモリ部品ＭＰのそれぞれと電気的に接続されるロジックチップＬＣ１は、コア回路ＣＲＣと、コア回路ＣＲＣに対するデータ信号の入出力動作を行う、入出力回路ＩＯＬと、を備える。コア回路ＣＲＣは、例えば、メモリ部品ＭＰのメモリ回路ＲＡＭの動作を制御する制御回路、あるいはデータ信号に対して演算処理を行う演算処理回路を含む。
メモリ部品ＭＰ１およびＭＰ２のそれぞれは、ロジックチップＬＣ１との間で、信号（電気信号）ＳＧ１を伝送する複数の信号伝送経路ＳＧＰ１を有する。複数の信号伝送経路ＳＧＰ１には、例えば、データ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および入出力動作を制御する制御信号を伝送する制御信号伝送経路などが含まれる。信号伝送経路ＳＧＰ１は、主に配線部ＷＰ１に形成され、一方の端部がロジックチップの端子ＰＤＬに接続され、他方の端部がメモリ部品ＭＰの端子ＰＤＭに接続される。メモリ部品ＭＰに接続される信号伝送経路の大部分は、ロジックチップＬＣ１に接続される。図４に示す例では、メモリ部品ＭＰに接続される全ての信号伝送経路は、ロジックチップＬＣ１に接続される。言い換えれば、図４に示す例では、ロジックチップＬＣ１を介さずに、メモリ部品ＭＰと配線部ＷＰ２とを接続する信号伝送経路はない。ただし、図４に対する変形例として、ロジックチップＬＣ１を介さずに、メモリ部品ＭＰと配線部ＷＰ２とを接続する信号伝送経路が存在してもよい。例えば、メモリ部品ＭＰの動作確認試験を行う際に利用される信号伝送経路などがこれに該当する。この場合でも、メモリ部品ＭＰに接続される信号伝送経路の殆どは、ロジックチップＬＣ１に接続される。
また、メモリ部品ＭＰ１およびＭＰ２のそれぞれは、メモリ回路ＲＡＭを駆動するための電源電位ＶＤＭが供給される電源電位供給経路ＶＤＭＰ、および基準電位ＶＳが供給される基準電位供給経路ＶＳＰを有する。図４に示す例では、電源電位ＶＤＭと基準電位ＶＳとの電位差が、メモリ回路ＲＡＭを駆動する駆動電圧に対応する。基準電位ＶＳは、例えば、接地電位（ＧＮＤ電位）など、電源電位とは異なる値の電位である。なお、図４では、一例として、メモリ部品ＭＰに一種類の電源電位ＶＤＭが供給される例を示している。ただし、変形例として、メモリ部品ＭＰに互いに電位の異なり、かつ、基準電位ＶＳとも異なる複数種類の電源電位が供給されてもよい。
電源電位供給経路ＶＤＭＰ、および基準電位供給経路ＶＳＰは、配線部ＷＰ１（および図２に示す貫通導体ＴＶ）を介して配線部ＷＰ２に取り付けられた外部端子である半田ボールＳＢ１に接続される。
電源電位ＶＤＭが供給される電源電位供給経路ＶＤＭＰは、メモリ部品ＭＰを駆動する電力供給用の経路なので、ロジックチップＬＣ１を経由しない。詳しくは、電源電位供給経路ＶＤＭＰは、外部端子である半田ボールＳＢ１が取り付けられた配線部ＷＰ２からロジックチップＬＣ１を介さず、かつ、配線部ＷＰ１を経由してメモリ部品ＭＰ１およびＭＰ２のそれぞれに接続されている。
基準電位ＶＳが供給される基準電位供給経路ＶＳＰは、ロジックチップＬＣ１に基準電位を供給する経路と電気的に接続される。図４に示す例では、配線部ＷＰ２に接続される基準電位供給経路ＶＳＰは、複数の経路に分岐され、分岐された経路の一部はロジックチップＬＣ１に接続され、他部はメモリ部品ＭＰ１およびＭＰ２のそれぞれに接続される。
ロジックチップＬＣ１は、入出力回路ＩＯＬを駆動するための電源電位ＶＤＬ１を供給する電源電位供給経路ＶＤＬ１Ｐと、コア回路ＣＲＣを駆動するための電源電位ＶＤＬ２を供給する電源電位供給経路ＶＤＬ２Ｐと、を有する。図４に示す例では、電源電位ＶＤＬ１と基準電位ＶＳとの電位差が、入出力回路ＩＯＬを駆動する駆動電圧に対応する。また、電源電位ＶＤＬ２と基準電位ＶＳとの電位差が、コア回路ＣＲＣを駆動する駆動電圧に対応する。図４では、一例として、コア回路ＣＲＣを駆動する電位として電源電位ＶＤＬ２のみを例示的に示している。ただし、コア回路ＣＲＣには、上記した演算処理回路、あるいは制御回路など、種々の回路が含まれ、これらの複数の回路がそれぞれ異なる電圧で駆動される場合もある。この場合、コア回路ＣＲＣを駆動する電源電位として、互いに異なり、かつ、基準電位ＶＳとも異なる複数種類の電源電位が供給されてもよい。
ロジックチップＬＣ１は、メモリ部品ＭＰ１またはＭＰ２との間で、信号（電気信号）ＳＧ１を伝送する複数の信号伝送経路ＳＧＰ１を有する。また、ロジックチップＬＣ１は、図示しない外部機器との間で、信号（電気信号）ＳＧ２を伝送する複数の信号伝送経路ＳＧＰ２を有する。信号伝送経路ＳＧＰ２は、配線部ＷＰ１、図３に示す複数の貫通導体ＴＶ、および配線部ＷＰ２に形成され、一方の端部がロジックチップの端子ＰＤＬに接続され、他方の端部が配線部ＷＰ２に接続された複数の半田ボールＳＢ１のそれぞれに接続される。ロジックチップＬＣ１は、メモリ部品ＭＰ１およびＭＰ２に接続される複数の信号伝送経路ＳＧＰ１と、メモリ部品ＭＰ１およびＭＰ２を介さずに外部端子である複数の半田ボールＳＢ１に接続される複数の信号伝送経路ＳＧＰ２と、を備える。
図示は省略するが、本実施の形態の電子装置ＥＤ１に対する比較例として、図示しない配線基板の同一面上に、ロジックチップＬＣ１および複数のメモリ部品ＭＰをそれぞれ搭載した電子装置がある。本実施の形態の電子装置ＥＤ１は、上記比較例の電子装置よりも、信号伝送特性、あるいは、放熱性の観点から、性能を向上させることができる。
例えば、図２に示すように、電子装置ＥＤ１は、配線部ＷＰ１の互いに反対側の面にロジックチップＬＣ１およびメモリ部品ＭＰが搭載される。また、図１を用いて説明したように、透視平面視において、ロジックチップＬＣ１とメモリ部品ＭＰとが重なっている。この場合、ロジックチップＬＣ１の複数の端子ＰＤＬ（図２参照）と、メモリ部品ＭＰの複数の端子ＰＤＭ（図２参照）とを電気的に接続する複数の信号伝送経路ＳＧＰ１（図４参照）の経路距離を短縮することができる。
例えば、電子装置ＥＤ１は、メモリ部品ＭＰよりも駆動時の発熱量が多いロジックチップＬＣ１が配線部ＷＰ１と配線部ＷＰ２との間に配置される。図４に示す複数の信号伝送経路ＳＧＰ１は、配線部ＷＰ１に形成されるので、配線部ＷＰ２は多層化する必要がない。図２に示す例では、配線部ＷＰ２は、単層の配線層ＷＬ４から成る。この場合、配線部ＷＰ２の厚さを薄くできるので、ロジックチップＬＣ１から外部への放熱経路の距離を短くできる。したがって、本実施の形態の電子装置ＥＤ１は、ロジックチップＬＣ１が厚い配線基板上に搭載された上記比較例の電子装置に対して、放熱特性を向上させることができる。なお、配線基板上にロジックチップＬＣ１が搭載されている場合でも、ロジックチップＬＣ１上にファン、あるいはヒートシンクなどの放熱部品を配置することができれば、放熱性を向上させることができる。ただし、電子装置の用途によっては、配線基板上に放熱部品を配置することが困難である場合がある。例えば、監視カメラ装置のように、ケース内の容積が小さい電子装置の場合、放熱部品を配置するスペースを確保することが難しい。本実施の形態の構造は、上記のように放熱部品の配置スペースの確保が困難な場合に適用して特に有効である。
＜貫通導体のレイアウト＞
電子装置ＥＤ１の場合、図４に示すように、信号伝送経路ＳＧＰ１、ＳＧＰ２、電源電位供給経路ＶＤＭＰ、ＶＤＬ１Ｐ、ＶＤＬ２Ｐ、および基準電位供給経路ＶＳＰのそれぞれが配線部ＷＰ１に形成される。したがって、電子装置ＥＤ１の小型化の観点から、多数の配線を効率的に配置することが好ましい。また、電子装置ＥＤ１が有する各種回路を安定的に動作させる観点から、各種回路を駆動する駆動電圧の供給経路の伝送ロスを低減することが好ましい。
図５は、図２に示す封止体を上面側から視た平面図である。図６は、図５のＡ部の拡大平面図である。図５および図６は平面図であるが、領域Ｒ１、Ｒ２、Ｒ３およびＲ４の範囲を明示するため、領域Ｒ２、Ｒ３、およびＲ４のそれぞれに互いに異なるハッチングを付している。図５および図６では、複数の貫通導体ＴＶに流れる電流の種類を識別し易くするため、貫通導体ＴＶのそれぞれに模様を付している。貫通導体ＴＶに付された模様の区別は、図３に示す半田ボールＳＢ１の種類の凡例と同様である。
図５に示すように、封止体ＭＲの上面ＭＲｔ側から視た透視平面視において、上面ＭＲｔは、ロジックチップＬＣ１が配置された領域Ｒ１と、上面ＭＲｔの周縁部側に位置する領域Ｒ２と、領域Ｒ２と領域Ｒ１の間にある領域Ｒ３と、領域Ｒ２と領域Ｒ３の間にある領域Ｒ４と、を含む。
領域Ｒ２、Ｒ３、およびＲ４には、それぞれ、複数の貫通導体ＴＶ（図２参照）が配置される。領域Ｒ１には、ロジックチップＬＣ１が配置されるので、貫通導体ＴＶが配置されない。領域Ｒ２、Ｒ３、およびＲ４では、貫通導体ＴＶの配置密度がそれぞれ異なる。詳しくは、図６に示すように、領域Ｒ２に配置される複数の貫通導体ＴＶの数は、領域Ｒ３に配置される複数の貫通導体ＴＶの数、および領域Ｒ４に配置される複数の貫通導体ＴＶの数、のそれぞれより多い。また、領域Ｒ３に配置される複数の貫通導体ＴＶの数は、領域Ｒ４に配置される前記複数の貫通導体の数より多い。上記した各領域に配置された貫通導体ＴＶの数は、以下のように表現することができる。すなわち、領域Ｒ２に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ３および領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度より高い。また、領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ３に配置される複数の貫通導体ＴＶの配置密度より低い。
本実施の形態の場合、図２に示すように、ロジックチップＬＣ１、メモリ部品ＭＰ１およびＭＰ２のそれぞれの外部インタフェースは、配線部ＷＰ２に取り付けられる複数の半田ボールＳＢ１である。ロジックチップＬＣ１、メモリ部品ＭＰ１およびＭＰ２のそれぞれと、半田ボールＳＢ１と、を互いに電気的に接続する経路は、配線部ＷＰ１および貫通導体ＴＶを経由しなければならない。したがって、配線部ＷＰ１は、ロジックチップＬＣ１、メモリ部品ＭＰ１およびＭＰ２のそれぞれと、半田ボールＳＢ１と、を電気的に接続する多数の配線を備えている。上記多数の配線には、例えば後述する図７に示す配線ＷＳＧ２およびＷＶ１が含まれる。
多機能化に伴って、外部端子の数が増加傾向にある電子装置ＥＤ１の実装面積を低減するためには、図３に示すように、配線部ＷＰ２の中央部および周縁部に、行列状に半田ボールＳＢ１を配列することが好ましい。また、図３を見て明らかなように、配線部ＷＰ２の周縁部に近い程、半田ボールＳＢ１を配置可能なスペースが大きい。この結果、電子装置ＥＤ１の小型化を図る場合、配線部ＷＰ２の周縁部側に配置される半田ボールＳＢ１の数は、配線部ＷＰ２の中央部側に配置される半田ボールＳＢ１の数よりも多い。
また、配線部ＷＰ１の配線層数を低減するためには、配線の配置密度を高くして、ロジックチップＬＣ１から引き出される配線を単一の配線層で引き回すことが好ましい。図２に示す配線層ＷＬ３において、複数の配線の配置密度は、図５に示す領域Ｒ２と重なる領域が最も低い。一方、領域Ｒ３および領域Ｒ４と重なる領域では、配線の配置密度が高いため、多数の貫通導体ＴＶを配置することはできない。このため、図６に示すように、領域Ｒ２に配置される複数の貫通導体ＴＶの数は、領域Ｒ３および領域Ｒ４に配置される複数の貫通導体ＴＶの数より多い。この結果、領域Ｒ２に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ３および領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度より高い。言い換えれば、貫通導体ＴＶは、配線の配置スペースを阻害する。このため図５に示すように、複数の貫通導体ＴＶの多くは、平面視において、上面ＭＲｔの外周側に寄せて配置される。
また、図２に示す配線層ＷＬ３で引き回される多数の配線の前提として、多数の配線経路のそれぞれの特性インピーダンスが、設計上許容されるマージンを満足している必要がある。特性インピーダンスを、例えば５０Ωに設定した場合、複数の配線のそれぞれは、ある程度の配線幅を備えている必要がある。後述するように、本実施の形態の場合、図５に示す領域Ｒ３にロジックチップＬＣ１の入出力回路ＩＯＬ（図４参照）に駆動電位を供給する複数の貫通導体ＴＶ２が配置される。上記したように配線層ＷＬ３（図２参照）において、領域Ｒ３と重なる領域は、配線の配置密度が高い領域である。配線の配置密度が高い領域に、複数の貫通導体ＴＶ２を配置する場合、貫通導体ＴＶ２の配置スペースを確保するため、配線幅を狭くする必要がある。配線経路の特性インピーダンスを考慮すると、配線幅が狭い部分は短い方が良い。したがって、本実施の形態では、領域Ｒ３では、配線層ＷＬ３での配線経路に沿うように複数の貫通導体ＴＶ２の離間距離を近づけて配置している。この結果、領域Ｒ３に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度より高い。
また、領域Ｒ２に多数の貫通導体ＴＶが配置される場合、ロジックチップＬＣ１が配置される領域Ｒ１と、領域Ｒ２に配置される複数の貫通導体ＴＶとを電気的に接続する多数の配線が、配線部ＷＰ１（図２参照）に設けられる。後述する図７に示す配線ＷＳＧ２が上記多数の配線に対応する。本実施の形態の場合、領域Ｒ３における貫通導体ＴＶの配置密度が低いので、配線部ＷＰ１（図２参照）が領域Ｒ３と重なる位置において、多数の配線を配置するスペースを確保することができる。
なお、複数の貫通導体ＴＶのそれぞれは、各領域において必ずしも等間隔で配列されているとは限らない。本実施の形態の場合、多数の配線を配置するスペースが確保できればよい。多数の配線を配置するスペースが確保できる範囲内であれば、例えば、領域Ｒ４において、複数の貫通導体ＴＶのうちの２個が、特異的に狭いピッチで配置されている場合もある。したがって、上記した貫通導体ＴＶの配置密度とは、各領域の総面積を分母とし、各領域に配置される貫通導体ＴＶの数を分子として算出される。
ただし、簡易的には、以下のように算出することができる。例えば、各領域において、互いに隣り合う４個の貫通導体ＴＶを任意に抽出し、この４個の貫通導体ＴＶが配置される領域の面積を分母とし、４を分子として算出する。上記の算出方法により貫通導体ＴＶの配置密度を定義した場合、領域Ｒ４における貫通導体ＴＶの配置密度を低くすることにより、図２に示す配線部ＷＰ１のうち、領域Ｒ４と重なる位置に多数の配線を配置できる。
また、簡易的に算出する別の方法として、以下の方法を用いることができる。すなわち、図３に示す複数の半田ボールＳＢ１のうち、互いに隣り合う４個（２行×２列）の半田ボールＳＢ１を選択する。選択された４個の半田ボールＳＢ１が配置される領域の面積を分母とし、この領域と重なる位置に配置される貫通導体ＴＶの数を分子とする。上記の算出方法により貫通導体ＴＶの配置密度を定義した場合、領域Ｒ４における貫通導体ＴＶの配置密度を低くすることにより、図２に示す配線部ＷＰ１のうち、領域Ｒ４と重なる位置に多数の配線を配置できる。
本実施の形態の場合、複数の貫通導体ＴＶは、ロジックチップＬＣ１と電気的に接続され、信号が伝送される複数の貫通導体ＴＶ１を含む。また、複数の貫通導体ＴＶは、ロジックチップＬＣ１と電気的に接続され、ロジックチップＬＣ１の入出力回路ＩＯＬに駆動電位を供給する複数の貫通導体ＴＶ２を含む。また、複数の貫通導体ＴＶは、メモリ部品ＭＰ（図４参照）と電気的に接続され、メモリ部品ＭＰに駆動電位を供給する複数の貫通導体ＴＶ３を含む。また、複数の貫通導体ＴＶは、ロジックチップＬＣ１およびメモリ部品ＭＰと電気的に接続され、ロジックチップＬＣ１およびメモリ部品ＭＰのそれぞれに基準電位を供給する複数の貫通導体ＴＶＳを含む。複数の貫通導体ＴＶ１は、領域Ｒ２に最も多く配置される。複数の貫通導体ＴＶ２は、領域Ｒ３に最も多く配置される。複数の貫通導体ＴＶ３は、領域Ｒ４に最も多く配置される。
図３に示す複数の半田ボールＳＢ１は、信号伝送経路ＳＧＰ２に含まれる複数の半田ボールＳＢ１ｓｇ、基準電位供給経路ＶＳＰに含まれる半田ボールＳＢ１ｖｓ、電源電位供給経路ＶＤＬ１Ｐに含まれる半田ボールＳＢ１ｖ１、電源電位供給経路ＶＤＬ２Ｐに含まれる半田ボールＳＢ１ｖ２、および電源電位供給経路ＶＤＭＰに含まれる半田ボールＳＢ１ｖｍを有する。図示は省略するが、配線部ＷＰ２は、単層の配線層を有する配線部材である。複数の半田ボールＳＢ１のそれぞれは、配線部ＷＰ２の配線層ＷＬ４（図２参照）に形成された導体パターンを介して、複数の貫通導体ＴＶ（図２参照）と電気的に接続されている。
図３に示す複数の半田ボールＳＢ１のうち、半田ボールＳＢ１ｓｇの数は、他の種類の電流が流れる半田ボールＳＢ１よりも多い。このため、配線部ＷＰ２の下面ＷＰ２ｂにおいて、複数の半田ボールＳＢ１ｓｇは、下面ＷＰ２ｂの周辺領域に最も多く配置される。図３に示す例において、半田ボールＳＢ１の配列を、最外周から順に、第１列、第２列、第３列・・・と定義すれば、半田ボールＳＢ１の配列のうち、第１列から第５列までの間に半田ボールＳＢ１ｓｇの全部が配置されている。ただし、図３に示す例では、第１列から第５列までの間には、半田ボールＳＢ１ｓｇの他、半田ボールＳＢ１ｖｓ、ＳＢ１ｖｍ、およびＳＶ１ｖ２のそれぞれが配置される。複数の半田ボールＳＢ１ｓｇが、配線部ＷＰ２の下面ＷＰ２ｂの周辺領域に集約して配置されている場合、図示しない実装基板において、信号伝送経路の配線レイアウトを単純化し易いというメリットがある。
また、下面ＷＰ２ｂの中央領域には、基準電位供給経路ＶＳＰに含まれる半田ボールＳＢ１ｖｓが配列される。また、半田ボールＳＢ１ｖｓは、中央領域の他、電源電位供給経路と信号伝送経路との間に配置される。電源電位供給経路ＶＤＬ１Ｐに含まる複数の半田ボールＳＢ１ｖ１は、複数の半田ボールＳＢ１ｖｓが配置される中央領域と、複数の半田ボールＳＢ１ｓｇが配置される周辺領域との間に配置される。また、電源電位供給経路ＶＤＭＰに含まる複数の半田ボールＳＢ１ｖｍは、Ｘ方向において、複数の半田ボールＳＢ１ｖ１が配置される領域と、複数の半田ボールＳＢ１ｓｇが配置される周辺領域との間に配置される。また、複数の半田ボールＳＢ１ｖｍは、Ｘ方向に直行するＹ方向において、複数の半田ボールＳＢ１ｖｓが配置される中央領域と、複数の半田ボールＳＢ１ｓｇが配置される周辺領域との間に配置される。また、電源電位供給経路ＶＤＬ２Ｐに含まる複数の半田ボールＳＢ１ｖ２は、Ｙ方向において、複数の半田ボールＳＢ１ｖｍが配置される中央領域と、複数の半田ボールＳＢ１ｓｇが配置される周辺領域との間に配置される。複数の半田ボールＳＢ１ｖ２は、Ｙ方向に延びるように配列される。
電子装置ＥＤ１のように、複数の半田ボールＳＢ１ｓｇが、配線部ＷＰ２の下面ＷＰ２ｂの周辺領域に集約して配置される場合、図６に示すように、複数の貫通導体ＴＶ１が領域Ｒ２に最も多く配置されていれば、配線部ＷＰ２（図２参照）において、貫通導体ＴＶ１と半田ボールＳＢ１ｓｇ（図３参照）とを電気的に接続する配線の長さを短くできる。また、貫通導体ＴＶ１と半田ボールＳＢ１ｓｇとを電気的に接続する配線の長さを短くすることにより、配線レイアウトを単純化できる。この結果、配線部ＷＰ２の配線層数の増大を抑制できる。
なお、図６に示す貫通導体ＴＶＳは、基準電位を供給する基準電位供給経路ＶＳＰに含まれる。基準電位は、各種回路を駆動する電圧の基準電位として用いられる他、信号伝送経路の電磁的なシールド、あるいは信号伝送経路のリファレンス経路として利用される場合がある。図５に示す例では、貫通導体ＴＶＳは、領域Ｒ２、Ｒ３、およびＲ４のそれぞれに配置される。
図６に示すように、領域Ｒ２に配置される貫通導体ＴＶの数は、領域Ｒ３に配置される貫通導体ＴＶの数、および領域Ｒ４に配置される貫通導体ＴＶの数より多い。この場合、配線部ＷＰ１（図２参照）では、領域Ｒ３と重なる位置および領域Ｒ４と重なる位置に、多数の配線を配置する必要がある。ロジックチップＬＣ１に接続される配線の数は、ロジックチップＬＣ１に近い程多くなる。したがって、単に配線を配置するスペースのみを考慮すれば、領域Ｒ４に配置される貫通導体ＴＶの数が、領域Ｒ３に配置される貫通導体ＴＶの数より多い方が好ましい。
しかし、本実施の形態の場合、領域Ｒ３に配置される貫通導体ＴＶの本数が、領域Ｒ４に配置される貫通導体ＴＶの数より多い。ロジックチップＬＣ１の入出力回路ＩＯＬ（図４参照）に接続される電源電位供給経路ＶＤＬ２Ｐに含まれる複数の貫通導体ＴＶ２は、領域Ｒ３に最も多く配置される。領域Ｒ３は、領域Ｒ２、Ｒ３、およびＲ４のうち、最も領域Ｒ１に近い領域である。また、領域Ｒ３は、領域Ｒ１と隣り合う領域である。入出力回路ＩＯＬの動作を安定化させるためには、入出力回路ＩＯＬを駆動する電力を供給する経路である電源電位供給経路ＶＤＬ２Ｐにおける抵抗、あるいはインダクタンスなどのインピーダンスを低減することが好ましい。複数の貫通導体ＴＶ２が領域Ｒ３に配置されることにより、電源電位供給経路ＶＤＬ２Ｐの経路距離を短くできる。すなわち、本実施の形態によれば、電源電位供給経路ＶＤＬ２Ｐのインピーダンスを低減することにより、入出力回路ＩＯＬの動作を安定化させることができる。
＜配線レイアウト＞
図７は、図２に示す封止体上の配線部の最下層の配線レイアウトの一例を示す平面図である。図８は、図２に示す封止体上の配線部の最上層と最下層との間の配線層のレイアウトの一例を示す平面図である。図９は、図２に示す封止体上の配線部の最上層の配線層のレイアウトの一例を示す平面図である。図７～図９では、各配線層に形成される多数の配線の一部を例示している。図７～図９では、複数の導体パターンに流れる電流の種類を識別し易くするため、図５および図６と同様のルールで、導体パターンに模様を付している。図９において、白抜きで示している導体パターンは、図４に示す信号伝送経路ＳＧＰ１に含まれ、半田バンプＳＢ２を介してメモリ部品ＭＰの端子ＰＤＭおよびに接続されるパッドである。
また、図７では、配線に流れる電流の種類を識別し易くするため、配線の線種を区別している。詳しくは、メモリ部品ＭＰ（図４参照）に接続される信号伝送経路ＳＧＰ１に含まれる複数の配線ＷＳＧ１は一点鎖線で示される。メモリ部品ＭＰを経由せずにロジックチップＬＣ１（図４参照）と半田ボールＳＢ１（図４参照）とに接続される信号伝送経路ＳＧＰ２は、実線で示される。また、ロジックチップＬＣ１の入出力回路ＩＯＬ（図４参照）に接続される電源電位供給経路ＶＤＬ１Ｐに含まれる配線ＷＶ１は、点線で示される。
図９では、メモリ部品ＭＰ（図４参照）に電源電位を供給する電源電位供給経路ＶＤＭＰに含まれる配線ＷＶＭを実線で示している。また、図９では、信号伝送経路ＳＧＰ１に含まれる配線ＷＳＧ１を実線で示している。また、図７～図９では、図５を用いて説明した領域Ｒ１～Ｒ４のそれぞれの境界を二点鎖線で示している。
図５に示すように、封止体ＭＲの上面ＭＲｔは、辺ＭＲｓ１、辺ＭＲｓ１の反対側の辺ＭＲｓ２、辺ＭＲｓ１および辺ＭＲｓ２と交差する辺ＭＲｓ３、および辺ＭＲｓ３の反対側の辺ＭＲｓ４を有する。辺ＭＲｓ１および辺ＭＲｓ２はＸ方向に延びる。辺ＭＲｓ３および辺ＭＲｓ４はＸ方向と交差（図５では直交）するＹ方向に延びる。
また、図７～図９に示すように、配線部ＷＰ１の上面ＭＲｔは、辺ＭＲｓ１、辺ＭＲｓ１の反対側の辺ＭＲｓ２、辺ＭＲｓ１および辺ＭＲｓ２と交差する辺ＭＲｓ３、および辺ＭＲｓ３の反対側の辺ＭＲｓ４を有する。辺ＭＲｓ１および辺ＭＲｓ２はＸ方向に延びる。辺ＭＲｓ３および辺ＭＲｓ４はＸ方向と交差（図５では直交）するＹ方向に延びる。図５に示す上面ＭＲｔの辺ＭＲｓ１は、図７～図９の辺ＷＰｓ１と重なる。図５の辺ＭＲｓ２は、図７～図９の辺ＷＰｓ２と重なる。図５の辺ＭＲｓ３は、図７～図９の辺ＷＰｓ３と重なる。図５の辺ＭＲｓ４は、図７～図９の辺ＷＰｓ４と重なる。
本セクションでは、最初に、図４に示す信号伝送経路ＳＧＰ１およびＳＧＰ２のレイアウトについて説明する。図７に示すように、配線部ＷＰ１の配線層ＷＬ３は、複数の信号伝送経路ＳＧＰ１に含まれる複数の配線ＷＳＧ１と、複数の信号伝送経路ＳＧＰ２に含まれる複数の配線ＷＳＧ２と、を有する。複数の配線ＷＳＧ２のそれぞれは、一方の端部が領域Ｒ１内の導体パターンに接続され、他方の端部が領域Ｒ２の導体パターンに接続される。領域Ｒ１内にある複数の導体パターンのそれぞれは、図２に示す半田バンプＳＢ３上に配置される。領域Ｒ２内にある複数の導体パターンのそれぞれは、図５に示す複数の貫通導体ＴＶと接続されている。領域Ｒ２内にある複数の導体パターンのうち、配線ＷＳＧ２の端部が接続される導体パターンは、図５に示す貫通導体ＴＶ１と電気的に接続される。言い換えれば、本実施の形態の場合、図２に示すロジックチップＬＣ１の端子ＰＤＬと貫通導体ＴＶとを電気的に接続する配線ＷＳＧ２は、配線層ＷＬ３のみで引き回される。配線ＷＳＧ２は、図９に示す配線層ＷＬ１および図８に示すＷＬ２には形成されていない。
複数の配線ＷＳＧ２のそれぞれが、配線層ＷＬ３のみで引き回される場合、以下の効果が得られる。図７に示すように、配線層ＷＬ３には、信号伝送経路ＳＧＰ１に含まれる複数の配線ＷＳＧ１が形成される。配線層ＷＬ３では、複数の配線ＷＳＧ１と複数の配線ＷＳＧ２とは互いに交差しない。また、図８に示すように、配線部ＷＰ１の配線層ＷＬ２は、基準電位ＶＳ（図４参照）が供給される導体パターンＰＬＶＳ２を有する。導体パターンＰＬＶＳ２は、大面積の導体パターンである。導体パターンＰＬＶＳ２は、配線部ＷＰ１が備える導体パターンのうち、最も大きい面積を持つ。大面積の導体パターンＰＬＶＳ２は、図７に示す複数の信号伝送経路ＳＧＰ２のそれぞれのノイズ影響を低減させるシールド層として機能する。図８に示す導体パターンのＰＬＶＳ２は、図７に示す複数の配線ＷＳＧ２のそれぞれと重なる。この場合、複数の信号伝送経路ＳＧＰ２の影響が図９に示す配線層ＷＬ１におよぶことを抑制できる。この結果、配線層ＷＬ１におけるレイアウトの自由度を向上させることができる。例えば、配線層ＷＬ１に形成された信号伝送経路ＳＧＰ１と配線層ＷＬ３に形成された信号伝送経路ＳＧＰ２とが互いに重なっていたとしても、配線層ＷＬ２の導体パターンＰＬＶＳ２の電磁シールド効果により、信号伝送経路間の相互のノイズ影響を低減できる。
なお、図７では、見易さのため図示を省略したが、配線層ＷＬ３において、信号伝送経路または電源電位伝送経路に含まれる導体パターンがない部分には、基準電位が供給される導体パターンが配置される。また、図９に示すように、配線部ＷＰ１の配線層ＷＬ１は、基準電位ＶＳ（図４参照）が供給される導体パターンＰＬＶＳ１を有する。導体パターンＰＬＶＳ１は、大面積の導体パターンである。導体パターンＰＬＶＳ１は、配線部ＷＰ１が備える導体パターンのうち、図８に示す導体パターンＰＬＶＳ２の次に大きい面積を持つ。
図７に示すように、複数の配線ＷＳＧ１のそれぞれは、一方の端部が領域Ｒ１内の導体パターンに接続され、他方の端部が領域Ｒ３またはＲ４に配置される導体パターンに接続される。領域Ｒ３またはＲ４に配置される導体パターンのうち、配線ＷＳＧ１に接続される導体パターンは、配線層ＷＬ１、ＷＬ２およびＷＬ３を互いに接続するビア配線（層間導電路）を介して図９に示す配線層ＷＬ１の配線ＷＳＧ１に接続される。
また、配線層ＷＬ３に複数の配線ＷＳＧ１が設けられることは、以下の点で好ましい。図９に示すように、配線層ＷＬ１の中央には、Ｙ方向に沿って延びる幅広の導体パターンＰＬＶＤ２１が配置される。導体パターンＰＬＶＤ２１を設ける理由は後述するが、導体パターンＰＬＶＤ２１は、図７に示す領域Ｒ１において、複数の配線ＷＳＧ１の端部が接続される導体パターンと重なる。配線層ＷＬ３に設けられた複数の配線ＷＳＧ１は、図９に示す導体パターンＰＬＶＤ２１と重なる領域から、重ならない領域に向かって延びる。図７に示す複数の配線ＷＳＧ１が設けられていない場合、図９に示すように導体パターンＰＬＶＤ２１が領域Ｒ１を跨ぐように延びると、導体パターンＰＬＶＤ２１と信号伝送経路ＳＧＰ１とが重なる。本実施の形態のように、配線層ＷＬ３に設けられた複数の配線ＷＳＧ１は、図９に示す導体パターンＰＬＶＤ２１と重なる領域から、重ならない領域に向かって延びるので、導体パターンＰＬＶＤ２１をＹ方向に沿って、領域Ｒ１を跨ぐように延在させることができる。
また、配線層ＷＬ３に形成された複数の配線ＷＳＧ１のそれぞれは、図８に示す配線層ＷＬ２の導体パターンＰＬＶＳ２と重なる。このため、配線層ＷＬ３における信号伝送経路ＳＧＰ１が、配線層ＷＬ１に配置された導体パターンＰＬＶＤ２１によるノイズ影響を受けることを抑制できる。
次に、図４に示すロジックチップＬＣ１のコア回路ＣＲＣに電源電位を供給する電源電位供給経路ＶＤＬ２Ｐについて説明する。コア回路ＣＲＣの場合、入出力回路ＩＯＬと比較して、瞬間的な電力需要の変化が大きい傾向がある。このように、瞬間的な電力需要の変化に対応して、必要な電力を安定的に供給するためには、電力消費回路の近傍に大面積の導体パターンが設けられていることが好ましい。
本実施の形態の場合、図５に示すように、複数の貫通導体ＴＶは、配線部ＷＰ１（図９参照）の配線層ＷＬ１（図９参照）に形成された導体パターンＰＬＶＤ２１を介してロジックチップＬＣ１と電気的に接続される複数の貫通導体ＴＶ４を有する。貫通導体ＴＶ４は、図４に示すロジックチップＬＣ１のコア回路ＣＲＣに駆動電位を供給する。複数の貫通導体ＴＶ４の一部は、封止体ＭＲの上面ＭＲｔの辺ＭＲｓ１と領域Ｒ１の間に、互いに隣り合うように、辺ＭＲｓ１側から領域Ｒ１に向かって配列される。また、複数の貫通導体ＴＶ４の他の一部は、封止体ＭＲの上面ＭＲｔの辺ＭＲｓ１と領域Ｒ１の間に、互いに隣り合うように、辺ＭＲｓ１側から領域Ｒ１に向かって配列される。
複数の貫通導体ＴＶ４のそれぞれは、図９に示す配線層ＷＬ１に形成された導体パターンＰＬＶＤ２１と重なる位置に配置される。このため、図３に示す複数の半田ボールＳＢ１ｖ２と、図９に示す導体パターンＰＬＶＤ２１とを接続する電源電位供給経路ＶＤＬ２Ｐの経路距離を短くすることができる。
また、図９に示す導体パターンＰＬＶＤ２１は、配線部ＷＰ１の辺ＷＰｓ１から辺ＷＰｓ２に向かってＹ方向に沿って延びる。導体パターンＰＬＶＤ２１は、領域Ｒ１、Ｒ２、Ｒ３およびＲ４の全てと重なっている。このように領域Ｒ１上に大面積の導体パターンＰＬＶＤ２１が設けられている場合、図４に示すロジックチップＬＣ１のコア回路ＣＲＣの電力需要の急激な変化に対応して、必要な電力を供給できる。
また、導体パターンＰＬＶＤ２１は、図２に示すように、メモリ部品ＭＰ１とメモリ部品ＭＰ２とに挟まれた領域と重なる位置に、配置される。この場合、図４に示す信号伝送経路ＳＧＰ１、あるいは電源電位供給経路ＶＤＭＰと、電源電位供給経路ＶＤＬ２Ｐとの相互の干渉を抑制できる。
図５に示す例では、複数の貫通導体ＴＶ４は、上面ＭＲｔの領域Ｒ２および領域Ｒ４に配置され、かつ、領域Ｒ３には配置されない。このように、貫通導体ＴＶ４は、封止体ＭＲの外周側に集約されているので、図７に示す配線層ＷＬ３における複数の配線ＷＳＧ１およびＷＳＧ２のレイアウトを阻害しない。
また、図５に示す例では、複数の貫通導体ＴＶ４は、辺ＭＲｓ３と領域Ｒ１との間、および辺ＭＲｓ４と領域Ｒ１との間、には配置されない。この場合、図７に示す配線部ＷＰ１の配線層ＷＬ３において、辺ＷＰｓ３と領域Ｒ１との間、および辺ＷＰｓ４と領域Ｒ１との間の領域を、多数の配線を引き回すためのスペースとして活用できる。
また、図７に示す配線層ＷＬ３において、図９に示す導体パターンＰＬＶＤ２１と重なる位置には、導体パターンＰＬＶＤ２３が配置される。導体パターンＰＬＶＤ２３は、導体パターンＰＬＶＤ２１よりは小さいが、大面積の導体パターンである。図２に示すロジックチップＬＣ１が備える複数の端子ＰＤＬが、複数の半田バンプＳＢ３を介して１枚の導体パターンＰＬＶＤ２３に接続される。このように、電源電位供給経路ＶＤＬ２Ｐに大面積の導体パターンＰＬＶＤ２１およびＰＬＶＤ２３を設けることにより、電力需要の急激な変化に対応し易くなる。
次に、図４に示すメモリ部品ＭＰの駆動電位を供給する電源電位供給経路ＶＤＭＰについて説明する。図５に示すように、電源電位供給経路ＶＤＭＰに含まれる貫通導体ＴＶ３は領域Ｒ４に最も多く配置される。ただし、上面ＭＲｔの辺ＭＲｓ１と領域Ｒ１との間に配置される貫通導体ＴＶ３は、領域Ｒ３に配置される。この場合、図７に示す辺ＷＰｓ１と領域Ｒ１との間の領域Ｒ４と重なる領域を、複数の配線ＷＳＧ１の引き回しスペースとして活用できる。
また、図５に示すように、メモリ部品ＭＰ側から視た透視平面視において、複数の貫通導体ＴＶ３のそれぞれは、メモリ部品ＭＰ１またはＭＰ２と重なる。この場合、電源電位供給経路ＶＤＭＰの経路距離を短くすることができる。後述する図１４の例と比較すると明らかなように、図９に示す配線ＷＶＭの長さは、図１４に示す配線ＷＶＭより短い。すなわち、本実施の形態によれば、電源電位供給経路ＶＤＭＰのインピーダンスを低減することにより、メモリ回路ＲＡＭ（図４参照）の動作を安定化させることができる。なお、本実施の形態の例では、全ての貫通導体ＴＶ３がメモリ部品ＭＰ１またはＭＰ２と重なる。ただし、変形例としては、複数の貫通導体ＴＶ３のうちの一部が、メモリ部品ＭＰ１およびＭＰ２と重ならない場合もある。
上述の通り、図１～図９を用いて説明した電子装置ＥＤ１は、図５に示す複数の貫通導体ＴＶのレイアウトを工夫することにより、電子装置ＥＤ１の性能を向上させることができる。電子装置ＥＤ１により向上される電子装置ＥＤ１の性能には、例えば、図４に示す信号伝送経路ＳＧＰ１，ＳＧＰ２，電源電位供給経路ＶＤＬ１Ｐ，ＶＤＬ２Ｐ，およびＶＤＭのうち、いずれか一つ以上の伝送特性が含まれる。
次に、図１０～図１４を用いて図１～図９を用いて説明した電子装置ＥＤ１に対する変形例について説明する。図１０は、図１に対する変形例である電子装置の上面図である。図１１は、図１０に示す電子装置の封止体を上面側から視た平面図である。図１２は、図１１に示す封止体上の配線部の最下層の配線レイアウトの一例を示す平面図である。図１３は、図１２に示す配線部の最上層と最下層との間の配線層のレイアウトの一例を示す平面図である。図１４は、図１２に示す配線部の最上層の配線層のレイアウトの一例を示す平面図である。図１１に示す封止体ＭＲの上面ＭＲｔは、図５に示す封止体ＭＲの上面ＭＲｔに対応する。図１２～図１４のそれぞれは、図７～図９に示す配線層に対応する。図１１～図１４は、平面図であるが、図５および図７～図９と同様のルールで導体パターンに模様を付している。
図１０に示す電子装置ＥＤ２は、配線部ＷＰ１の上面ＷＰ１ｔ上に１個のメモリ部品ＭＰが搭載されている点で、図１に示す電子装置ＥＤ１と相違する。電子装置ＥＤ２の場合、図１に示す電子装置ＥＤ１と比較すると、メモリ部品ＭＰの数が減少したことに伴って配線部ＷＰ１に形成される配線の数が少ない。ただし、配線部ＷＰ１が有する配線の数が少ない場合、配線部ＷＰ１の平面積（例えば、上面ＷＰ１ｔの面積）を小さくする。したがって、図５を用いて説明した複数の貫通導体ＴＶのレイアウトは、電子装置ＥＤ２の場合も同様である。すなわち、図１１に示すように、領域Ｒ２に配置される複数の貫通導体ＴＶの数は、領域Ｒ３に配置される複数の貫通導体ＴＶの数、および領域Ｒ４に配置される複数の貫通導体ＴＶの数、のそれぞれより多い。また、領域Ｒ３に配置される複数の貫通導体ＴＶの数は、領域Ｒ４に配置される前記複数の貫通導体の数より多い。上記した各領域に配置された貫通導体ＴＶの数は、以下のように表現することができる。すなわち、領域Ｒ２に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ３および領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度より高い。また、領域Ｒ４に配置される複数の貫通導体ＴＶの配置密度は、領域Ｒ３に配置される複数の貫通導体ＴＶの配置密度より低い。
また、複数の貫通導体ＴＶは、ロジックチップＬＣ１と電気的に接続され、信号が伝送される複数の貫通導体ＴＶ１を含む。また、複数の貫通導体ＴＶは、ロジックチップＬＣ１と電気的に接続され、ロジックチップＬＣ１の入出力回路ＩＯＬ（図４参照）に駆動電位を供給する複数の貫通導体ＴＶ２を含む。また、複数の貫通導体ＴＶは、メモリ部品ＭＰ（図１０参照）と電気的に接続され、メモリ部品ＭＰに駆動電位を供給する複数の貫通導体ＴＶ３を含む。また、複数の貫通導体ＴＶは、ロジックチップＬＣ１およびメモリ部品ＭＰと電気的に接続され、ロジックチップＬＣ１およびメモリ部品ＭＰのそれぞれに基準電位を供給する複数の貫通導体ＴＶＳを含む。複数の貫通導体ＴＶ１は、領域Ｒ２に最も多く配置される。複数の貫通導体ＴＶ２は、領域Ｒ３に最も多く配置される。複数の貫通導体ＴＶ３は、領域Ｒ４に最も多く配置される。
図１２に示すように、配線層ＷＬ３に形成される複数の配線ＷＳＧ１は、配線部ＷＰ１の辺ＷＰｓ１と、領域Ｒ１との間に配置されている。複数の配線ＷＳＧ１は、配線部ＷＰ１の辺ＷＰｓ１と、領域Ｒ１との間に集約されている。複数の配線ＷＳＧ２のうちの一部は、複数の配線ＷＳＧ１が形成された領域を回り込むように形成され、辺ＷＰｓ１と領域Ｒ４との間に配置された複数の貫通導体ＴＶ１（図１１参照）と電気的に接続されている。
図１４に示すように、本変形例の場合、配線層ＷＬ１に形成される導体パターンＰＬＶＤ２１の延在方向が、図９に示す例とは異なる。図１４に示すように、本変形例の電子装置ＥＤ２（図１０参照）が備える導体パターンＰＬＶＤ２１は、Ｘ方向に延在する。メモリ部品ＭＰが１個搭載される場合、メモリ部品ＭＰを配線部ＷＰ１の中央領域に配置することが好ましい。この場合、配線層ＷＬ１に形成された複数の配線ＷＳＧ１の一部分が、配線層ＷＬ１の中央領域において、Ｙ方向に沿って延びる。このため、本変形例の配線層ＷＬ１では、２個に分割された導体パターンＰＬＶＤ２１のそれぞれが、Ｘ方向に延びるように配置される。
図１０に示す電子装置ＥＤ２は、上記した相違点を除き、図１～図９を用いて説明した電子装置ＥＤ１と同様である。このため、電子装置ＥＤ１と同様の構造については重複する説明を省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＲＣ コア回路
ＥＤ１，ＥＤ２ 電子装置
ＩＯＬ，ＩＯＭ 入出力回路
ＬＣ１ ロジックチップ（半導体チップ、半導体部品、半導体装置）
ＭＰ，ＭＰ１，ＭＰ２ メモリ部品（半導体部品、メモリパッケージ、半導体装置）
ＭＲ 封止体
ＭＲｂ 下面（面、主面）
ＭＲｓ１，ＭＲｓ２，ＭＲｓ３，ＭＲｓ４ 辺
ＭＲｔ 上面（面、主面）
ＰＤＬ，ＰＤＭ 端子（電極、電極パッド）
ＰＬＶＤ２１，ＰＬＶＤ２３，ＰＬＶＳ１，ＰＬＶＳ２ 導体パターン
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 領域
ＲＡＭ メモリ回路
ＳＢ１，ＳＢ１ｓｇ，ＳＢ１ｖ１，ＳＢ１ｖ２，ＳＢ１ｖｍ，ＳＢ１ｖｓ， 半田ボール（外部端子、端子）
ＳＢ２，ＳＢ３ 半田バンプ（突起電極、接続端子）
ＳＧ１，ＳＧ２ 信号（電気信号）
ＳＧＰ１，ＳＧＰ２ 信号伝送経路
ＴＶ，ＴＶ１，ＴＶ２，ＴＶ３，ＴＶ４，ＴＶＳ 貫通導体
ＶＤＬ１，ＶＤＬ２，ＶＤＭ 電源電位
ＶＤＬ１Ｐ，ＶＤＬ２Ｐ，ＶＤＭＰ 電源電位供給経路
ＶＳ 基準電位
ＶＳＰ 基準電位供給経路
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線層
ＷＰ１，ＷＰ２ 配線部
ＷＰ１ｂ，ＷＰ２ｂ 下面
ＷＰ１ｔ 上面
ＷＰｓ１，ＷＰｓ２，ＷＰｓ３，ＷＰｓ４ 辺
ＷＳＧ１，ＷＳＧ２，ＷＶ１，ＷＶＭ 配線

Claims (8)

  1. 第１面、および前記第１面の反対側に位置する第２面、を有し、第１半導体部品を封止する封止体と、
    前記第１面上に形成された第１配線部と、
    前記第２面上に形成された第２配線部と、
    前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する複数の貫通導体と、
    前記第１配線部上に搭載された第２半導体部品と、
    を有し、
    前記第１半導体部品は、前記第１配線部、および前記複数の貫通導体を介して前記第２配線部と電気的に接続され、
    前記第２半導体部品は、前記第１配線部を介して前記第１半導体部品と電気的に接続され、
    前記封止体の前記第１面は、
    前記第１半導体部品が配置された第１領域と、
    前記第１面の周縁部側に位置する第２領域と、
    前記第２領域と前記第１領域の間にある第３領域と、
    前記第２領域と前記第３領域の間にある第４領域と、
    を有し、
    前記第２領域に配置される前記複数の貫通導体の数は、前記第３領域に配置される前記複数の貫通導体の数、および前記第４領域に配置される前記複数の貫通導体の数、のそれぞれより多く、
    前記第３領域に配置される前記複数の貫通導体の数は、前記第４領域に配置される前記複数の貫通導体の数より多く、
    前記複数の貫通導体は、
    前記第１半導体部品と電気的に接続され、信号が伝送される複数の第１貫通導体と、
    前記第１半導体部品と電気的に接続され、前記第１半導体部品の入出力回路に駆動電位を供給する複数の第２貫通導体と、
    前記第２半導体部品と電気的に接続され、前記第２半導体部品に駆動電位を供給する複数の第３貫通導体と、
    を含み、
    前記複数の第１貫通導体は、前記第２領域に最も多く配置され、
    前記複数の第２貫通導体は、前記第３領域に最も多く配置され、
    前記第１配線部は、
    前記第１半導体部品と前記第２半導体部品との間で信号を伝送する複数の第１信号伝送経路と、
    前記第１半導体部品と前記複数の第１貫通導体との間で信号を伝送する複数の第２信号伝送経路と、
    前記第２半導体部品が搭載される側から順に積層される、第１配線層、第２配線層、および第３配線層と、
    を有し、
    前記複数の第１信号伝送経路は、前記第１配線層、前記第２配線層、および前記第３配線層のそれぞれに形成され、
    前記複数の第２信号伝送経路は、前記第３配線層に形成され、
    前記複数の第２信号伝送経路は、前記第１配線層および前記第２配線層を経由せずに前記第１半導体部品と前記複数の第１貫通導体とを電気的に接続され、
    前記第３配線層は、
    前記複数の第１信号伝送経路に含まれる複数の第１配線と、
    前記複数の第２信号伝送経路に含まれる複数の第２配線と、
    を有し、
    前記第２配線層は、基準電位が供給される第１導体パターンを有し、
    前記第１導体パターンは、前記複数の第２配線のそれぞれと重なる、電子装置。
  2. 第１面、および前記第１面の反対側に位置する第２面、を有し、第１半導体部品を封止する封止体と、
    前記第１面上に形成された第１配線部と、
    前記第２面上に形成された第２配線部と、
    前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する複数の貫通導体と、
    前記第１配線部上に搭載された第２半導体部品と、
    を有し、
    前記第１半導体部品は、前記第１配線部、および前記複数の貫通導体を介して前記第２配線部と電気的に接続され、
    前記第２半導体部品は、前記第１配線部を介して前記第１半導体部品と電気的に接続され、
    前記封止体の前記第１面は、
    前記第１半導体部品が配置された第１領域と、
    前記第１面の周縁部側に位置する第２領域と、
    前記第２領域と前記第１領域の間にある第３領域と、
    前記第２領域と前記第３領域の間にある第４領域と、
    を有し、
    前記第２領域に配置される前記複数の貫通導体の数は、前記第３領域に配置される前記複数の貫通導体の数、および前記第４領域に配置される前記複数の貫通導体の数、のそれぞれより多く、
    前記第３領域に配置される前記複数の貫通導体の数は、前記第４領域に配置される前記複数の貫通導体の数より多く、
    前記複数の貫通導体は、
    前記第１半導体部品と電気的に接続され、信号が伝送される複数の第１貫通導体と、
    前記第１半導体部品と電気的に接続され、前記第１半導体部品の入出力回路に駆動電位を供給する複数の第２貫通導体と、
    前記第２半導体部品と電気的に接続され、前記第２半導体部品に駆動電位を供給する複数の第３貫通導体と、
    を含み、
    前記複数の第１貫通導体は、前記第２領域に最も多く配置され、
    前記複数の第２貫通導体は、前記第３領域に最も多く配置され、
    前記第１配線部は、
    前記第１半導体部品と前記第２半導体部品との間で信号を伝送する複数の第１信号伝送経路と、
    前記第１半導体部品と前記複数の第１貫通導体との間で信号を伝送する複数の第２信号伝送経路と、
    前記第２半導体部品が搭載される側から順に積層される、第１配線層、第２配線層、および第３配線層と、
    を有し、
    前記複数の第１信号伝送経路は、前記第１配線層、前記第２配線層、および前記第３配線層のそれぞれに形成され、
    前記複数の第２信号伝送経路は、前記第３配線層に形成され、
    前記複数の貫通導体は、前記第１配線部の前記第１配線層に形成された第２導体パターンを介して前記第１半導体部品と電気的に接続され、前記第１半導体部品のコア回路に駆動電位を供給する複数の第４貫通導体を有し、
    前記封止体の前記第１面は、第１辺、前記第１辺の反対側の第２辺、前記第１辺および前記第２辺と交差する第３辺、および前記第３辺の反対側の第４辺を有し、
    前記複数の第４貫通導体の一部は、前記第１辺と前記第１領域の間に、互いに隣り合うように、前記第１辺側から前記第１領域に向かって配列される、電子装置。
  3. 請求項２において、
    前記複数の第４貫通導体は、前記第１面の前記第２領域および前記第４領域に配置され、かつ、前記第３領域には配置されない、電子装置。
  4. 請求項３において、
    前記複数の第４貫通導体は、前記第３辺と前記第１領域との間、および前記第４辺と前記第１領域との間、には配置されない、電子装置。
  5. 請求項２において、
    前記複数の第４貫通導体の他の一部は、前記第２辺と前記第１領域の間に、互いに隣り合うように、前記第２辺側から前記第１領域に向かって配列される、電子装置。
  6. 請求項５において、
    前記複数の第４貫通導体は、前記第１面の前記第２領域および前記第４領域に配置され、かつ、前記第３領域、前記第３辺と前記第１領域との間、および前記第４辺と前記第１領域との間、のそれぞれには配置されない、電子装置。
  7. 請求項１において、
    前記第２半導体部品側から視た透視平面視において、前記複数の第３貫通導体は前記第２半導体部品と重なる、電子装置。
  8. 第１面、および前記第１面の反対側に位置する第２面、を有し、第１半導体部品を封止する封止体と、
    前記第１面上に形成された第１配線部と、
    前記第２面上に形成された第２配線部と、
    前記封止体を貫通し、前記第１配線部と前記第２配線部とを電気的に接続する複数の貫通導体と、
    前記第１配線部上に搭載された第２半導体部品と、
    を有し、
    前記第１半導体部品は、前記第１配線部、および前記複数の貫通導体を介して前記第２配線部と電気的に接続され、
    前記第２半導体部品は、前記第１配線部を介して前記第１半導体部品と電気的に接続され、
    前記封止体の前記第１面側から視た透視平面視において、前記第１面は、
    前記第１半導体部品が配置された第１領域と、
    前記第１面の周縁部側に位置する第２領域と、
    前記第２領域と前記第１領域の間にある第３領域と、
    前記第２領域と前記第３領域の間にある第４領域と、
    を含み、
    前記第２領域に配置される前記複数の貫通導体の配置密度は、前記第３領域および前記第４領域に配置される前記複数の貫通導体の配置密度より高く、
    前記第４領域に配置される前記複数の貫通導体の配置密度は、前記第３領域に配置される前記複数の貫通導体の配置密度より低く、
    前記複数の貫通導体は、
    前記第１半導体部品と電気的に接続され、信号が伝送される複数の第１貫通導体と、
    前記第１半導体部品と電気的に接続され、前記第１半導体部品の入出力回路に駆動電位を供給する複数の第２貫通導体と、
    前記第２半導体部品と電気的に接続され、前記第２半導体部品に駆動電位を供給する複数の第３貫通導体と、
    を含み、
    前記複数の第１貫通導体は、前記第２領域に最も多く配置され、
    前記複数の第２貫通導体は、前記第３領域に最も多く配置され、
    前記第１配線部は、
    前記第１半導体部品と前記第２半導体部品との間で信号を伝送する複数の第１信号伝送経路と、
    前記第１半導体部品と前記複数の第１貫通導体との間で信号を伝送する複数の第２信号伝送経路と、
    前記第２半導体部品が搭載される側から順に積層される、第１配線層、第２配線層、および第３配線層と、
    を有し、
    前記複数の第１信号伝送経路は、前記第１配線層、前記第２配線層、および前記第３配線層のそれぞれに形成され、
    前記複数の第２信号伝送経路は、前記第３配線層に形成され、
    前記複数の貫通導体は、前記第１配線部の前記第１配線層に形成された第２導体パターンを介して前記第１半導体部品と電気的に接続され、前記第１半導体部品のコア回路に駆動電位を供給する複数の第４貫通導体を有し、
    前記封止体の前記第１面は、第１辺、前記第１辺の反対側の第２辺、前記第１辺および前記第２辺と交差する第３辺、および前記第３辺の反対側の第４辺を有し、
    前記複数の第４貫通導体の一部は、前記第１辺と前記第１領域の間に、互いに隣り合うように、前記第１辺側から前記第１領域に向かって配列される、電子装置。
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