JP7104260B1 - 半導体パッケージおよび高周波モジュール - Google Patents

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Abstract

【課題】高周波特性を確保しながら接続する基板を小型化することが可能な半導体パッケージおよび半導体パッケージと基板で構成される高周波モジュールを提供する。【解決手段】半導体パッケージは、ＲＦＩＣチップと、平面視において前記ＲＦＩＣチップを囲うモールド樹脂と、複数のはんだバンプと、前記ＲＦＩＣチップを前記複数のはんだバンプに接続する複数の再配線と、を備え、前記複数のはんだバンプには、平面視において、前記ＲＦＩＣチップと重なる位置に配置された第１バンプ群と、前記モールド樹脂と重なる位置に配置された第２バンプ群と、が含まれ、前記第２バンプ群には、少なくとも、前記ＲＦＩＣチップの高周波端子に接続される高周波バンプと、前記ＲＦＩＣチップのＧＮＤ端子に接続されるＧＮＤバンプとが含まれ、前記第２バンプ群における最小ピッチは前記第１バンプ群における最小ピッチよりも大きい。【選択図】図１

Description

本発明は、半導体パッケージおよび高周波モジュールに関する。
特許文献１には、ＲＦＩＣがモールド樹脂に埋め込まれた構造の半導体パッケージが開示されている。このような半導体パッケージは、複数のはんだバンプを介して、基板などに実装される。半導体パッケージを基板に実装するためのはんだバンプ間のピッチは、一定とされることが一般的である。
特開２０２１－１４１３７０号公報
高周波信号を扱う半導体パッケージでは、高周波特性を満足しながら小型化することが求められる。ここで、半導体パッケージを小型化するため、単にはんだバンプのピッチを小さくすると、高周波特性を維持しながら基板側の高周波回路を配置すること、および基板側の高周波回路の引き回しが困難となるという課題があった。
本発明はこのような事情を考慮してなされ、高周波特性を確保しながら接続する基板を小型化することが可能な半導体パッケージおよび半導体パッケージと基板で構成される高周波モジュールを提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体パッケージは、ＲＦＩＣチップと、平面視において前記ＲＦＩＣチップを囲うモールド樹脂と、複数のはんだバンプと、前記ＲＦＩＣチップを前記複数のはんだバンプに接続する複数の再配線と、を備え、前記複数のはんだバンプには、平面視において、前記ＲＦＩＣチップと重なる位置に配置された第１バンプ群と、前記モールド樹脂と重なる位置に配置された第２バンプ群と、が含まれ、前記第２バンプ群には、少なくとも、前記ＲＦＩＣチップの高周波端子に接続される高周波バンプと、前記ＲＦＩＣチップのＧＮＤ端子に接続されるＧＮＤバンプとが含まれ、前記第２バンプ群における最小ピッチは前記第１バンプ群における最小ピッチよりも大きい。
ここで、前記ＲＦＩＣチップが有する全ての高周波端子は、前記第２バンプ群に接続されてもよい。
また、前記ＲＦＩＣチップが有する全てのデジタル信号端子は、前記第１バンプ群に接続されてもよい。
また、前記複数の再配線および前記複数のはんだバンプは、前記ＲＦＩＣチップが有する高周波回路ブロックに対して、平面視において重ならないように配置されてもよい。
また、前記ＲＦＩＣチップは少なくとも２つの高周波回路ブロックを有し、前記第１バンプ群の少なくとも一部が、平面視において、前記２つの高周波回路ブロックの間に位置してもよい。
また、前記複数のはんだバンプは、平面視において、互いに直交する第１中心線および第２中心線の双方に対して対称に配置されてもよい。
本発明の一態様に係る高周波モジュールは、上記いずれかの半導体パッケージと、前記半導体パッケージが実装された基板と、を備え、前記基板は、前記高周波バンプに接合される高周波パッドと、前記ＧＮＤバンプに接合されるＧＮＤパッドと、を有し、前記高周波パッドおよび前記ＧＮＤパッドはそれぞれ、前記基板に形成されたビアホール上に配置されている。
本発明の上記態様によれば、高周波特性を確保しながら接続する基板を小型化することが可能な半導体パッケージおよび半導体パッケージと基板で構成される高周波モジュールを提供できる。
本実施形態に係る半導体パッケージの平面図である。 本実施形態に係る半導体パッケージの一部分についての、厚さ方向に沿う断面の概略図である。 本実施形態に係る高周波モジュールの一部分についての、厚さ方向に沿う断面の概略図である。
以下、本実施形態の半導体パッケージおよび高周波モジュールについて図面に基づいて説明する。
図１は、本実施形態の半導体パッケージ１を、その厚さ方向から見た図である。図２は、半導体パッケージ１の一部分についての、厚さ方向に沿った断面の概略図である。
図１および図２に示すように、半導体パッケージ１は、ＲＦＩＣチップ１０と、モールド樹脂２０と、第１絶縁層３０と、第２絶縁層４０と、複数の再配線５０と、複数のバンプＢと、を備えている。
図３に示すように、半導体パッケージ１は、高周波モジュール３を構成する部品として用いられる。高周波モジュール３は、基板２と、基板２に実装された半導体パッケージ１と、を備える。基板２は、複数のパッド（高周波パッド２ｓ、ＧＮＤパッド２ｇ等）を有しており、これらのパッドに対してバンプＢ（高周波バンプＢｓ、ＧＮＤバンプＢｇ等。ともに後述する。）が接合される。これにより、基板２と半導体パッケージ１とが電気的に接続される。
（方向定義）
半導体パッケージ１を厚さ方向から見ることを平面視という。半導体パッケージ１の厚さ方向は、半導体パッケージ１と基板２とが対向する方向でもある。半導体パッケージ１を平面視した図を平面図という。図２、図３に示すように、厚さ方向をＺ軸によって表す。厚さ方向において、半導体パッケージ１側を下側あるいは－Ｚ側と表し、基板２側を上側あるいは＋Ｚ側と表す。なお、＋Ｚ側が重力方向における上側でなくてもよい。図１は、半導体パッケージ１を＋Ｚ側から見た平面図である。
図１に示すように、本実施形態の半導体パッケージ１は、平面視において矩形状に形成されており、互いに直交する第１中心線Ｘおよび第２中心線Ｙを定義することができる。すなわち、半導体パッケージ１は、第１中心線Ｘに平行な２つの辺と、第２中心線Ｙに平行な２つの辺と、を有する。以下、第１中心線Ｘに沿う方向をＸ方向といい、第２中心線Ｙに沿う方向をＹ方向という場合がある。
本実施形態では、平面視でＲＦＩＣチップ１０に重なる位置に配置された複数のはんだバンプＢを第１バンプ群Ｇ１といい、平面視でモールド樹脂２０に重なる位置に配置された複数のはんだバンプＢを第２バンプ群Ｇ２という。各はんだバンプＢは、図２に示すように、略球状である。また、各はんだバンプＢは、第２絶縁層４０から＋Ｚ側に突出している。これらのはんだバンプＢの材質としては、SAC305、SAC405等を採用できる。
ＲＦＩＣチップ１０の内部には、高周波信号（例えば28GHz帯、60GHz帯の信号）を処理する、複数の高周波回路ブロック１１が設けられている。ＲＦＩＣチップ１０は、デジタル信号の処理を行うデジタル回路をさらに含んでもよい。図１では、高周波回路ブロック１１の位置を破線によって示している。各高周波回路ブロック１１は、アナログ回路（インダクタ等）を含んでおり、高周波信号を処理するように構成されている。
複数の高周波回路ブロック１１には、第１中心線Ｘ上に配置された２つの第１高周波回路ブロック１１ａと、Ｙ方向において第１中心線Ｘから離れて配置された１６個の第２高周波回路ブロック１１ｂと、が含まれる。第１高周波回路ブロック１１ａのＸ方向における幅は第２高周波回路ブロック１１ｂよりも大きい。第１高周波回路ブロック１１ａおよび第２高周波回路ブロック１１ｂは、いずれも、第１中心線Ｘおよび第２中心線Ｙの双方に対して対称に配置されている。ただし、図１に示す第１高周波回路ブロック１１ａおよび第２高周波回路ブロック１１ｂの数、形状、配置などは一例であり、適宜変更してもよい。
モールド樹脂２０は、平面視においてＲＦＩＣチップ１０を囲っている。図２に示すように、ＲＦＩＣチップ１０およびモールド樹脂２０は、厚さ方向において同じ位置にある。ＲＦＩＣチップ１０はモールド樹脂２０に埋め込まれており、ＲＦＩＣチップ１０とモールド樹脂２０とは接している。モールド樹脂２０の具体的な材質としては、例えばエポキシを採用できる。また、モールド樹脂２０にシリカなどのフィラーが含まれてもよい。
半導体パッケージ１の製法としては、いわゆるＦＯＷＬＰ（Fan Out Wafer Level Package）を採用できる。具体例として、複数のＲＦＩＣチップ１０を格子状に配置し、それらのＲＦＩＣチップ１０間の隙間にモールド樹脂２０を充填し、再配線５０等を形成した後でモールド樹脂２０を切断してもよい。このような製法によれば、一度に複数の半導体パッケージ１を効率よく得ることができる。
図２に示すように、ＲＦＩＣチップ１０の下面（－Ｚ側の端面）には、モールド樹脂２０等を設けず、ＲＦＩＣチップ１０を剥き出しにすることが好ましい。これにより、ＲＦＩＣチップ１０の放熱性を高めることができる。あるいは、放熱性を高めるための構造物（放熱シート、放熱フィン等）をＲＦＩＣチップ１０の下面に設けてもよい。
図２に示すように、ＲＦＩＣチップ１０の上面（＋Ｚ側の端面）には、複数の端子１２が設けられている。各端子１２は、例えばアルミニウム製のパッドである。複数の端子１２は、機能に応じて、高周波端子１２ｓ、ＧＮＤ端子１２ｇ、デジタル信号端子１２ｄ、電源端子（不図示）に分類できる。高周波端子１２ｓは、高周波回路ブロック１１に電気的に接続されて、高周波信号が流される端子１２である。ＧＮＤ端子１２ｇは、ＲＦＩＣチップ１０のＧＮＤ回路（不図示）に電気的に接続されて、ＧＮＤ電位とされる端子１２である。デジタル信号端子１２ｄは、ＲＦＩＣチップ１０のデジタル回路（不図示）に電気的に接続されて、デジタル信号が流される端子１２である。電源端子は、ＲＦＩＣチップ１０の各部に駆動電力を供給するための端子１２である。
図２に示されるように、高周波端子１２ｓは、再配線５０を介して、はんだバンプＢ
に電気的に接続されている。図示は省略するが、他の端子１２（ＧＮＤ端子１２ｇ、デジタル信号端子１２ｄ、電源端子）もそれぞれ、再配線５０を介して、はんだバンプＢに電気的に接続されている。
本明細書では、高周波端子１２ｓに接続されるバンプＢを「高周波バンプＢｓ」といい、ＧＮＤ端子１２ｇに接続されるバンプＢを「ＧＮＤバンプＢｇ」といい、デジタル信号端子１２ｄに接続されるバンプＢを「デジタルバンプＢｄ」という。
はんだバンプＢおよび再配線５０は、平面視において、高周波回路ブロック１１と重ならないように配置されている。このように、金属部分（はんだバンプＢおよび再配線５０）が高周波回路ブロック１１と重ならないように配置することで、ＲＦＩＣチップ１０の高周波特性（例えばインダクタンス値）への影響を抑制できる。
図２に示すように、ＲＦＩＣチップ１０の上面には、パッシベーション膜１３が設けられている。パッシベーション膜１３は、例えば窒化膜、酸化膜等であり、ＲＦＩＣチップ１０を保護する役割を有する。ただし、端子１２と再配線５０との接続のために、パッシベーション膜１３のうち端子１２と重なる部分には開口が形成されている。
ＲＦＩＣチップ１０およびモールド樹脂２０の＋Ｚ側に、第１絶縁層３０および第２絶縁層４０が積層されている。第１絶縁層３０および第２絶縁層４０の材質としては、透明な樹脂（例えばポリイミド等）が好ましい。第１絶縁層３０および第２絶縁層４０が透明であることで、再配線５０およびはんだバンプＢが高周波回路ブロック１１に対して重なっていないことを、容易に検査することが可能となる。
再配線５０の材質としては、例えば銅を採用できる。再配線５０は、端子接合部５１と、貫通部５２と、ファンアウト部５３と、を有する。端子接合部５１は端子１２に接合されている。貫通部５２は端子接合部５１から＋Ｚ側に延び、厚さ方向において第１絶縁層３０を貫通している。ファンアウト部５３は、厚さ方向に直交する方向に延びており、平面視において、ＲＦＩＣチップ１０およびモールド樹脂２０の境界を跨ぐように配置されている。図２の例では、ファンアウト部５３のうち、平面視においてモールド樹脂２０と重なる部分に、はんだバンプＢが接合されている。これにより、モールド樹脂２０と重なる位置に配置されたはんだバンプＢ（高周波バンプＢｓ）を、端子１２（高周波端子１２ｓ）に接続することができる。ただし、再配線５０の形状は適宜変更可能である。例えば、第１バンプ群Ｇ１と端子１２とを接続する再配線５０については、ファンアウト部を有していなくてもよい。
本実施形態では、ＲＦＩＣチップ１０が有する全ての高周波端子１２ｓが、それぞれ再配線５０を介して、第２バンプ群Ｇ２に接続されている。つまり、半導体パッケージ１が有する複数のはんだバンプＢのうち、高周波バンプＢｓは、全て第２バンプ群Ｇ２に含まれている。
また、本実施形態では、ＲＦＩＣチップ１０が有する全てのデジタル信号端子１２ｄが、それぞれ再配線５０を介して、第１バンプ群Ｇ１に接続されている。つまり、半導体パッケージ１が有する複数のはんだバンプＢのうち、デジタルバンプＢｄは、全て第１バンプ群Ｇ１に含まれている。半導体パッケージ１が有する複数のはんだバンプＢのうち、ＧＮＤバンプＢｇは、第１バンプ群Ｇ１および第２バンプ群Ｇ２の両方に含まれている。
例えば、図１に示す領域Ａ１に含まれるはんだバンプＢは、全てＧＮＤバンプＢｇである。領域Ａ１は、半導体パッケージ１の２か所の最外周部（第１中心線Ｘに平行な２つの辺の近傍）に設けられている。この配置によれば、領域Ａ１に含まれるＧＮＤバンプＢｇがシールドとして機能し、半導体パッケージ１と外部との間における高周波信号の干渉を抑制することができる。
また、図１に示す領域Ａ２に含まれるはんだバンプＢは、全てデジタルバンプＢｄである。領域Ａ２は、Ｘ方向における半導体パッケージ１の中央部（第２中心線Ｙの近傍）に設けられている。デジタルバンプＢｄにはデジタル信号が流されるが、デジタル信号が高周波回路ブロック１１に与える影響は小さい。このため、デジタルバンプＢｄを高周波回路ブロック１１に近い位置に密集して配置しても、半導体パッケージ１の高周波特性を確保することが可能である。本実施形態では、全てのデジタルバンプＢｄを平面視においてＲＦＩＣチップ１０に重なるように密集して配置することで、半導体パッケージ１のサイズを小さくしている。
また、高周波バンプＢｓは、複数のＧＮＤバンプＢｇによって囲まれることが好ましい。例えば図１に示す領域Ａ３には６つのはんだバンプＢが含まれているが、そのうち１つは高周波バンプＢｓであり、残り５つがＧＮＤバンプＢｇである。１つの高周波バンプＢｓを囲うように、５つのＧＮＤバンプＢｇが配置されている。このような配置によれば、ＧＮＤバンプＢｇがシールドとなり、高周波バンプＢｓからノイズが放射されること、あるいは、空間中のノイズが高周波バンプＢｓを流れる高周波信号に影響すること、を抑制できる。同様に、領域Ａ４には３つのはんだバンプＢが含まれているが、そのうち１つは高周波バンプＢｓであり、残り２つがＧＮＤバンプＢｇである。そして、２つのＧＮＤバンプＢｇが高周波バンプＢｓを挟むように配置されている。このように、高周波バンプＢｓを２以上のＧＮＤバンプＢｇで挟むように配置することでも、一定のノイズ対策効果が得られる。
高周波回路ブロック１１の配置については、ＲＦＩＣチップ１０のサイズを可能な限り小さくできるように決定することが好ましい。半導体パッケージ１全体のコストにおいて、ＲＦＩＣチップ１０が占める割合が大きいため、ＲＦＩＣチップ１０のサイズダウンによって半導体パッケージ１のコスト抑制に寄与できる。本実施形態では、ＲＦＩＣチップ１０のサイズが小さくなるように、高周波回路ブロック１１の配置を優先的に決定し、これに伴ってはんだバンプＢのピッチを不均一にしている。
また、はんだバンプＢの配置は、第１中心線Ｘおよび第２中心線Ｙの双方に対して対称である。この配置によれば、半導体パッケージ１を基板２に実装するためにはんだバンプＢを加熱する際、半導体パッケージ１および基板２に生じる温度分布も、第１中心線Ｘおよび第２中心線Ｙに対して略対象となる。これにより、非対称な熱応力が生じることが抑制され、実装信頼性を向上させることができる。なお、「対称に配置されている」ことには、製造誤差を除けば対称とみなせる場合も含む。
図３に示すように、基板２には、複数のビアホール２ｂが形成されている。ビアホール２ｂは、スルーホールビアであってもよいし、ブラインドビアであってもよい。また、ビアホール２ｂ上に、パッド（高周波パッド２ｓ、ＧＮＤパッド２ｇ等）が形成されている。つまり、いわゆるパッドオンビア構造が採用されている。高周波パッド２ｓは高周波バンプＢｓに接合され、ＧＮＤパッド２ｇはＧＮＤバンプＢｇに接合される。
高周波パッド２ｓは、ビアホール２ｂを介して、アンテナ２ｃ（例えばパッチアンテナなど）に接続される。高周波モジュール３はアンテナモジュールと呼ぶこともできる。
ＧＮＤパッド２ｇは、ビアホール２ｂを介して、基板２のＧＮＤ層２ｄに接続されている。
ここで、第２バンプ群Ｇ２における最小ピッチは、第１バンプ群Ｇ１における最小ピッチよりも大きい。「ピッチ」とは、隣り合うはんだバンプＢの中心間の距離である。「第１バンプ群Ｇ１における最小ピッチ」とは、第１バンプ群Ｇ１に含まれるはんだバンプＢ間のピッチの最小値である。「第２バンプ群Ｇ２における最小ピッチ」とは、第２バンプ群Ｇ２に含まれるはんだバンプＢ間のピッチの最小値である。一例として、第２バンプ群Ｇ２における最小ピッチは０．５ｍｍ以上であり、第１バンプ群Ｇ１における最小ピッチは０．４ｍｍ以下である。第１バンプ群Ｇ１の最小ピッチを小さくすることで、ＲＦＩＣチップ１０のサイズが小さくなり、コストダウンを図ることができる。第２バンプ群Ｇ２には、高周波バンプＢｓが含まれている。基板２における高周波パッド２ｓの配置は、高周波モジュール３の高周波特性に与える影響が大きい。したがって、高周波パッド２ｓの配置に関しては制約が多い。そこで、高周波パッド２ｓに接合される高周波バンプＢｓが含まれる第２バンプ群Ｇ２の最小ピッチを大きくすることで、基板２における高周波回路の配置の自由度が高まり、高周波特性を確保しやすくなる。また、第２バンプ群Ｇ２の最小ピッチを大きくすることで、基板２内での高周波回路の引き回しが容易になり、基板２を小型化することができる。
基板２のうち、第２バンプ群Ｇ２に接合される部位は、図３に示すように、いわゆるパッドオンビア構造とすることが望ましい。このような構造を採用することで、基板２内での高周波回路の引き回しがさらに容易になり、基板設計の難易度を下げてコストダウンを図ることができる。さらに、基板２内での伝送距離を小さくすることで、高周波信号の損失を小さくする効果も得られる。
以上説明したように、本実施形態の半導体パッケージ１は、複数の端子１２を有するＲＦＩＣチップ１０と、平面視においてＲＦＩＣチップ１０を囲うモールド樹脂２０と、複数のはんだバンプＢと、複数の端子１２と複数のはんだバンプＢとを接続する複数の再配線５０と、を備える。複数の端子１２には、ＧＮＤ端子１２ｇと高周波端子１２ｓとが含まれ、複数のはんだバンプＢには、平面視において、ＲＦＩＣチップ１０と重なる位置に配置された第１バンプ群Ｇ１と、モールド樹脂２０と重なる位置に配置された第２バンプ群Ｇ２と、が含まれる。第２バンプ群Ｇ２には、少なくとも、高周波端子１２ｓに接続される高周波バンプＢｓと、ＧＮＤ端子１２ｇに接続されるＧＮＤバンプＢｇと、が含まれ、第２バンプ群Ｇ２における最小ピッチは第１バンプ群Ｇ１における最小ピッチよりも大きい。このような構成により、基板２における高周波回路の配置の自由度が高まり、高周波特性を確保しやすくなる。またこのような構成により、基板２内での高周波回路の引き回しが容易になり、基板２を小型化することができる。
また、複数の再配線５０および複数のはんだバンプＢは、ＲＦＩＣチップ１０が有する高周波回路ブロック１１に対して、平面視において重ならないように配置されている。この構成によれば、高周波回路ブロック１１に対して金属の要素が重なることによって半導体パッケージ１の高周波特性に影響が及ぼされることを抑制できる。
また、半導体パッケージ１が有する複数のはんだバンプＢは、平面視において、互いに直交する第１中心線Ｘおよび第２中心線Ｙの双方に対して対称に配置されていている。この構成によれば、半導体パッケージ１を基板２に実装する際の熱分布が非対称となることを抑制し、実装信頼性を向上させることができる。
また、ＲＦＩＣチップ１０が有する全ての高周波端子１２ｓは、第２バンプ群Ｇ２に接続されている。この構成によれば、ピッチの大きい第２バンプ群Ｇ２に基板２の高周波パッド２ｓを接合することとなり、基板２における高周波回路の配置の自由度がより高まる。またこの構成によれば、基板２内での高周波回路の引き回しがより容易になり、基板２をより小型化することができる。
また、ＲＦＩＣチップ１０が有する全てのデジタル信号端子１２ｄは、第１バンプ群Ｇ１に接続されていてもよい。基板２におけるデジタル信号を扱う回路については、配置上の制約が小さく、高周波特性に与える影響も小さい。したがって、デジタル信号を扱う回路を、ピッチの小さい第１バンプ群Ｇ１に接続することで、高周波特性への影響を抑制しながら小型化に寄与できる。
また、ＲＦＩＣチップ１０は少なくとも２つの高周波回路ブロック１１ｂを有し、第１バンプ群Ｇ１の少なくとも一部が、平面視において、２つの高周波回路ブロック１１ｂの間に位置していてもよい。第１バンプ群Ｇ１には、高周波端子１２ｓ以外の端子（デジタル信号端子１２ｄ、ＧＮＤ端子１２ｇ等）が接続されるため、高周波回路ブロック１１ｂの近傍に第１バンプ群Ｇ１を配置しても高周波特性に与える影響は少ない。したがって、高周波回路ブロック１１ｂ間の小さな隙間に第１バンプ群Ｇ１を密に配置し、スペースを有効活用することで、半導体パッケージ１の全体としての小型化を図ることができる。
また、本実施形態の高周波モジュール３は、半導体パッケージ１と、半導体パッケージ１が実装された基板２と、を備える。図３に示すように、基板２は、高周波バンプＢｓに接合される高周波パッド２ｓと、ＧＮＤバンプＢｇに接合されるＧＮＤパッド２ｇと、を有する。高周波パッド２ｓおよびＧＮＤパッド２ｇはそれぞれ、基板２に形成されたビアホール２ｂ上に配置されている。このように、高周波バンプＢｓおよびＧＮＤバンプＢｇがそれぞれ、基板２のいわゆるパッドオンビア構造に接合されることで、高周波モジュール３の高周波特性を安定させることができる。特に、高周波バンプＢｓの周囲を複数のＧＮＤバンプＢｇで囲み、これらの高周波バンプＢｓおよびＧＮＤバンプＢｇを基板２のパッドオンビア構造に接合した場合、疑似的な同軸構造が実現され、高周波特性をさらに安定させることができる。また、基板２内での高周波回路の引き回しがさらに容易になり、基板設計の難易度を下げてコストダウンを図ることができる。
なお、本発明の技術的範囲は前記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、前記実施形態では、はんだバンプＢが第１中心線Ｘおよび第２中心線Ｙの双方に対して対称に配置されていると説明した。しかしながら、はんだバンプＢが、第１中心線Ｘおよび第２中心線Ｙの一方に対してのみ対称に配置されてもよいし、中心線Ｘ、Ｙの双方に対して対称でなくてもよい。この場合も、基板２に半導体パッケージ１を実装する際の熱を制御することで、実装信頼性を確保することは可能である。また、半導体パッケージ１の形状として、第１中心線Ｘまたは第２中心線Ｙが定義できない形状を採用してもよい。
その他、本発明の趣旨を逸脱しない範囲で、上記した実施形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上記した実施形態や変形例を適宜組み合わせてもよい。
１…半導体パッケージ ２…基板 ２ｂ…ビアホール ２ｇ…ＧＮＤパッド ２ｓ…高周波パッド ３…高周波モジュール １０…ＲＦＩＣチップ １１…高周波回路ブロック １２…端子 １２ｄ…デジタル信号端子 １２ｇ…ＧＮＤ端子 １２ｓ…高周波端子 ２０…モールド樹脂 ５０…再配線 Ｂ…バンプ Ｂｇ…ＧＮＤバンプ Ｂｓ…高周波バンプ Ｇ１…第１バンプ群 Ｇ２…第２バンプ群 Ｘ…第１中心線 Ｙ…第２中心線

Claims (7)

  1. ＲＦＩＣチップと、
    平面視において前記ＲＦＩＣチップを囲うモールド樹脂と、
    複数のはんだバンプと、
    前記ＲＦＩＣチップを前記複数のはんだバンプに接続する複数の再配線と、を備え、
    前記複数のはんだバンプには、平面視において、前記ＲＦＩＣチップと重なる位置に配置された第１バンプ群と、前記モールド樹脂と重なる位置に配置された第２バンプ群と、が含まれ、
    前記第２バンプ群には、少なくとも、前記ＲＦＩＣチップの高周波端子に接続される高周波バンプと、前記ＲＦＩＣチップのＧＮＤ端子に接続されるＧＮＤバンプとが含まれ、
    前記第２バンプ群における最小ピッチは前記第１バンプ群における最小ピッチよりも大きい、半導体パッケージ。
  2. 前記ＲＦＩＣチップが有する全ての高周波端子は、前記第２バンプ群に接続されている、請求項１に記載の半導体パッケージ。
  3. 前記ＲＦＩＣチップが有する全てのデジタル信号端子は、前記第１バンプ群に接続されている、請求項１または２に記載の半導体パッケージ。
  4. 前記複数の再配線および前記複数のはんだバンプは、前記ＲＦＩＣチップが有する高周波回路ブロックに対して、平面視において重ならないように配置されている、請求項１から３のいずれか１項に記載の半導体パッケージ。
  5. 前記ＲＦＩＣチップは少なくとも２つの高周波回路ブロックを有し、
    前記第１バンプ群の少なくとも一部が、平面視において、前記２つの高周波回路ブロックの間に位置している、請求項１から４のいずれか１項に記載の半導体パッケージ。
  6. 前記複数のはんだバンプは、平面視において、互いに直交する第１中心線および第２中心線の双方に対して対称に配置されている、請求項１から５のいずれか１項に記載の半導体パッケージ。
  7. 請求項１～６のいずれか１項に記載の半導体パッケージと、
    前記半導体パッケージが実装された基板と、を備え、
    前記基板は、前記高周波バンプに接合される高周波パッドと、前記ＧＮＤバンプに接合されるＧＮＤパッドと、を有し、
    前記高周波パッドおよび前記ＧＮＤパッドはそれぞれ、前記基板に形成されたビアホール上に配置されている、高周波モジュール。
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