JP4854148B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速化及び高機能化に対応し得る半導体装置に関する。
【0002】
【従来の技術】
近年、携帯電話に代表される携帯機器の小型化の要求に伴い、それらに搭載される半導体装置の小型化・軽量化も要求されてきた。この要求を満たすために、内蔵される半導体素子とほぼ同じ大きさの半導体装置であるCSP(Chip Size / Scale Package)や、複数の半導体素子を1パッケージ内に積層するChip on Chip構造のMCP(Multi Chip Package)型半導体装置が開発されている。
【0003】
しかし、半導体装置の高速化、高機能化に伴い、半導体素子間をパッケージ内で単純に接続するだけでは必要な特性を得ることが困難になってきている。特に、アナログ素子とデジタル素子を混載するMCPにおいては、近年のデジタル素子の低電圧化により(素子の微細化)、アナログ素子のダイナミックレンジ、線形性が劣化するなどの特性上の問題点が発生する。
よって、これらの問題点を解決しうる半導体装置の実現が望まれている。
【0004】
図1は、従来の一例である半導体装置1を示している。同図に示す半導体装置1は、第1の半導体素子2と第2の半導体素子3を一つのモールドレジン5内に積層した、Chip on Chip構造のMCP型半導体装置である。
【0005】
この半導体装置1は、大略すると第1の半導体素子2,第2の半導体素子3,基板4,モールドレジン5,及び半田ボール6等により構成されている。第1の半導体素子2はアナログ素子であり、また第2の半導体素子3はデジタル素子である。
【0006】
また、第1の半導体素子2にはバンプ7が形成されており、このバンプ7は基板4に形成されたバンプ用パッド10にフリップチップ接合している。また、第2の半導体素子3に形成された電極パッド(図示に現れず)と基板4に形成されたワイヤ用パッド9との間は、ワイヤ8により接続されている。
【0007】
半田ボール6は外部接続端子となるものであり、基板4の半導体素子搭載面と反対側面に形成されたボール用ランド11に配設されている。このボール用ランド11は、基板4に形成された配線12(図2参照),スルーホール等によりワイヤ用パッド9,バンプ用パッド10に接続されている。よって、基板4は、第1及び第2の半導体素子2,3と半田ボール6とを電気的に接続するインターポーザとして機能する。
【0008】
モールドレジン5は、基板4の半導体素子搭載面に形成され、第1及び第2の半導体素子2,3、ワイヤ8、ワイヤ用パッド9等を封止することにより、これらを保護する。
【0009】
【発明が解決しようとする課題】
ところで、半導体装置の小型化・軽量化及び高速化、高機能化に伴い、基板4に形成される配線12の配線ピッチは狭ピッチ化する傾向にある。特に、半導体素子2,3を積層した構成では、更にこの狭ピッチ化の傾向は顕著となる。
【0010】
図2は、半導体装置1の基板4を平面視した図面である。尚、図2において、図示及び説明の便宜上からバンプ用パッド10の図示は省略している。
同図に示すように、ワイヤ8がボンディングされるワイヤ用パッド9は、半導体素子2,3の搭載位置の外側(即ち、基板4の外周近傍)に配設されている。また、ボール用ランド11は半導体素子2,3の搭載位置の下部にも設けられているため、ワイヤ用パッド9とボール用ランド11との間は配線12により接続されている。尚、ボール用ランド11と配線12は、図示しないスルーホールにより電気的に接続されている。
【0011】
ここで、ワイヤ用パッド9の内、特に電源用として用いられるワイヤ用パッド(図中梨地を付して示す。以下、これを電源用パッド9aという)に注目する。同図に示す例では、4個の電源用パッド9aが設けられており、また各電源用パッド9aに電源供給するためのボール用ランド11(以下、これを電源用ランド11aという)は基板4に1個のみ配設されている。よって、従来の半導体装置1では、4個の電源用パッド9aをそれぞれ基板4上に形成した電源用配線12aにより電源用ランド11aと接続する必要がある。
【0012】
しかしながら、半導体装置1の小型化・軽量化及び高速化、高機能化に伴い、基板4に形成される配線12及びボール用ランド11の配設ピッチが狭ピッチ化すると、電源用配線12aの線幅を太く確保できないことにより、電源用配線12aのインピーダンス及びインダクタンスが増大し、半導体装置1の電気特性が低下してしまうという問題点があった。この問題点は、第1及び第2の半導体素子2,3の駆動周波数が高くなるほど大きな問題となる。
【0013】
更に、一対の半田ボール6間には配線配置数の制限がある。即ち、一対の半田ボール6間には3本までの配線しか配設できない等の設計ルールがあり、これにより基板4上で電源用配線12aの引き回し自体ができない場合も生じる。図2において、破線で示す電源用配線12bは、この場合の配線を示している。このような場合には電源供給を適正に行なうことができず、また電源接続するためには端子レイアウトを変更する必要が生じてしまう。
【0014】
これを解決する方法としては、基板4を多層積層配線基板として層間配線で引き回しを行なう構成も考えられる。しかしながら、この構成では基板4のコストが上昇してしまう。更に、基板4が厚くなり、半導体装置1の小型化・低背化の要求に反してしまう。
【0015】
本発明は上記の点に鑑みてなされたものであり、小型化・軽量化を図りつつ、かつ電気的特性の向上を図り得る半導体装置を提供することを目的とする。
【0016】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【0017】
請求項1記載の発明は、
第1面にメタル層、複数の第1のバンプ、及び前記メタル層上に形成された複数の第2のバンプを有する第1の半導体素子と、
第1面に複数の第1の電極パッド及び複数の第2の電極パッドを有し、第2面に複数の外部接続端子を有する基板と
を含み、
前記複数の第1のバンプと、前記複数の第1の電極パッドとが接続され、
前記複数の第2のバンプと、前記複数の第2の電極パッドとが接続されており、
前記第1の半導体素子上にさらに第2の半導体素子が積層され、
前記第1及び第2の半導体素子を搭載する前記基板と、前記第1又は第2の半導体素子のうちの少なくとも一つの半導体素子とをワイヤ接続することを特徴とするものである。
【0026】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【0027】
図3及び図4は、本発明の一実施例である半導体装置20Aを示している。図3は半導体装置20Aの断面図であり、図4はモールドレジン25を取り除いた状態の半導体装置20Aの平面図である。
【0028】
本実施例に係る半導体装置20Aは、複数(本実施例の場合には2個)の半導体素子22,23を一つのモールドレジン25内に積層した、Chip on Chip構造のMCP型半導体装置である。この半導体装置20Aは、大略すると第1の半導体素子22,第2の半導体素子23,基板24,モールドレジン25,半田ボール26、及び第1及び第2のメタル層37,38等により構成されている。
【0029】
本実施例では、第1の半導体素子22をアナログ素子とし、第2の半導体素子23はデジタル素子としている。即ち、本実施例に係る半導体装置20Aは、アナログ素子とデジタル素子を混載した構成とされている。
【0030】
下部に位置する第1の半導体素子22にはバンプ27が形成されており、このバンプ27は基板24に形成されたバンプ用パッド30にフリップチップ接合されている。この第1の半導体素子22と基板24との離間部分には、第1の半導体素子22と基板24との熱膨張差に起因したバンプ27の剥離を防止する目的等により、アンダーフィル材35が配設されている。尚、バンプ27としては、半田バンプ或いはスタッドバンプ等を用いることが可能である。
【0031】
一方、第2の半導体素子23は第1の半導体素子22の上部に、ダイボンディング材34を用いて搭載されている。この第2の半導体素子23に形成された素子電極パッド33(図4参照)は、基板24に形成されたワイヤ用パッド29(29a)とワイヤ28により接続されている。
【0032】
尚、上記のように本実施例においてアナログ素子である第1の半導体素子22を下部に配置し、上部にデジタル素子である第2の半導体素子23を配設したのは、下部位置する第1の半導体素子22はバンプ27により基板24と電気的に接続されるため、ワイヤ28に対して電気抵抗を低くすることができ、よって第1の半導体素子22の動作の安定化を図ることができるためである。
【0033】
半田ボール26は外部接続端子となるものであり、基板24の半導体素子搭載面と反対側面に形成されたボール用ランド31に配設されている。このボール用ランド31は、基板24に形成された配線及びスルーホール等(図示せず)によりワイヤ用パッド29,バンプ用パッド30に接続されている。
【0034】
基板24は、ガラスーエポキシ製基板により形成されている。尚、基板24はガラスーエポキシ製基板に限定されるものではなく、フレキシブル基板、セラミック基板等の他の基板を用いることも可能である。この基板24は、第1及び第2の半導体素子22,23と半田ボール26とを電気的に接続するインターポーザとして機能する。
【0035】
一方、モールドレジン25は、基板24の半導体素子搭載面に形成される。このモールドレジン25は、第1及び第2の半導体素子22,23、ワイヤ28、ワイヤ用パッド29等を封止することによりこれらを保護する機能を奏する。
【0036】
ここで、第1及び第2の半導体素子22,23の回路形成面に注目する。第1の半導体素子22は、フェイスダウンにより基板24にフリップチップ接合されているため、回路形成面は図3における下面となる。また、第2の半導体素子23はフェイスアップで第1ワイヤ28をワイヤボンディングされるため、回路形成面は図3における上面となる。
【0037】
この第1の半導体素子22の回路形成面には第1のメタル層37が形成され、また第2の半導体素子23の回路形成面には第2のメタル層38が形成されている。この第1及び第2のメタル層37,38は、いずれも導電性の高い金属材料により形成されている。本実施例では、メタル層37,38として銅膜により構成されている。尚、メタル層37,38の材料は銅に限定されものではなく、アルミニウム等の導電性の高い他の金属材料を用いる構成としてもよい。
【0038】
図4に示されるように、本実施例では第2のメタル層38を第2の半導体素子23の回路面の略全面に形成されている(第2のメタル層38を梨地で示している)。また、図示されないが、第1のメタル層37も第1の半導体素子22の回路面の略全面に形成されている。
【0039】
前記したように、各半導体素子22,23の回路形成面には素子電極パッド33及び電源用素子電極パッド33aが形成されている。素子電極パッド33は信号用のパッドであり、電源用素子電極パッド33aは第2の半導体素子23に対して電源供給を行なうためのパッドである。
【0040】
本実施例では、信号用の素子電極パッド33が形成される位置には、第2のメタル層38に開口部39を形成し、素子電極パッド33と第2のメタル層38が絶縁された構成とされている。これに対し、電源供給を行なうための電源用素子電極パッド33aは、第2のメタル層38と電気的に接続された構成とされている。
【0041】
この構成とすることにより、電源用素子電極パッド33a以外の素子電極パッド33と第2のメタル層38は絶縁されるため、第2のメタル層38が素子電極パッド33と短絡し、第2の半導体素子23に対する信号の授受に支障が生じるようなことはない。また、第2のメタル層38は電源用素子電極パッド33aと電気的に接続されるため、第2のメタル層38と電源用素子電極パッド33aとは同電位となる。
【0042】
更に、第2のメタル層38と基板24の電源用パッド29aはワイヤ28により接続され、また電源用パッド29aは半導体装置20Aが実装される実装基板の電源端子に接続される半田ボール26に接続されている。よって、第2のメタル層38は、電源電位(Vcc)となる。
【0043】
また、第1の半導体素子22の回路形成面に形成された第1のメタル層37も、上記した第2のメタル層38と同一の構成とされている。即ち、第1のメタル層37は開口部が形成されることにより、第1の半導体素子22の素子電極パッドと絶縁された構成とされている。
【0044】
また、第1のメタル層37は第1の半導体素子22の電源用素子電極パッドと接続されており、よって第1のメタル層37と電源用素子電極パッドとは同電位となる。更に、第1のメタル層37と基板24の電源用パッドはバンプ27により接続され、また電源用パッドは実装基板の電源端子に接続される半田ボール26に接続されているため、第1のメタル層37も電源電位(Vcc)となる。
【0045】
上記のように、本実施例に係る半導体装置20Aは、半導体素子22,23上にメタル層37,38を形成すると共に、半導体素子22,23に形成されている電源用素子電極パッド33aと電気的に接続した構成としている。この構成とすることにより、メタル層37,38を電源配線として用いることが可能となる。
また、メタル層37,38は半導体素子22,23の回路形成面上に形成されるため、その面積及びパターンを自由に選定することができる。よって、電源配線としても機能するメタル層37,38の面積を広くすることも容易にでき、インピーダンス,インダクタンスを低減することができる。これにより、電源のいわゆる揺らぎの発生を抑制することが可能となり、半導体装置20Aの動作の安定化を図ることができる。
【0046】
ところで、上記した実施例ではメタル層37,38を各半導体素子22,23の回路形成面の略全面に形成した構成を示したが、メタル層37,38は必ずしも全面に形成する必要はない。半導体素子22,23の全面にメタル層37,38を形成すると、半導体装置20Aを実装基板に実装するリフロー時に、半導体素子20Aの表面とメタル層37,38との間で剥離が発生するおそれがある。このような場合、メタル面積を少なくするか、或いはメッシュパターンにする等で対応することが可能である。
【0047】
また、メタル層37,38の面積を小さくするとこれに伴いインピーダンス,インダクタンスは上昇し電気的な特性が低下する。そこで、メタル層37,38の面積は、少なくとも半導体素子22,23の表面積に対し、その半分以上の面積を有するよう形成する必要がある。
即ち、メタル層37,38の面積は、半導体素子22,23の表面積の半分以上、半導体素子22,23の全表面積以下とする必要がある。これにより、半導体素子22,23上に形成される通常の配線パターンに対し、低インピーダンス,低インダクタンスとすることができ、電源特性の向上を図ることができる。
【0048】
更に、本実施例では半導体素子22,23の回路面が比較的広い面積を有したメタル層37,38で覆われるため、このメタル層37,38がシールド膜としても機能する。よって、半導体装置20Aに電磁的な外乱が侵入しても、これはメタル層37,38で遮断されるため、半導体素子22,23の安定した動作を担保することができる。
【0049】
続いて、本発明の第2実施例について説明する。図5及び図6は、第2実施例である半導体装置20Bを示している。図5は半導体装置20Bの断面図であり、図6は半導体装置20Bを構成する基板24の平面図である。尚、図5及び図6において、先に図3及び図4を用いて説明した第1実施例である半導体装置20Aと同一構成については、同一符号を付してその説明を省略する。また、図6ではバンプ用パッド30の図示は省略している。
本実施例は、基板24と対向する第1の半導体素子22の第1のメタル層37に、補強用バンプ40を形成したことを特徴とするものである。この補強用バンプ40は、他のバンプ27と同様に半田バンプあるいはスタッドバンプにより構成されている。
【0050】
補強用バンプ40は、バンプ27の配設位置とは異なる位置に配設されている。具体的には、第1の半導体素子22は平面視した状態で長方形形状とされているが、バンプ27はその短辺に沿って配設されているが、補強用バンプ40は長辺に沿って形成されている。このため基板24においても、補強用バンプ40が接続される補強用パッド30aは、図6に示されるように長辺側に沿って形成されている。
【0051】
更に、補強用バンプ40は、第1の半導体素子22に設けられた第1のメタル層37上に形成されている。即ち、第1のメタル層37と補強用バンプ40は電気的に接続された構成とされている。
【0052】
前記したように、第1のメタル層37は電源配線としても機能する構成とされている。従って、補強用バンプ40は、この電源配線として機能する第1のメタル層37の基板24と接続する接続端子として機能する。
【0053】
また、この補強用バンプ40を設けることにより、基板24に電源用の配線32を形成する際の自由度を向上させることができる。具体的には、図6に示すように電源用ランド31aから複数の電源用パッド29a,29bに配線を引き回そうとした場合、電源用パッド29aと電源用ランド31aは配線32で接続できるが、電源用パッド29bについては電源用ランド31aから離間しているため、他の配線(図示せず)及びボール用ランド31の関係もあり、直接配線32を形成することができない。
【0054】
しかしながら、第1のメタル層37の電源用パッド29bに対向する位置に補強用バンプ40を形成すると共に、この補強用バンプ40を電源用パッド29bに接続し、かつ他の電源用パッド29aにも第1のメタル層37に設けられた補強用バンプ40を接続することにより、電源用パッド29bは電源用ランド31aと第1のメタル層37を介して接続することが可能となる。よって、補強用バンプ40を設けることにより、基板24に電源用の配線32を形成する際の設計の自由度を向上させることが可能となる。
【0055】
この際、補強用バンプ40は広い面積を有した第1のメタル層37に形成されるため、その配設位置に対する自由度が高く、よって各半導体素子22,23の支持に適した位置、或いは電源電極を配置したい位置に補強用バンプ40を設けることができる。
【0056】
また、補強用バンプ40は基板24にフリップチップ接合されるため、電気特性の観点とは別に、バランスよく補強用バンプ40を形成することにより、補強用バンプ40は第1の半導体素子22を支持する機能を奏し、第1の半導体素子22の基板24に対する実装性を高めることが可能となる。
【0057】
よって、例えば半導体装置20Bの低背化のために半導体素子22,23を薄くしても、これを確実に基板24上に支持させることができる。尚、この機能のみで補強用バンプ40を用いる場合には、基板24の補強用パッド30aは、必ずしもハンダボール26と接続されていている必要はない。
【0058】
続いて、図7乃至図11を参照し、本発明の第3乃至第7実施例について説明する。尚、図7乃至図11において、図3乃至図6に図示された構成と同一構成については、同一符号を付してその説明を省略するものとする。
【0059】
図7は、本発明の第3実施例である半導体装置20Cを示している。前記した第1及び第2実施例に係る半導体装置20A,20Bでは、第1の半導体素子22を基板24にバンプ27等を用いてフリップチップ接合し、第2の半導体素子23を基板24にワイヤ28を用いてワイヤ接続した構成とした。
【0060】
これに対し、本実施例では、第2の半導体素子23を基板24に第1ワイヤ28を用いてワイヤ接続する構成は同一であるが、第1の半導体素子22を基板24に接続する手段としても第2ワイヤ36を用い、ワイヤ接続したことを特徴とするものである。
【0061】
電源の安定性については、前記した各実施例のように、配線長の短いフリップチップ接合を用いた方が有利ではあるが、搭載する半導体素子22,23の組み合わせによっては、ワイヤボンディング接合でも電気特性上問題ないケースも考えられる。コストや組立性などを考慮して、ワイヤボンディング接合でも問題ない場合は、本実施例の適用が有利である。
【0062】
図8は、本発明の第4実施例である半導体装置20Dを示している。
本実施例に係る半導体装置20Dは、半導体素子22,23間を直接第1ワイヤ28及び第2ワイヤ36でワイヤボンディング接合したことを特徴とするものである。この構成の半導体装置20Dでは、第1の半導体素子22と第2の半導体素子23の電源が直接接続されるため、2つの半導体素子22,23間での電源の揺らぎを抑制することができる。
【0063】
図9は、本発明の第5実施例である半導体装置20Eを示している。
本実施例に係る半導体装置20Eは、第1の半導体素子22を基板24に第1ワイヤ28を用いてワイヤ接続すると共に、第2の半導体素子23を第1の半導体素子22にバンプ41を用いてフリップチップ接合したことを特徴とするものである。本実施例によれば、第1の半導体素子22と第2の半導体素子23の接続距離を短くすることができるため、2つの半導体素子22,23間での電源の揺らぎを抑制することができる。
【0064】
図10及び図11は、本発明の第6実施例及び第7実施例である半導体装置20F,20Gを示している。
前記した各実施例に係る半導体装置20A〜20Eは、第1及び第2の半導体装置22,23を積層した、いわゆるスタッグタイプの装置を例に挙げて説明した。しかしながら、本発明の適用はスタッグタイプの装置に限定されるものではなく、1個の半導体素子22のみを配設した半導体装置にも適用することができるものである。
【0065】
図10に示す半導体装置20Fは、第1のメタル層37を有した半導体素子22を基板24に対しバンプ27を用いてフリップチップ接合した構成のものである。また、図11に示す半導体装置20Gは、第1のメタル層37を有した半導体素子22を基板24に対しワイヤ28を用いてワイヤ接合した構成のものである。このように、半導体素子の配設数に拘束されることなく、本願発明を適用することが可能である。
【0066】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【0067】
即ち、本発明によれば、半導体装置の低背化のために半導体素子を薄くしても、これを確実に基板上に支持させることができる。
【図面の簡単な説明】
【図1】従来の一例である半導体装置の断面図である。
【図2】従来の一例である半導体装置に配設される基板を示す平面図である。
【図3】本発明の第1実施例である半導体装置の断面図である。
【図4】本発明の第1実施例である半導体装置のモールドレジンを取り除いた状態の平面図である。
【図5】本発明の第2実施例である半導体装置の断面図である。
【図6】本発明の第2実施例である半導体装置に配設される基板を示す平面図である。
【図7】本発明の第3実施例である半導体装置の断面図である。
【図8】本発明の第4実施例である半導体装置の断面図である。
【図9】本発明の第5実施例である半導体装置の断面図である。
【図10】本発明の第6実施例である半導体装置の断面図である。
【図11】本発明の第7実施例である半導体装置の断面図である。
【符号の説明】
20A〜20G 半導体装置
22 第1の半導体素子
23 第2の半導体素子
24 基板
25 モールドレジン
26 半田ボール
27,41 バンプ
28 ワイヤ(第1ワイヤ)
29 ワイヤ用パッド
29a,29b 電源用パッド
30 バンプ用パッド
30a 補強用パッド
31 ボール用ランド
31a 電源用ランド
33 素子電極パッド
33a 電源用素子電極パッド
36 第2ワイヤ
37 第1のメタル層
38 第2のメタル層
40 補強用バンプ
Claims (4)
- 第1面にメタル層、複数の第1のバンプ、及び前記メタル層上に形成された複数の第2のバンプを有する第1の半導体素子と、
第1面に複数の第1の電極パッド及び複数の第2の電極パッドを有し、第2面に複数の外部接続端子を有する基板と
を含み、
前記複数の第1のバンプと、前記複数の第1の電極パッドとが接続され、
前記複数の第2のバンプと、前記複数の第2の電極パッドとが接続されており、
前記第1の半導体素子上にさらに第2の半導体素子が積層され、
前記第1及び第2の半導体素子を搭載する前記基板と、前記第1又は第2の半導体素子のうちの少なくとも一つの半導体素子とをワイヤ接続することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第1のバンプは、前記第1面上に形成された信号パッド上あるいは電源用電極パッド上のそれぞれに形成され、
前記電源用電極パッドと前記メタル層とは、電気的に接続されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体素子は、長方形形状とされ、
前記第1のバンプは、前記第1の半導体素子の第1面の短辺に沿って形成され、
前記第2のバンプは、前記第1の半導体素子の第1面の長辺に沿って形成されている
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記メタル層は、少なくとも前記第1の半導体素子の第1面の表面積に対し、その半分以上の面積を有するよう形成されていることを特徴とする半導体装置。
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