JP4854148B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速化及び高機能化に対応し得る半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話に代表される携帯機器の小型化の要求に伴い、それらに搭載される半導体装置の小型化・軽量化も要求されてきた。この要求を満たすために、内蔵される半導体素子とほぼ同じ大きさの半導体装置であるCSP（Chip Size / Scale Package）や、複数の半導体素子を1パッケージ内に積層するChip on Chip構造のMCP(Multi Chip Package)型半導体装置が開発されている。
【０００３】
しかし、半導体装置の高速化、高機能化に伴い、半導体素子間をパッケージ内で単純に接続するだけでは必要な特性を得ることが困難になってきている。特に、アナログ素子とデジタル素子を混載するMCPにおいては、近年のデジタル素子の低電圧化により（素子の微細化）、アナログ素子のダイナミックレンジ、線形性が劣化するなどの特性上の問題点が発生する。
よって、これらの問題点を解決しうる半導体装置の実現が望まれている。
【０００４】
図１は、従来の一例である半導体装置１を示している。同図に示す半導体装置１は、第１の半導体素子２と第２の半導体素子３を一つのモールドレジン５内に積層した、Chip on Chip構造のMCP型半導体装置である。
【０００５】
この半導体装置１は、大略すると第１の半導体素子２，第２の半導体素子３，基板４，モールドレジン５，及び半田ボール６等により構成されている。第１の半導体素子２はアナログ素子であり、また第２の半導体素子３はデジタル素子である。
【０００６】
また、第１の半導体素子２にはバンプ７が形成されており、このバンプ７は基板４に形成されたバンプ用パッド１０にフリップチップ接合している。また、第２の半導体素子３に形成された電極パッド（図示に現れず）と基板４に形成されたワイヤ用パッド９との間は、ワイヤ８により接続されている。
【０００７】
半田ボール６は外部接続端子となるものであり、基板４の半導体素子搭載面と反対側面に形成されたボール用ランド１１に配設されている。このボール用ランド１１は、基板４に形成された配線１２（図２参照），スルーホール等によりワイヤ用パッド９，バンプ用パッド１０に接続されている。よって、基板４は、第１及び第２の半導体素子２，３と半田ボール６とを電気的に接続するインターポーザとして機能する。
【０００８】
モールドレジン５は、基板４の半導体素子搭載面に形成され、第１及び第２の半導体素子２，３、ワイヤ８、ワイヤ用パッド９等を封止することにより、これらを保護する。
【０００９】
【発明が解決しようとする課題】
ところで、半導体装置の小型化・軽量化及び高速化、高機能化に伴い、基板４に形成される配線１２の配線ピッチは狭ピッチ化する傾向にある。特に、半導体素子２，３を積層した構成では、更にこの狭ピッチ化の傾向は顕著となる。
【００１０】
図２は、半導体装置１の基板４を平面視した図面である。尚、図２において、図示及び説明の便宜上からバンプ用パッド１０の図示は省略している。
同図に示すように、ワイヤ８がボンディングされるワイヤ用パッド９は、半導体素子２，３の搭載位置の外側（即ち、基板４の外周近傍）に配設されている。また、ボール用ランド１１は半導体素子２，３の搭載位置の下部にも設けられているため、ワイヤ用パッド９とボール用ランド１１との間は配線１２により接続されている。尚、ボール用ランド１１と配線１２は、図示しないスルーホールにより電気的に接続されている。
【００１１】
ここで、ワイヤ用パッド９の内、特に電源用として用いられるワイヤ用パッド（図中梨地を付して示す。以下、これを電源用パッド９ａという）に注目する。同図に示す例では、４個の電源用パッド９ａが設けられており、また各電源用パッド９ａに電源供給するためのボール用ランド１１（以下、これを電源用ランド１１ａという）は基板４に１個のみ配設されている。よって、従来の半導体装置１では、４個の電源用パッド９ａをそれぞれ基板４上に形成した電源用配線１２ａにより電源用ランド１１ａと接続する必要がある。
【００１２】
しかしながら、半導体装置１の小型化・軽量化及び高速化、高機能化に伴い、基板４に形成される配線１２及びボール用ランド１１の配設ピッチが狭ピッチ化すると、電源用配線１２ａの線幅を太く確保できないことにより、電源用配線１２ａのインピーダンス及びインダクタンスが増大し、半導体装置１の電気特性が低下してしまうという問題点があった。この問題点は、第１及び第２の半導体素子２，３の駆動周波数が高くなるほど大きな問題となる。
【００１３】
更に、一対の半田ボール６間には配線配置数の制限がある。即ち、一対の半田ボール６間には3本までの配線しか配設できない等の設計ルールがあり、これにより基板４上で電源用配線１２ａの引き回し自体ができない場合も生じる。図２において、破線で示す電源用配線１２ｂは、この場合の配線を示している。このような場合には電源供給を適正に行なうことができず、また電源接続するためには端子レイアウトを変更する必要が生じてしまう。
【００１４】
これを解決する方法としては、基板４を多層積層配線基板として層間配線で引き回しを行なう構成も考えられる。しかしながら、この構成では基板４のコストが上昇してしまう。更に、基板４が厚くなり、半導体装置１の小型化・低背化の要求に反してしまう。
【００１５】
本発明は上記の点に鑑みてなされたものであり、小型化・軽量化を図りつつ、かつ電気的特性の向上を図り得る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１７】
請求項１記載の発明は、
第１面にメタル層、複数の第１のバンプ、及び前記メタル層上に形成された複数の第２のバンプを有する第１の半導体素子と、
第１面に複数の第１の電極パッド及び複数の第２の電極パッドを有し、第２面に複数の外部接続端子を有する基板と
を含み、
前記複数の第１のバンプと、前記複数の第１の電極パッドとが接続され、
前記複数の第２のバンプと、前記複数の第２の電極パッドとが接続されており、
前記第１の半導体素子上にさらに第２の半導体素子が積層され、
前記第１及び第２の半導体素子を搭載する前記基板と、前記第１又は第２の半導体素子のうちの少なくとも一つの半導体素子とをワイヤ接続することを特徴とするものである。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００２７】
図３及び図４は、本発明の一実施例である半導体装置２０Ａを示している。図３は半導体装置２０Ａの断面図であり、図４はモールドレジン２５を取り除いた状態の半導体装置２０Ａの平面図である。
【００２８】
本実施例に係る半導体装置２０Ａは、複数（本実施例の場合には２個）の半導体素子２２，２３を一つのモールドレジン２５内に積層した、Chip on Chip構造のMCP型半導体装置である。この半導体装置２０Ａは、大略すると第１の半導体素子２２，第２の半導体素子２３，基板２４，モールドレジン２５，半田ボール２６、及び第１及び第２のメタル層３７，３８等により構成されている。
【００２９】
本実施例では、第１の半導体素子２２をアナログ素子とし、第２の半導体素子２３はデジタル素子としている。即ち、本実施例に係る半導体装置２０Ａは、アナログ素子とデジタル素子を混載した構成とされている。
【００３０】
下部に位置する第１の半導体素子２２にはバンプ２７が形成されており、このバンプ２７は基板２４に形成されたバンプ用パッド３０にフリップチップ接合されている。この第１の半導体素子２２と基板２４との離間部分には、第１の半導体素子２２と基板２４との熱膨張差に起因したバンプ２７の剥離を防止する目的等により、アンダーフィル材３５が配設されている。尚、バンプ２７としては、半田バンプ或いはスタッドバンプ等を用いることが可能である。
【００３１】
一方、第２の半導体素子２３は第１の半導体素子２２の上部に、ダイボンディング材３４を用いて搭載されている。この第２の半導体素子２３に形成された素子電極パッド３３（図４参照）は、基板２４に形成されたワイヤ用パッド２９（２９ａ）とワイヤ２８により接続されている。
【００３２】
尚、上記のように本実施例においてアナログ素子である第１の半導体素子２２を下部に配置し、上部にデジタル素子である第２の半導体素子２３を配設したのは、下部位置する第１の半導体素子２２はバンプ２７により基板２４と電気的に接続されるため、ワイヤ２８に対して電気抵抗を低くすることができ、よって第１の半導体素子２２の動作の安定化を図ることができるためである。
【００３３】
半田ボール２６は外部接続端子となるものであり、基板２４の半導体素子搭載面と反対側面に形成されたボール用ランド３１に配設されている。このボール用ランド３１は、基板２４に形成された配線及びスルーホール等（図示せず）によりワイヤ用パッド２９，バンプ用パッド３０に接続されている。
【００３４】
基板２４は、ガラスーエポキシ製基板により形成されている。尚、基板２４はガラスーエポキシ製基板に限定されるものではなく、フレキシブル基板、セラミック基板等の他の基板を用いることも可能である。この基板２４は、第１及び第２の半導体素子２２，２３と半田ボール２６とを電気的に接続するインターポーザとして機能する。
【００３５】
一方、モールドレジン２５は、基板２４の半導体素子搭載面に形成される。このモールドレジン２５は、第１及び第２の半導体素子２２，２３、ワイヤ２８、ワイヤ用パッド２９等を封止することによりこれらを保護する機能を奏する。
【００３６】
ここで、第１及び第２の半導体素子２２，２３の回路形成面に注目する。第１の半導体素子２２は、フェイスダウンにより基板２４にフリップチップ接合されているため、回路形成面は図３における下面となる。また、第２の半導体素子２３はフェイスアップで第１ワイヤ２８をワイヤボンディングされるため、回路形成面は図３における上面となる。
【００３７】
この第１の半導体素子２２の回路形成面には第１のメタル層３７が形成され、また第２の半導体素子２３の回路形成面には第２のメタル層３８が形成されている。この第１及び第２のメタル層３７，３８は、いずれも導電性の高い金属材料により形成されている。本実施例では、メタル層３７，３８として銅膜により構成されている。尚、メタル層３７，３８の材料は銅に限定されものではなく、アルミニウム等の導電性の高い他の金属材料を用いる構成としてもよい。
【００３８】
図４に示されるように、本実施例では第２のメタル層３８を第２の半導体素子２３の回路面の略全面に形成されている（第２のメタル層３８を梨地で示している）。また、図示されないが、第１のメタル層３７も第１の半導体素子２２の回路面の略全面に形成されている。
【００３９】
前記したように、各半導体素子２２，２３の回路形成面には素子電極パッド３３及び電源用素子電極パッド３３ａが形成されている。素子電極パッド３３は信号用のパッドであり、電源用素子電極パッド３３ａは第２の半導体素子２３に対して電源供給を行なうためのパッドである。
【００４０】
本実施例では、信号用の素子電極パッド３３が形成される位置には、第２のメタル層３８に開口部３９を形成し、素子電極パッド３３と第２のメタル層３８が絶縁された構成とされている。これに対し、電源供給を行なうための電源用素子電極パッド３３ａは、第２のメタル層３８と電気的に接続された構成とされている。
【００４１】
この構成とすることにより、電源用素子電極パッド３３ａ以外の素子電極パッド３３と第２のメタル層３８は絶縁されるため、第２のメタル層３８が素子電極パッド３３と短絡し、第２の半導体素子２３に対する信号の授受に支障が生じるようなことはない。また、第２のメタル層３８は電源用素子電極パッド３３ａと電気的に接続されるため、第２のメタル層３８と電源用素子電極パッド３３ａとは同電位となる。
【００４２】
更に、第２のメタル層３８と基板２４の電源用パッド２９ａはワイヤ２８により接続され、また電源用パッド２９ａは半導体装置２０Ａが実装される実装基板の電源端子に接続される半田ボール２６に接続されている。よって、第２のメタル層３８は、電源電位（Vcc）となる。
【００４３】
また、第１の半導体素子２２の回路形成面に形成された第１のメタル層３７も、上記した第２のメタル層３８と同一の構成とされている。即ち、第１のメタル層３７は開口部が形成されることにより、第１の半導体素子２２の素子電極パッドと絶縁された構成とされている。
【００４４】
また、第１のメタル層３７は第１の半導体素子２２の電源用素子電極パッドと接続されており、よって第１のメタル層３７と電源用素子電極パッドとは同電位となる。更に、第１のメタル層３７と基板２４の電源用パッドはバンプ２７により接続され、また電源用パッドは実装基板の電源端子に接続される半田ボール２６に接続されているため、第１のメタル層３７も電源電位（Vcc）となる。
【００４５】
上記のように、本実施例に係る半導体装置２０Ａは、半導体素子２２，２３上にメタル層３７，３８を形成すると共に、半導体素子２２，２３に形成されている電源用素子電極パッド３３ａと電気的に接続した構成としている。この構成とすることにより、メタル層３７，３８を電源配線として用いることが可能となる。
また、メタル層３７，３８は半導体素子２２，２３の回路形成面上に形成されるため、その面積及びパターンを自由に選定することができる。よって、電源配線としても機能するメタル層３７，３８の面積を広くすることも容易にでき、インピーダンス，インダクタンスを低減することができる。これにより、電源のいわゆる揺らぎの発生を抑制することが可能となり、半導体装置２０Ａの動作の安定化を図ることができる。
【００４６】
ところで、上記した実施例ではメタル層３７，３８を各半導体素子２２，２３の回路形成面の略全面に形成した構成を示したが、メタル層３７，３８は必ずしも全面に形成する必要はない。半導体素子２２，２３の全面にメタル層３７，３８を形成すると、半導体装置２０Ａを実装基板に実装するリフロー時に、半導体素子２０Ａの表面とメタル層３７，３８との間で剥離が発生するおそれがある。このような場合、メタル面積を少なくするか、或いはメッシュパターンにする等で対応することが可能である。
【００４７】
また、メタル層３７，３８の面積を小さくするとこれに伴いインピーダンス，インダクタンスは上昇し電気的な特性が低下する。そこで、メタル層３７，３８の面積は、少なくとも半導体素子２２，２３の表面積に対し、その半分以上の面積を有するよう形成する必要がある。
即ち、メタル層３７，３８の面積は、半導体素子２２，２３の表面積の半分以上、半導体素子２２，２３の全表面積以下とする必要がある。これにより、半導体素子２２，２３上に形成される通常の配線パターンに対し、低インピーダンス，低インダクタンスとすることができ、電源特性の向上を図ることができる。
【００４８】
更に、本実施例では半導体素子２２，２３の回路面が比較的広い面積を有したメタル層３７，３８で覆われるため、このメタル層３７，３８がシールド膜としても機能する。よって、半導体装置２０Ａに電磁的な外乱が侵入しても、これはメタル層３７，３８で遮断されるため、半導体素子２２，２３の安定した動作を担保することができる。
【００４９】
続いて、本発明の第２実施例について説明する。図５及び図６は、第２実施例である半導体装置２０Ｂを示している。図５は半導体装置２０Ｂの断面図であり、図６は半導体装置２０Ｂを構成する基板２４の平面図である。尚、図５及び図６において、先に図３及び図４を用いて説明した第１実施例である半導体装置２０Ａと同一構成については、同一符号を付してその説明を省略する。また、図６ではバンプ用パッド３０の図示は省略している。
本実施例は、基板２４と対向する第１の半導体素子２２の第１のメタル層３７に、補強用バンプ４０を形成したことを特徴とするものである。この補強用バンプ４０は、他のバンプ２７と同様に半田バンプあるいはスタッドバンプにより構成されている。
【００５０】
補強用バンプ４０は、バンプ２７の配設位置とは異なる位置に配設されている。具体的には、第１の半導体素子２２は平面視した状態で長方形形状とされているが、バンプ２７はその短辺に沿って配設されているが、補強用バンプ４０は長辺に沿って形成されている。このため基板２４においても、補強用バンプ４０が接続される補強用パッド３０ａは、図６に示されるように長辺側に沿って形成されている。
【００５１】
更に、補強用バンプ４０は、第１の半導体素子２２に設けられた第１のメタル層３７上に形成されている。即ち、第１のメタル層３７と補強用バンプ４０は電気的に接続された構成とされている。
【００５２】
前記したように、第１のメタル層３７は電源配線としても機能する構成とされている。従って、補強用バンプ４０は、この電源配線として機能する第１のメタル層３７の基板２４と接続する接続端子として機能する。
【００５３】
また、この補強用バンプ４０を設けることにより、基板２４に電源用の配線３２を形成する際の自由度を向上させることができる。具体的には、図６に示すように電源用ランド３１ａから複数の電源用パッド２９ａ，２９ｂに配線を引き回そうとした場合、電源用パッド２９ａと電源用ランド３１ａは配線３２で接続できるが、電源用パッド２９ｂについては電源用ランド３１ａから離間しているため、他の配線（図示せず）及びボール用ランド３１の関係もあり、直接配線３２を形成することができない。
【００５４】
しかしながら、第１のメタル層３７の電源用パッド２９ｂに対向する位置に補強用バンプ４０を形成すると共に、この補強用バンプ４０を電源用パッド２９ｂに接続し、かつ他の電源用パッド２９ａにも第１のメタル層３７に設けられた補強用バンプ４０を接続することにより、電源用パッド２９ｂは電源用ランド３１ａと第１のメタル層３７を介して接続することが可能となる。よって、補強用バンプ４０を設けることにより、基板２４に電源用の配線３２を形成する際の設計の自由度を向上させることが可能となる。
【００５５】
この際、補強用バンプ４０は広い面積を有した第１のメタル層３７に形成されるため、その配設位置に対する自由度が高く、よって各半導体素子２２，２３の支持に適した位置、或いは電源電極を配置したい位置に補強用バンプ４０を設けることができる。
【００５６】
また、補強用バンプ４０は基板２４にフリップチップ接合されるため、電気特性の観点とは別に、バランスよく補強用バンプ４０を形成することにより、補強用バンプ４０は第１の半導体素子２２を支持する機能を奏し、第１の半導体素子２２の基板２４に対する実装性を高めることが可能となる。
【００５７】
よって、例えば半導体装置２０Ｂの低背化のために半導体素子２２，２３を薄くしても、これを確実に基板２４上に支持させることができる。尚、この機能のみで補強用バンプ４０を用いる場合には、基板２４の補強用パッド３０ａは、必ずしもハンダボール２６と接続されていている必要はない。
【００５８】
続いて、図７乃至図１１を参照し、本発明の第３乃至第７実施例について説明する。尚、図７乃至図１１において、図３乃至図６に図示された構成と同一構成については、同一符号を付してその説明を省略するものとする。
【００５９】
図７は、本発明の第３実施例である半導体装置２０Ｃを示している。前記した第１及び第２実施例に係る半導体装置２０Ａ，２０Ｂでは、第１の半導体素子２２を基板２４にバンプ２７等を用いてフリップチップ接合し、第２の半導体素子２３を基板２４にワイヤ２８を用いてワイヤ接続した構成とした。
【００６０】
これに対し、本実施例では、第２の半導体素子２３を基板２４に第１ワイヤ２８を用いてワイヤ接続する構成は同一であるが、第１の半導体素子２２を基板２４に接続する手段としても第２ワイヤ３６を用い、ワイヤ接続したことを特徴とするものである。
【００６１】
電源の安定性については、前記した各実施例のように、配線長の短いフリップチップ接合を用いた方が有利ではあるが、搭載する半導体素子２２，２３の組み合わせによっては、ワイヤボンディング接合でも電気特性上問題ないケースも考えられる。コストや組立性などを考慮して、ワイヤボンディング接合でも問題ない場合は、本実施例の適用が有利である。
【００６２】
図８は、本発明の第４実施例である半導体装置２０Ｄを示している。
本実施例に係る半導体装置２０Ｄは、半導体素子２２，２３間を直接第１ワイヤ２８及び第２ワイヤ３６でワイヤボンディング接合したことを特徴とするものである。この構成の半導体装置２０Ｄでは、第１の半導体素子２２と第２の半導体素子２３の電源が直接接続されるため、2つの半導体素子２２，２３間での電源の揺らぎを抑制することができる。
【００６３】
図９は、本発明の第５実施例である半導体装置２０Ｅを示している。
本実施例に係る半導体装置２０Ｅは、第１の半導体素子２２を基板２４に第１ワイヤ２８を用いてワイヤ接続すると共に、第２の半導体素子２３を第１の半導体素子２２にバンプ４１を用いてフリップチップ接合したことを特徴とするものである。本実施例によれば、第１の半導体素子２２と第２の半導体素子２３の接続距離を短くすることができるため、2つの半導体素子２２，２３間での電源の揺らぎを抑制することができる。
【００６４】
図１０及び図１１は、本発明の第６実施例及び第７実施例である半導体装置２０Ｆ，２０Ｇを示している。
前記した各実施例に係る半導体装置２０Ａ〜２０Ｅは、第１及び第２の半導体装置２２，２３を積層した、いわゆるスタッグタイプの装置を例に挙げて説明した。しかしながら、本発明の適用はスタッグタイプの装置に限定されるものではなく、１個の半導体素子２２のみを配設した半導体装置にも適用することができるものである。
【００６５】
図１０に示す半導体装置２０Ｆは、第１のメタル層３７を有した半導体素子２２を基板２４に対しバンプ２７を用いてフリップチップ接合した構成のものである。また、図１１に示す半導体装置２０Ｇは、第１のメタル層３７を有した半導体素子２２を基板２４に対しワイヤ２８を用いてワイヤ接合した構成のものである。このように、半導体素子の配設数に拘束されることなく、本願発明を適用することが可能である。
【００６６】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００６７】
即ち、本発明によれば、半導体装置の低背化のために半導体素子を薄くしても、これを確実に基板上に支持させることができる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置の断面図である。
【図２】従来の一例である半導体装置に配設される基板を示す平面図である。
【図３】本発明の第１実施例である半導体装置の断面図である。
【図４】本発明の第１実施例である半導体装置のモールドレジンを取り除いた状態の平面図である。
【図５】本発明の第２実施例である半導体装置の断面図である。
【図６】本発明の第２実施例である半導体装置に配設される基板を示す平面図である。
【図７】本発明の第３実施例である半導体装置の断面図である。
【図８】本発明の第４実施例である半導体装置の断面図である。
【図９】本発明の第５実施例である半導体装置の断面図である。
【図１０】本発明の第６実施例である半導体装置の断面図である。
【図１１】本発明の第７実施例である半導体装置の断面図である。
【符号の説明】
２０Ａ〜２０Ｇ 半導体装置
２２ 第１の半導体素子
２３ 第２の半導体素子
２４ 基板
２５ モールドレジン
２６ 半田ボール
２７，４１ バンプ
２８ ワイヤ（第１ワイヤ）
２９ ワイヤ用パッド
２９ａ，２９ｂ 電源用パッド
３０ バンプ用パッド
３０ａ 補強用パッド
３１ ボール用ランド
３１ａ 電源用ランド
３３ 素子電極パッド
３３ａ 電源用素子電極パッド
３６ 第２ワイヤ
３７ 第１のメタル層
３８ 第２のメタル層
４０ 補強用バンプ
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速化及び高機能化に対応し得る半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯電話に代表される携帯機器の小型化の要求に伴い、それらに搭載される半導体装置の小型化・軽量化も要求されてきた。この要求を満たすために、内蔵される半導体素子とほぼ同じ大きさの半導体装置であるCSP（Chip Size / Scale Package）や、複数の半導体素子を1パッケージ内に積層するChip on Chip構造のMCP(Multi Chip Package)型半導体装置が開発されている。
【０００３】
しかし、半導体装置の高速化、高機能化に伴い、半導体素子間をパッケージ内で単純に接続するだけでは必要な特性を得ることが困難になってきている。特に、アナログ素子とデジタル素子を混載するMCPにおいては、近年のデジタル素子の低電圧化により（素子の微細化）、アナログ素子のダイナミックレンジ、線形性が劣化するなどの特性上の問題点が発生する。
よって、これらの問題点を解決しうる半導体装置の実現が望まれている。
【０００４】
図１は、従来の一例である半導体装置１を示している。同図に示す半導体装置１は、第１の半導体素子２と第２の半導体素子３を一つのモールドレジン５内に積層した、Chip on Chip構造のMCP型半導体装置である。
【０００５】
この半導体装置１は、大略すると第１の半導体素子２，第２の半導体素子３，基板４，モールドレジン５，及び半田ボール６等により構成されている。第１の半導体素子２はアナログ素子であり、また第２の半導体素子３はデジタル素子である。
【０００６】
また、第１の半導体素子２にはバンプ７が形成されており、このバンプ７は基板４に形成されたバンプ用パッド１０にフリップチップ接合している。また、第２の半導体素子３に形成された電極パッド（図示に現れず）と基板４に形成されたワイヤ用パッド９との間は、ワイヤ８により接続されている。
【０００７】
半田ボール６は外部接続端子となるものであり、基板４の半導体素子搭載面と反対側面に形成されたボール用ランド１１に配設されている。このボール用ランド１１は、基板４に形成された配線１２（図２参照），スルーホール等によりワイヤ用パッド９，バンプ用パッド１０に接続されている。よって、基板４は、第１及び第２の半導体素子２，３と半田ボール６とを電気的に接続するインターポーザとして機能する。
【０００８】
モールドレジン５は、基板４の半導体素子搭載面に形成され、第１及び第２の半導体素子２，３、ワイヤ８、ワイヤ用パッド９等を封止することにより、これらを保護する。
【０００９】
【発明が解決しようとする課題】
ところで、半導体装置の小型化・軽量化及び高速化、高機能化に伴い、基板４に形成される配線１２の配線ピッチは狭ピッチ化する傾向にある。特に、半導体素子２，３を積層した構成では、更にこの狭ピッチ化の傾向は顕著となる。
【００１０】
図２は、半導体装置１の基板４を平面視した図面である。尚、図２において、図示及び説明の便宜上からバンプ用パッド１０の図示は省略している。
同図に示すように、ワイヤ８がボンディングされるワイヤ用パッド９は、半導体素子２，３の搭載位置の外側（即ち、基板４の外周近傍）に配設されている。また、ボール用ランド１１は半導体素子２，３の搭載位置の下部にも設けられているため、ワイヤ用パッド９とボール用ランド１１との間は配線１２により接続されている。尚、ボール用ランド１１と配線１２は、図示しないスルーホールにより電気的に接続されている。
【００１１】
ここで、ワイヤ用パッド９の内、特に電源用として用いられるワイヤ用パッド（図中梨地を付して示す。以下、これを電源用パッド９ａという）に注目する。同図に示す例では、４個の電源用パッド９ａが設けられており、また各電源用パッド９ａに電源供給するためのボール用ランド１１（以下、これを電源用ランド１１ａという）は基板４に１個のみ配設されている。よって、従来の半導体装置１では、４個の電源用パッド９ａをそれぞれ基板４上に形成した電源用配線１２ａにより電源用ランド１１ａと接続する必要がある。
【００１２】
しかしながら、半導体装置１の小型化・軽量化及び高速化、高機能化に伴い、基板４に形成される配線１２及びボール用ランド１１の配設ピッチが狭ピッチ化すると、電源用配線１２ａの線幅を太く確保できないことにより、電源用配線１２ａのインピーダンス及びインダクタンスが増大し、半導体装置１の電気特性が低下してしまうという問題点があった。この問題点は、第１及び第２の半導体素子２，３の駆動周波数が高くなるほど大きな問題となる。
【００１３】
更に、一対の半田ボール６間には配線配置数の制限がある。即ち、一対の半田ボール６間には3本までの配線しか配設できない等の設計ルールがあり、これにより基板４上で電源用配線１２ａの引き回し自体ができない場合も生じる。図２において、破線で示す電源用配線１２ｂは、この場合の配線を示している。このような場合には電源供給を適正に行なうことができず、また電源接続するためには端子レイアウトを変更する必要が生じてしまう。
【００１４】
これを解決する方法としては、基板４を多層積層配線基板として層間配線で引き回しを行なう構成も考えられる。しかしながら、この構成では基板４のコストが上昇してしまう。更に、基板４が厚くなり、半導体装置１の小型化・低背化の要求に反してしまう。
【００１５】
本発明は上記の点に鑑みてなされたものであり、小型化・軽量化を図りつつ、かつ電気的特性の向上を図り得る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１７】
請求項１記載の発明は、
第１面にメタル層、複数の第１のバンプ、及び前記メタル層上に形成された複数の第２のバンプを有する第１の半導体素子と、
第１面に複数の第１の電極パッド及び複数の第２の電極パッドを有し、第２面に複数の外部接続端子を有する基板と
を含み、
前記複数の第１のバンプと、前記複数の第１の電極パッドとが接続され、
前記複数の第２のバンプと、前記複数の第２の電極パッドとが接続されており、
前記第１の半導体素子上にさらに第２の半導体素子が積層され、
前記第１及び第２の半導体素子を搭載する前記基板と、前記第１又は第２の半導体素子のうちの少なくとも一つの半導体素子とをワイヤ接続することを特徴とするものである。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００２７】
図３及び図４は、本発明の一実施例である半導体装置２０Ａを示している。図３は半導体装置２０Ａの断面図であり、図４はモールドレジン２５を取り除いた状態の半導体装置２０Ａの平面図である。
【００２８】
本実施例に係る半導体装置２０Ａは、複数（本実施例の場合には２個）の半導体素子２２，２３を一つのモールドレジン２５内に積層した、Chip on Chip構造のMCP型半導体装置である。この半導体装置２０Ａは、大略すると第１の半導体素子２２，第２の半導体素子２３，基板２４，モールドレジン２５，半田ボール２６、及び第１及び第２のメタル層３７，３８等により構成されている。
【００２９】
本実施例では、第１の半導体素子２２をアナログ素子とし、第２の半導体素子２３はデジタル素子としている。即ち、本実施例に係る半導体装置２０Ａは、アナログ素子とデジタル素子を混載した構成とされている。
【００３０】
下部に位置する第１の半導体素子２２にはバンプ２７が形成されており、このバンプ２７は基板２４に形成されたバンプ用パッド３０にフリップチップ接合されている。この第１の半導体素子２２と基板２４との離間部分には、第１の半導体素子２２と基板２４との熱膨張差に起因したバンプ２７の剥離を防止する目的等により、アンダーフィル材３５が配設されている。尚、バンプ２７としては、半田バンプ或いはスタッドバンプ等を用いることが可能である。
【００３１】
一方、第２の半導体素子２３は第１の半導体素子２２の上部に、ダイボンディング材３４を用いて搭載されている。この第２の半導体素子２３に形成された素子電極パッド３３（図４参照）は、基板２４に形成されたワイヤ用パッド２９（２９ａ）とワイヤ２８により接続されている。
【００３２】
尚、上記のように本実施例においてアナログ素子である第１の半導体素子２２を下部に配置し、上部にデジタル素子である第２の半導体素子２３を配設したのは、下部位置する第１の半導体素子２２はバンプ２７により基板２４と電気的に接続されるため、ワイヤ２８に対して電気抵抗を低くすることができ、よって第１の半導体素子２２の動作の安定化を図ることができるためである。
【００３３】
半田ボール２６は外部接続端子となるものであり、基板２４の半導体素子搭載面と反対側面に形成されたボール用ランド３１に配設されている。このボール用ランド３１は、基板２４に形成された配線及びスルーホール等（図示せず）によりワイヤ用パッド２９，バンプ用パッド３０に接続されている。
【００３４】
基板２４は、ガラスーエポキシ製基板により形成されている。尚、基板２４はガラスーエポキシ製基板に限定されるものではなく、フレキシブル基板、セラミック基板等の他の基板を用いることも可能である。この基板２４は、第１及び第２の半導体素子２２，２３と半田ボール２６とを電気的に接続するインターポーザとして機能する。
【００３５】
一方、モールドレジン２５は、基板２４の半導体素子搭載面に形成される。このモールドレジン２５は、第１及び第２の半導体素子２２，２３、ワイヤ２８、ワイヤ用パッド２９等を封止することによりこれらを保護する機能を奏する。
【００３６】
ここで、第１及び第２の半導体素子２２，２３の回路形成面に注目する。第１の半導体素子２２は、フェイスダウンにより基板２４にフリップチップ接合されているため、回路形成面は図３における下面となる。また、第２の半導体素子２３はフェイスアップで第１ワイヤ２８をワイヤボンディングされるため、回路形成面は図３における上面となる。
【００３７】
この第１の半導体素子２２の回路形成面には第１のメタル層３７が形成され、また第２の半導体素子２３の回路形成面には第２のメタル層３８が形成されている。この第１及び第２のメタル層３７，３８は、いずれも導電性の高い金属材料により形成されている。本実施例では、メタル層３７，３８として銅膜により構成されている。尚、メタル層３７，３８の材料は銅に限定されものではなく、アルミニウム等の導電性の高い他の金属材料を用いる構成としてもよい。
【００３８】
図４に示されるように、本実施例では第２のメタル層３８を第２の半導体素子２３の回路面の略全面に形成されている（第２のメタル層３８を梨地で示している）。また、図示されないが、第１のメタル層３７も第１の半導体素子２２の回路面の略全面に形成されている。
【００３９】
前記したように、各半導体素子２２，２３の回路形成面には素子電極パッド３３及び電源用素子電極パッド３３ａが形成されている。素子電極パッド３３は信号用のパッドであり、電源用素子電極パッド３３ａは第２の半導体素子２３に対して電源供給を行なうためのパッドである。
【００４０】
本実施例では、信号用の素子電極パッド３３が形成される位置には、第２のメタル層３８に開口部３９を形成し、素子電極パッド３３と第２のメタル層３８が絶縁された構成とされている。これに対し、電源供給を行なうための電源用素子電極パッド３３ａは、第２のメタル層３８と電気的に接続された構成とされている。
【００４１】
この構成とすることにより、電源用素子電極パッド３３ａ以外の素子電極パッド３３と第２のメタル層３８は絶縁されるため、第２のメタル層３８が素子電極パッド３３と短絡し、第２の半導体素子２３に対する信号の授受に支障が生じるようなことはない。また、第２のメタル層３８は電源用素子電極パッド３３ａと電気的に接続されるため、第２のメタル層３８と電源用素子電極パッド３３ａとは同電位となる。
【００４２】
更に、第２のメタル層３８と基板２４の電源用パッド２９ａはワイヤ２８により接続され、また電源用パッド２９ａは半導体装置２０Ａが実装される実装基板の電源端子に接続される半田ボール２６に接続されている。よって、第２のメタル層３８は、電源電位（Vcc）となる。
【００４３】
また、第１の半導体素子２２の回路形成面に形成された第１のメタル層３７も、上記した第２のメタル層３８と同一の構成とされている。即ち、第１のメタル層３７は開口部が形成されることにより、第１の半導体素子２２の素子電極パッドと絶縁された構成とされている。
【００４４】
また、第１のメタル層３７は第１の半導体素子２２の電源用素子電極パッドと接続されており、よって第１のメタル層３７と電源用素子電極パッドとは同電位となる。更に、第１のメタル層３７と基板２４の電源用パッドはバンプ２７により接続され、また電源用パッドは実装基板の電源端子に接続される半田ボール２６に接続されているため、第１のメタル層３７も電源電位（Vcc）となる。
【００４５】
上記のように、本実施例に係る半導体装置２０Ａは、半導体素子２２，２３上にメタル層３７，３８を形成すると共に、半導体素子２２，２３に形成されている電源用素子電極パッド３３ａと電気的に接続した構成としている。この構成とすることにより、メタル層３７，３８を電源配線として用いることが可能となる。
また、メタル層３７，３８は半導体素子２２，２３の回路形成面上に形成されるため、その面積及びパターンを自由に選定することができる。よって、電源配線としても機能するメタル層３７，３８の面積を広くすることも容易にでき、インピーダンス，インダクタンスを低減することができる。これにより、電源のいわゆる揺らぎの発生を抑制することが可能となり、半導体装置２０Ａの動作の安定化を図ることができる。
【００４６】
ところで、上記した実施例ではメタル層３７，３８を各半導体素子２２，２３の回路形成面の略全面に形成した構成を示したが、メタル層３７，３８は必ずしも全面に形成する必要はない。半導体素子２２，２３の全面にメタル層３７，３８を形成すると、半導体装置２０Ａを実装基板に実装するリフロー時に、半導体素子２０Ａの表面とメタル層３７，３８との間で剥離が発生するおそれがある。このような場合、メタル面積を少なくするか、或いはメッシュパターンにする等で対応することが可能である。
【００４７】
また、メタル層３７，３８の面積を小さくするとこれに伴いインピーダンス，インダクタンスは上昇し電気的な特性が低下する。そこで、メタル層３７，３８の面積は、少なくとも半導体素子２２，２３の表面積に対し、その半分以上の面積を有するよう形成する必要がある。
即ち、メタル層３７，３８の面積は、半導体素子２２，２３の表面積の半分以上、半導体素子２２，２３の全表面積以下とする必要がある。これにより、半導体素子２２，２３上に形成される通常の配線パターンに対し、低インピーダンス，低インダクタンスとすることができ、電源特性の向上を図ることができる。
【００４８】
更に、本実施例では半導体素子２２，２３の回路面が比較的広い面積を有したメタル層３７，３８で覆われるため、このメタル層３７，３８がシールド膜としても機能する。よって、半導体装置２０Ａに電磁的な外乱が侵入しても、これはメタル層３７，３８で遮断されるため、半導体素子２２，２３の安定した動作を担保することができる。
【００４９】
続いて、本発明の第２実施例について説明する。図５及び図６は、第２実施例である半導体装置２０Ｂを示している。図５は半導体装置２０Ｂの断面図であり、図６は半導体装置２０Ｂを構成する基板２４の平面図である。尚、図５及び図６において、先に図３及び図４を用いて説明した第１実施例である半導体装置２０Ａと同一構成については、同一符号を付してその説明を省略する。また、図６ではバンプ用パッド３０の図示は省略している。
本実施例は、基板２４と対向する第１の半導体素子２２の第１のメタル層３７に、補強用バンプ４０を形成したことを特徴とするものである。この補強用バンプ４０は、他のバンプ２７と同様に半田バンプあるいはスタッドバンプにより構成されている。
【００５０】
補強用バンプ４０は、バンプ２７の配設位置とは異なる位置に配設されている。具体的には、第１の半導体素子２２は平面視した状態で長方形形状とされているが、バンプ２７はその短辺に沿って配設されているが、補強用バンプ４０は長辺に沿って形成されている。このため基板２４においても、補強用バンプ４０が接続される補強用パッド３０ａは、図６に示されるように長辺側に沿って形成されている。
【００５１】
更に、補強用バンプ４０は、第１の半導体素子２２に設けられた第１のメタル層３７上に形成されている。即ち、第１のメタル層３７と補強用バンプ４０は電気的に接続された構成とされている。
【００５２】
前記したように、第１のメタル層３７は電源配線としても機能する構成とされている。従って、補強用バンプ４０は、この電源配線として機能する第１のメタル層３７の基板２４と接続する接続端子として機能する。
【００５３】
また、この補強用バンプ４０を設けることにより、基板２４に電源用の配線３２を形成する際の自由度を向上させることができる。具体的には、図６に示すように電源用ランド３１ａから複数の電源用パッド２９ａ，２９ｂに配線を引き回そうとした場合、電源用パッド２９ａと電源用ランド３１ａは配線３２で接続できるが、電源用パッド２９ｂについては電源用ランド３１ａから離間しているため、他の配線（図示せず）及びボール用ランド３１の関係もあり、直接配線３２を形成することができない。
【００５４】
しかしながら、第１のメタル層３７の電源用パッド２９ｂに対向する位置に補強用バンプ４０を形成すると共に、この補強用バンプ４０を電源用パッド２９ｂに接続し、かつ他の電源用パッド２９ａにも第１のメタル層３７に設けられた補強用バンプ４０を接続することにより、電源用パッド２９ｂは電源用ランド３１ａと第１のメタル層３７を介して接続することが可能となる。よって、補強用バンプ４０を設けることにより、基板２４に電源用の配線３２を形成する際の設計の自由度を向上させることが可能となる。
【００５５】
この際、補強用バンプ４０は広い面積を有した第１のメタル層３７に形成されるため、その配設位置に対する自由度が高く、よって各半導体素子２２，２３の支持に適した位置、或いは電源電極を配置したい位置に補強用バンプ４０を設けることができる。
【００５６】
また、補強用バンプ４０は基板２４にフリップチップ接合されるため、電気特性の観点とは別に、バランスよく補強用バンプ４０を形成することにより、補強用バンプ４０は第１の半導体素子２２を支持する機能を奏し、第１の半導体素子２２の基板２４に対する実装性を高めることが可能となる。
【００５７】
よって、例えば半導体装置２０Ｂの低背化のために半導体素子２２，２３を薄くしても、これを確実に基板２４上に支持させることができる。尚、この機能のみで補強用バンプ４０を用いる場合には、基板２４の補強用パッド３０ａは、必ずしもハンダボール２６と接続されていている必要はない。
【００５８】
続いて、図７乃至図１１を参照し、本発明の第３乃至第７実施例について説明する。尚、図７乃至図１１において、図３乃至図６に図示された構成と同一構成については、同一符号を付してその説明を省略するものとする。
【００５９】
図７は、本発明の第３実施例である半導体装置２０Ｃを示している。前記した第１及び第２実施例に係る半導体装置２０Ａ，２０Ｂでは、第１の半導体素子２２を基板２４にバンプ２７等を用いてフリップチップ接合し、第２の半導体素子２３を基板２４にワイヤ２８を用いてワイヤ接続した構成とした。
【００６０】
これに対し、本実施例では、第２の半導体素子２３を基板２４に第１ワイヤ２８を用いてワイヤ接続する構成は同一であるが、第１の半導体素子２２を基板２４に接続する手段としても第２ワイヤ３６を用い、ワイヤ接続したことを特徴とするものである。
【００６１】
電源の安定性については、前記した各実施例のように、配線長の短いフリップチップ接合を用いた方が有利ではあるが、搭載する半導体素子２２，２３の組み合わせによっては、ワイヤボンディング接合でも電気特性上問題ないケースも考えられる。コストや組立性などを考慮して、ワイヤボンディング接合でも問題ない場合は、本実施例の適用が有利である。
【００６２】
図８は、本発明の第４実施例である半導体装置２０Ｄを示している。
本実施例に係る半導体装置２０Ｄは、半導体素子２２，２３間を直接第１ワイヤ２８及び第２ワイヤ３６でワイヤボンディング接合したことを特徴とするものである。この構成の半導体装置２０Ｄでは、第１の半導体素子２２と第２の半導体素子２３の電源が直接接続されるため、2つの半導体素子２２，２３間での電源の揺らぎを抑制することができる。
【００６３】
図９は、本発明の第５実施例である半導体装置２０Ｅを示している。
本実施例に係る半導体装置２０Ｅは、第１の半導体素子２２を基板２４に第１ワイヤ２８を用いてワイヤ接続すると共に、第２の半導体素子２３を第１の半導体素子２２にバンプ４１を用いてフリップチップ接合したことを特徴とするものである。本実施例によれば、第１の半導体素子２２と第２の半導体素子２３の接続距離を短くすることができるため、2つの半導体素子２２，２３間での電源の揺らぎを抑制することができる。
【００６４】
図１０及び図１１は、本発明の第６実施例及び第７実施例である半導体装置２０Ｆ，２０Ｇを示している。
前記した各実施例に係る半導体装置２０Ａ〜２０Ｅは、第１及び第２の半導体装置２２，２３を積層した、いわゆるスタッグタイプの装置を例に挙げて説明した。しかしながら、本発明の適用はスタッグタイプの装置に限定されるものではなく、１個の半導体素子２２のみを配設した半導体装置にも適用することができるものである。
【００６５】
図１０に示す半導体装置２０Ｆは、第１のメタル層３７を有した半導体素子２２を基板２４に対しバンプ２７を用いてフリップチップ接合した構成のものである。また、図１１に示す半導体装置２０Ｇは、第１のメタル層３７を有した半導体素子２２を基板２４に対しワイヤ２８を用いてワイヤ接合した構成のものである。このように、半導体素子の配設数に拘束されることなく、本願発明を適用することが可能である。
【００６６】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００６７】
即ち、本発明によれば、半導体装置の低背化のために半導体素子を薄くしても、これを確実に基板上に支持させることができる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置の断面図である。
【図２】従来の一例である半導体装置に配設される基板を示す平面図である。
【図３】本発明の第１実施例である半導体装置の断面図である。
【図４】本発明の第１実施例である半導体装置のモールドレジンを取り除いた状態の平面図である。
【図５】本発明の第２実施例である半導体装置の断面図である。
【図６】本発明の第２実施例である半導体装置に配設される基板を示す平面図である。
【図７】本発明の第３実施例である半導体装置の断面図である。
【図８】本発明の第４実施例である半導体装置の断面図である。
【図９】本発明の第５実施例である半導体装置の断面図である。
【図１０】本発明の第６実施例である半導体装置の断面図である。
【図１１】本発明の第７実施例である半導体装置の断面図である。
【符号の説明】
２０Ａ〜２０Ｇ 半導体装置
２２ 第１の半導体素子
２３ 第２の半導体素子
２４ 基板
２５ モールドレジン
２６ 半田ボール
２７，４１ バンプ
２８ ワイヤ（第１ワイヤ）
２９ ワイヤ用パッド
２９ａ，２９ｂ 電源用パッド
３０ バンプ用パッド
３０ａ 補強用パッド
３１ ボール用ランド
３１ａ 電源用ランド
３３ 素子電極パッド
３３ａ 電源用素子電極パッド
３６ 第２ワイヤ
３７ 第１のメタル層
３８ 第２のメタル層
４０ 補強用バンプ
Claims (4)
- 第１面にメタル層、複数の第１のバンプ、及び前記メタル層上に形成された複数の第２のバンプを有する第１の半導体素子と、
第１面に複数の第１の電極パッド及び複数の第２の電極パッドを有し、第２面に複数の外部接続端子を有する基板と
を含み、
前記複数の第１のバンプと、前記複数の第１の電極パッドとが接続され、
前記複数の第２のバンプと、前記複数の第２の電極パッドとが接続されており、
前記第１の半導体素子上にさらに第２の半導体素子が積層され、
前記第１及び第２の半導体素子を搭載する前記基板と、前記第１又は第２の半導体素子のうちの少なくとも一つの半導体素子とをワイヤ接続することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記複数の第１のバンプは、前記第１面上に形成された信号パッド上あるいは電源用電極パッド上のそれぞれに形成され、
前記電源用電極パッドと前記メタル層とは、電気的に接続されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第１の半導体素子は、長方形形状とされ、
前記第１のバンプは、前記第１の半導体素子の第１面の短辺に沿って形成され、
前記第２のバンプは、前記第１の半導体素子の第１面の長辺に沿って形成されている
ことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記メタル層は、少なくとも前記第１の半導体素子の第１面の表面積に対し、その半分以上の面積を有するよう形成されていることを特徴とする半導体装置。
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