JP2003068974A - 半導体装置 - Google Patents
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 本発明は高速化及び高機能化に対応し得る半
導体装置に関し、小型化・軽量化を図りつつ、かつ電気
的特性の向上を図ることを課題とする。 【解決手段】 第１及び第２の半導体素子２２，２３
と、ハンダボール２６と、第１及び第２の半導体素子２
２，２３とハンダボール２６とを接続する基板２４とを
有し、各半導体素子２２，２３の表面にメタル層３７，
３８を形成すると共に、半導体素子２２，２３の電極パ
ッド内の電源用パッド３３とメタル層３７，３８とを電
気的に接続した構成とする。
導体装置に関し、小型化・軽量化を図りつつ、かつ電気
的特性の向上を図ることを課題とする。 【解決手段】 第１及び第２の半導体素子２２，２３
と、ハンダボール２６と、第１及び第２の半導体素子２
２，２３とハンダボール２６とを接続する基板２４とを
有し、各半導体素子２２，２３の表面にメタル層３７，
３８を形成すると共に、半導体素子２２，２３の電極パ
ッド内の電源用パッド３３とメタル層３７，３８とを電
気的に接続した構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に高速化及び高機能化に対応し得る半導体装置に関す
る。
特に高速化及び高機能化に対応し得る半導体装置に関す
る。
【０００２】
【従来の技術】近年、携帯電話に代表される携帯機器の
小型化の要求に伴い、それらに搭載される半導体装置の
小型化・軽量化も要求されてきた。この要求を満たすた
めに、内蔵される半導体素子とほぼ同じ大きさの半導体
装置であるCSP（Chip Size / Scale Package）や、複数
の半導体素子を1パッケージ内に積層するChip on Chip
構造のMCP(Multi Chip Package)型半導体装置が開発さ
れている。
小型化の要求に伴い、それらに搭載される半導体装置の
小型化・軽量化も要求されてきた。この要求を満たすた
めに、内蔵される半導体素子とほぼ同じ大きさの半導体
装置であるCSP（Chip Size / Scale Package）や、複数
の半導体素子を1パッケージ内に積層するChip on Chip
構造のMCP(Multi Chip Package)型半導体装置が開発さ
れている。
【０００３】しかし、半導体装置の高速化、高機能化に
伴い、半導体素子間をパッケージ内で単純に接続するだ
けでは必要な特性を得ることが困難になってきている。
特に、アナログ素子とデジタル素子を混載するMCPにお
いては、近年のデジタル素子の低電圧化により（素子の
微細化）、アナログ素子のダイナミックレンジ、線形性
が劣化するなどの特性上の問題点が発生する。よって、
これらの問題点を解決しうる半導体装置の実現が望まれ
ている。
伴い、半導体素子間をパッケージ内で単純に接続するだ
けでは必要な特性を得ることが困難になってきている。
特に、アナログ素子とデジタル素子を混載するMCPにお
いては、近年のデジタル素子の低電圧化により（素子の
微細化）、アナログ素子のダイナミックレンジ、線形性
が劣化するなどの特性上の問題点が発生する。よって、
これらの問題点を解決しうる半導体装置の実現が望まれ
ている。
【０００４】図１は、従来の一例である半導体装置１を
示している。同図に示す半導体装置１は、第１の半導体
素子２と第２の半導体素子３を一つのモールドレジン５
内に積層した、Chip on Chip構造のMCP型半導体装置で
ある。
示している。同図に示す半導体装置１は、第１の半導体
素子２と第２の半導体素子３を一つのモールドレジン５
内に積層した、Chip on Chip構造のMCP型半導体装置で
ある。
【０００５】この半導体装置１は、大略すると第１の半
導体素子２，第２の半導体素子３，基板４，モールドレ
ジン５，及び半田ボール６等により構成されている。第
１の半導体素子２はアナログ素子であり、また第２の半
導体素子３はデジタル素子である。
導体素子２，第２の半導体素子３，基板４，モールドレ
ジン５，及び半田ボール６等により構成されている。第
１の半導体素子２はアナログ素子であり、また第２の半
導体素子３はデジタル素子である。
【０００６】また、第１の半導体素子２にはバンプ７が
形成されており、このバンプ７は基板４に形成されたバ
ンプ用パッド１０にフリップチップ接合している。ま
た、第２の半導体素子３に形成された電極パッド（図示
に現れず）と基板４に形成されたワイヤ用パッド９との
間は、ワイヤ８により接続されている。
形成されており、このバンプ７は基板４に形成されたバ
ンプ用パッド１０にフリップチップ接合している。ま
た、第２の半導体素子３に形成された電極パッド（図示
に現れず）と基板４に形成されたワイヤ用パッド９との
間は、ワイヤ８により接続されている。
【０００７】半田ボール６は外部接続端子となるもので
あり、基板４の半導体素子搭載面と反対側面に形成され
たボール用ランド１１に配設されている。このボール用
ランド１１は、基板４に形成された配線１２（図２参
照），スルーホール等によりワイヤ用パッド９，バンプ
用パッド１０に接続されている。よって、基板４は、第
１及び第２の半導体素子２，３と半田ボール６とを電気
的に接続するインターポーザとして機能する。
あり、基板４の半導体素子搭載面と反対側面に形成され
たボール用ランド１１に配設されている。このボール用
ランド１１は、基板４に形成された配線１２（図２参
照），スルーホール等によりワイヤ用パッド９，バンプ
用パッド１０に接続されている。よって、基板４は、第
１及び第２の半導体素子２，３と半田ボール６とを電気
的に接続するインターポーザとして機能する。
【０００８】モールドレジン５は、基板４の半導体素子
搭載面に形成され、第１及び第２の半導体素子２，３、
ワイヤ８、ワイヤ用パッド９等を封止することにより、
これらを保護する。
搭載面に形成され、第１及び第２の半導体素子２，３、
ワイヤ８、ワイヤ用パッド９等を封止することにより、
これらを保護する。
【０００９】
【発明が解決しようとする課題】ところで、半導体装置
の小型化・軽量化及び高速化、高機能化に伴い、基板４
に形成される配線１２の配線ピッチは狭ピッチ化する傾
向にある。特に、半導体素子２，３を積層した構成で
は、更にこの狭ピッチ化の傾向は顕著となる。
の小型化・軽量化及び高速化、高機能化に伴い、基板４
に形成される配線１２の配線ピッチは狭ピッチ化する傾
向にある。特に、半導体素子２，３を積層した構成で
は、更にこの狭ピッチ化の傾向は顕著となる。
【００１０】図２は、半導体装置１の基板４を平面視し
た図面である。尚、図２において、図示及び説明の便宜
上からバンプ用パッド１０の図示は省略している。同図
に示すように、ワイヤ８がボンディングされるワイヤ用
パッド９は、半導体素子２，３の搭載位置の外側（即
ち、基板４の外周近傍）に配設されている。また、ボー
ル用ランド１１は半導体素子２，３の搭載位置の下部に
も設けられているため、ワイヤ用パッド９とボール用ラ
ンド１１との間は配線１２により接続されている。尚、
ボール用ランド１１と配線１２は、図示しないスルーホ
ールにより電気的に接続されている。
た図面である。尚、図２において、図示及び説明の便宜
上からバンプ用パッド１０の図示は省略している。同図
に示すように、ワイヤ８がボンディングされるワイヤ用
パッド９は、半導体素子２，３の搭載位置の外側（即
ち、基板４の外周近傍）に配設されている。また、ボー
ル用ランド１１は半導体素子２，３の搭載位置の下部に
も設けられているため、ワイヤ用パッド９とボール用ラ
ンド１１との間は配線１２により接続されている。尚、
ボール用ランド１１と配線１２は、図示しないスルーホ
ールにより電気的に接続されている。
【００１１】ここで、ワイヤ用パッド９の内、特に電源
用として用いられるワイヤ用パッド（図中梨地を付して
示す。以下、これを電源用パッド９ａという）に注目す
る。同図に示す例では、４個の電源用パッド９ａが設け
られており、また各電源用パッド９ａに電源供給するた
めのボール用ランド１１（以下、これを電源用ランド１
１ａという）は基板４に１個のみ配設されている。よっ
て、従来の半導体装置１では、４個の電源用パッド９ａ
をそれぞれ基板４上に形成した電源用配線１２ａにより
電源用ランド１１ａと接続する必要がある。
用として用いられるワイヤ用パッド（図中梨地を付して
示す。以下、これを電源用パッド９ａという）に注目す
る。同図に示す例では、４個の電源用パッド９ａが設け
られており、また各電源用パッド９ａに電源供給するた
めのボール用ランド１１（以下、これを電源用ランド１
１ａという）は基板４に１個のみ配設されている。よっ
て、従来の半導体装置１では、４個の電源用パッド９ａ
をそれぞれ基板４上に形成した電源用配線１２ａにより
電源用ランド１１ａと接続する必要がある。
【００１２】しかしながら、半導体装置１の小型化・軽
量化及び高速化、高機能化に伴い、基板４に形成される
配線１２及びボール用ランド１１の配設ピッチが狭ピッ
チ化すると、電源用配線１２ａの線幅を太く確保できな
いことにより、電源用配線１２ａのインピーダンス及び
インダクタンスが増大し、半導体装置１の電気特性が低
下してしまうという問題点があった。この問題点は、第
１及び第２の半導体素子２，３の駆動周波数が高くなる
ほど大きな問題となる。
量化及び高速化、高機能化に伴い、基板４に形成される
配線１２及びボール用ランド１１の配設ピッチが狭ピッ
チ化すると、電源用配線１２ａの線幅を太く確保できな
いことにより、電源用配線１２ａのインピーダンス及び
インダクタンスが増大し、半導体装置１の電気特性が低
下してしまうという問題点があった。この問題点は、第
１及び第２の半導体素子２，３の駆動周波数が高くなる
ほど大きな問題となる。
【００１３】更に、一対の半田ボール６間には配線配置
数の制限がある。即ち、一対の半田ボール６間には3本
までの配線しか配設できない等の設計ルールがあり、こ
れにより基板４上で電源用配線１２ａの引き回し自体が
できない場合も生じる。図２において、破線で示す電源
用配線１２ｂは、この場合の配線を示している。このよ
うな場合には電源供給を適正に行なうことができず、ま
た電源接続するためには端子レイアウトを変更する必要
が生じてしまう。
数の制限がある。即ち、一対の半田ボール６間には3本
までの配線しか配設できない等の設計ルールがあり、こ
れにより基板４上で電源用配線１２ａの引き回し自体が
できない場合も生じる。図２において、破線で示す電源
用配線１２ｂは、この場合の配線を示している。このよ
うな場合には電源供給を適正に行なうことができず、ま
た電源接続するためには端子レイアウトを変更する必要
が生じてしまう。
【００１４】これを解決する方法としては、基板４を多
層積層配線基板として層間配線で引き回しを行なう構成
も考えられる。しかしながら、この構成では基板４のコ
ストが上昇してしまう。更に、基板４が厚くなり、半導
体装置１の小型化・低背化の要求に反してしまう。
層積層配線基板として層間配線で引き回しを行なう構成
も考えられる。しかしながら、この構成では基板４のコ
ストが上昇してしまう。更に、基板４が厚くなり、半導
体装置１の小型化・低背化の要求に反してしまう。
【００１５】本発明は上記の点に鑑みてなされたもので
あり、小型化・軽量化を図りつつ、かつ電気的特性の向
上を図り得る半導体装置を提供することを目的とする。
あり、小型化・軽量化を図りつつ、かつ電気的特性の向
上を図り得る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００１７】請求項１記載の発明は、半導体素子と、外
部接続端子と、前記半導体素子の電極パッドと前記外部
接続端子とを接続するインターポーザとを具備する半導
体装置において、前記半導体素子の表面にメタル層を形
成すると共に、前記電極パッド内の電源用パッドと前記
メタル層とを電気的に接続したことを特徴とするもので
ある。
部接続端子と、前記半導体素子の電極パッドと前記外部
接続端子とを接続するインターポーザとを具備する半導
体装置において、前記半導体素子の表面にメタル層を形
成すると共に、前記電極パッド内の電源用パッドと前記
メタル層とを電気的に接続したことを特徴とするもので
ある。
【００１８】また、請求項２記載の発明は、パッケージ
内に複数積層された半導体素子と、外部接続端子と、前
記半導体素子の電極パッドと前記外部接続端子とを接続
するインターポーザとを具備する半導体装置において、
少なくとも一つの前記半導体素子の表面にメタル層を形
成すると共に、前記電極パッド内の電源用パッドと前記
メタル層とを電気的に接続したことを特徴とするもので
ある。
内に複数積層された半導体素子と、外部接続端子と、前
記半導体素子の電極パッドと前記外部接続端子とを接続
するインターポーザとを具備する半導体装置において、
少なくとも一つの前記半導体素子の表面にメタル層を形
成すると共に、前記電極パッド内の電源用パッドと前記
メタル層とを電気的に接続したことを特徴とするもので
ある。
【００１９】上記の請求項１及び請求項２記載の発明に
よれば、半導体素子上にメタル層を形成すると共に、半
導体素子に形成されている電源用パッドと電気的に接続
する。これにより、メタル層を電源配線として用いるこ
とが可能となる。また、メタル層は半導体素子上に形成
されるため、その面積及びパターンを自由に選定するこ
とができる。よって、メタル層（電源配線）を広く形成
することによりインピーダンス，インダクタンスを低減
することが可能となり、電源のいわゆる揺らぎの発生を
抑制でき、半導体素子の動作の安定化を図ることができ
る。
よれば、半導体素子上にメタル層を形成すると共に、半
導体素子に形成されている電源用パッドと電気的に接続
する。これにより、メタル層を電源配線として用いるこ
とが可能となる。また、メタル層は半導体素子上に形成
されるため、その面積及びパターンを自由に選定するこ
とができる。よって、メタル層（電源配線）を広く形成
することによりインピーダンス，インダクタンスを低減
することが可能となり、電源のいわゆる揺らぎの発生を
抑制でき、半導体素子の動作の安定化を図ることができ
る。
【００２０】また、請求項３記載の発明は、請求項1ま
たは２記載の半導体装置において、前記メタル層は、前
記電源用パッド以外の電極パッドとは絶縁されているこ
とを特徴とするものである。
たは２記載の半導体装置において、前記メタル層は、前
記電源用パッド以外の電極パッドとは絶縁されているこ
とを特徴とするものである。
【００２１】上記の発明によれば、電源用パッド以外の
電極パッドとメタル層は絶縁されているため、メタル層
が電源用パッド以外の電極パッドと短絡するようなこと
はない。
電極パッドとメタル層は絶縁されているため、メタル層
が電源用パッド以外の電極パッドと短絡するようなこと
はない。
【００２２】また、請求項４記載の発明は、請求項1乃
至３のいずれか１項に記載の半導体装置において、前記
メタル層は、少なくとも前記半導体素子の表面積に対
し、その半分以上の面積を有するよう形成されているこ
とを特徴とするものである。
至３のいずれか１項に記載の半導体装置において、前記
メタル層は、少なくとも前記半導体素子の表面積に対
し、その半分以上の面積を有するよう形成されているこ
とを特徴とするものである。
【００２３】上記発明によれば、メタル層の面積は半導
体素子の表面積の半分以上、半導体素子の全表面積以下
となるため、半導体素子上に形成される通常の配線パタ
ーンに対して低インピーダンス，低インダクタンスとす
ることができる。
体素子の表面積の半分以上、半導体素子の全表面積以下
となるため、半導体素子上に形成される通常の配線パタ
ーンに対して低インピーダンス，低インダクタンスとす
ることができる。
【００２４】また、請求項５記載の発明は、請求項２乃
至４のいずれか１項に記載の半導体装置において、一の
半導体素子の前記メタル層上に、前記インターポーザ或
いは他の前記半導体素子と接続することにより、前記一
の半導体素子を支持する補強用パッドを形成したことを
特徴とするものである。
至４のいずれか１項に記載の半導体装置において、一の
半導体素子の前記メタル層上に、前記インターポーザ或
いは他の前記半導体素子と接続することにより、前記一
の半導体素子を支持する補強用パッドを形成したことを
特徴とするものである。
【００２５】上記発明によれば、補強用パッドを形成し
たことにより、半導体装置の低背化のために半導体素子
を薄くしても、これを確実にインターポーザ上或いは他
の半導体素子上に支持させることができる。また、補強
用パッドはメタル層（電源配線）上に形成されているた
め、補強用パッドは電源配線の電極としても用いること
ができる。この際、補強用パッドは広い面積を有したメ
タル層に形成されるため、その配設位置に対する自由度
が高く、よって半導体素子の支持に適した位置、或いは
電源電極を配置したい位置に補強用パッドを設けること
ができる。
たことにより、半導体装置の低背化のために半導体素子
を薄くしても、これを確実にインターポーザ上或いは他
の半導体素子上に支持させることができる。また、補強
用パッドはメタル層（電源配線）上に形成されているた
め、補強用パッドは電源配線の電極としても用いること
ができる。この際、補強用パッドは広い面積を有したメ
タル層に形成されるため、その配設位置に対する自由度
が高く、よって半導体素子の支持に適した位置、或いは
電源電極を配置したい位置に補強用パッドを設けること
ができる。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００２７】図３及び図４は、本発明の一実施例である
半導体装置２０Ａを示している。図３は半導体装置２０
Ａの断面図であり、図４はモールドレジン２５を取り除
いた状態の半導体装置２０Ａの平面図である。
半導体装置２０Ａを示している。図３は半導体装置２０
Ａの断面図であり、図４はモールドレジン２５を取り除
いた状態の半導体装置２０Ａの平面図である。
【００２８】本実施例に係る半導体装置２０Ａは、複数
（本実施例の場合には２個）の半導体素子２２，２３を
一つのモールドレジン２５内に積層した、Chip on Chip
構造のMCP型半導体装置である。この半導体装置２０Ａ
は、大略すると第１の半導体素子２２，第２の半導体素
子２３，基板２４，モールドレジン２５，半田ボール２
６、及び第１及び第２のメタル層３７，３８等により構
成されている。
（本実施例の場合には２個）の半導体素子２２，２３を
一つのモールドレジン２５内に積層した、Chip on Chip
構造のMCP型半導体装置である。この半導体装置２０Ａ
は、大略すると第１の半導体素子２２，第２の半導体素
子２３，基板２４，モールドレジン２５，半田ボール２
６、及び第１及び第２のメタル層３７，３８等により構
成されている。
【００２９】本実施例では、第１の半導体素子２２をア
ナログ素子とし、第２の半導体素子２３はデジタル素子
としている。即ち、本実施例に係る半導体装置２０Ａ
は、アナログ素子とデジタル素子を混載した構成とされ
ている。
ナログ素子とし、第２の半導体素子２３はデジタル素子
としている。即ち、本実施例に係る半導体装置２０Ａ
は、アナログ素子とデジタル素子を混載した構成とされ
ている。
【００３０】下部に位置する第１の半導体素子２２には
バンプ２７が形成されており、このバンプ２７は基板２
４に形成されたバンプ用パッド３０にフリップチップ接
合されている。この第１の半導体素子２２と基板２４と
の離間部分には、第１の半導体素子２２と基板２４との
熱膨張差に起因したバンプ２７の剥離を防止する目的等
により、アンダーフィル材３５が配設されている。尚、
バンプ２７としては、半田バンプ或いはスタッドバンプ
等を用いることが可能である。
バンプ２７が形成されており、このバンプ２７は基板２
４に形成されたバンプ用パッド３０にフリップチップ接
合されている。この第１の半導体素子２２と基板２４と
の離間部分には、第１の半導体素子２２と基板２４との
熱膨張差に起因したバンプ２７の剥離を防止する目的等
により、アンダーフィル材３５が配設されている。尚、
バンプ２７としては、半田バンプ或いはスタッドバンプ
等を用いることが可能である。
【００３１】一方、第２の半導体素子２３は第１の半導
体素子２２の上部に、ダイボンディング材３４を用いて
搭載されている。この第２の半導体素子２３に形成され
た素子電極パッド３３（図４参照）は、基板２４に形成
されたワイヤ用パッド２９（２９ａ）とワイヤ２８によ
り接続されている。
体素子２２の上部に、ダイボンディング材３４を用いて
搭載されている。この第２の半導体素子２３に形成され
た素子電極パッド３３（図４参照）は、基板２４に形成
されたワイヤ用パッド２９（２９ａ）とワイヤ２８によ
り接続されている。
【００３２】尚、上記のように本実施例においてアナロ
グ素子である第１の半導体素子２２を下部に配置し、上
部にデジタル素子である第２の半導体素子２３を配設し
たのは、下部位置する第１の半導体素子２２はバンプ２
７により基板２４と電気的に接続されるため、ワイヤ２
８に対して電気抵抗を低くすることができ、よって第１
の半導体素子２２の動作の安定化を図ることができるた
めである。
グ素子である第１の半導体素子２２を下部に配置し、上
部にデジタル素子である第２の半導体素子２３を配設し
たのは、下部位置する第１の半導体素子２２はバンプ２
７により基板２４と電気的に接続されるため、ワイヤ２
８に対して電気抵抗を低くすることができ、よって第１
の半導体素子２２の動作の安定化を図ることができるた
めである。
【００３３】半田ボール２６は外部接続端子となるもの
であり、基板２４の半導体素子搭載面と反対側面に形成
されたボール用ランド３１に配設されている。このボー
ル用ランド３１は、基板２４に形成された配線及びスル
ーホール等（図示せず）によりワイヤ用パッド２９，バ
ンプ用パッド３０に接続されている。
であり、基板２４の半導体素子搭載面と反対側面に形成
されたボール用ランド３１に配設されている。このボー
ル用ランド３１は、基板２４に形成された配線及びスル
ーホール等（図示せず）によりワイヤ用パッド２９，バ
ンプ用パッド３０に接続されている。
【００３４】基板２４は、ガラスーエポキシ製基板によ
り形成されている。尚、基板２４はガラスーエポキシ製
基板に限定されるものではなく、フレキシブル基板、セ
ラミック基板等の他の基板を用いることも可能である。
この基板２４は、第１及び第２の半導体素子２２，２３
と半田ボール２６とを電気的に接続するインターポーザ
として機能する。
り形成されている。尚、基板２４はガラスーエポキシ製
基板に限定されるものではなく、フレキシブル基板、セ
ラミック基板等の他の基板を用いることも可能である。
この基板２４は、第１及び第２の半導体素子２２，２３
と半田ボール２６とを電気的に接続するインターポーザ
として機能する。
【００３５】一方、モールドレジン２５は、基板２４の
半導体素子搭載面に形成される。このモールドレジン２
５は、第１及び第２の半導体素子２２，２３、ワイヤ２
８、ワイヤ用パッド２９等を封止することによりこれら
を保護する機能を奏する。
半導体素子搭載面に形成される。このモールドレジン２
５は、第１及び第２の半導体素子２２，２３、ワイヤ２
８、ワイヤ用パッド２９等を封止することによりこれら
を保護する機能を奏する。
【００３６】ここで、第１及び第２の半導体素子２２，
２３の回路形成面に注目する。第１の半導体素子２２
は、フェイスダウンにより基板２４にフリップチップ接
合されているため、回路形成面は図３における下面とな
る。また、第２の半導体素子２３はフェイスアップで第
１ワイヤ２８をワイヤボンディングされるため、回路形
成面は図３における上面となる。
２３の回路形成面に注目する。第１の半導体素子２２
は、フェイスダウンにより基板２４にフリップチップ接
合されているため、回路形成面は図３における下面とな
る。また、第２の半導体素子２３はフェイスアップで第
１ワイヤ２８をワイヤボンディングされるため、回路形
成面は図３における上面となる。
【００３７】この第１の半導体素子２２の回路形成面に
は第１のメタル層３７が形成され、また第２の半導体素
子２３の回路形成面には第２のメタル層３８が形成され
ている。この第１及び第２のメタル層３７，３８は、い
ずれも導電性の高い金属材料により形成されている。本
実施例では、メタル層３７，３８として銅膜により構成
されている。尚、メタル層３７，３８の材料は銅に限定
されものではなく、アルミニウム等の導電性の高い他の
金属材料を用いる構成としてもよい。
は第１のメタル層３７が形成され、また第２の半導体素
子２３の回路形成面には第２のメタル層３８が形成され
ている。この第１及び第２のメタル層３７，３８は、い
ずれも導電性の高い金属材料により形成されている。本
実施例では、メタル層３７，３８として銅膜により構成
されている。尚、メタル層３７，３８の材料は銅に限定
されものではなく、アルミニウム等の導電性の高い他の
金属材料を用いる構成としてもよい。
【００３８】図４に示されるように、本実施例では第２
のメタル層３８を第２の半導体素子２３の回路面の略全
面に形成されている（第２のメタル層３８を梨地で示し
ている）。また、図示されないが、第１のメタル層３７
も第１の半導体素子２２の回路面の略全面に形成されて
いる。
のメタル層３８を第２の半導体素子２３の回路面の略全
面に形成されている（第２のメタル層３８を梨地で示し
ている）。また、図示されないが、第１のメタル層３７
も第１の半導体素子２２の回路面の略全面に形成されて
いる。
【００３９】前記したように、各半導体素子２２，２３
の回路形成面には素子電極パッド３３及び電源用素子電
極パッド３３ａが形成されている。素子電極パッド３３
は信号用のパッドであり、電源用素子電極パッド３３ａ
は第２の半導体素子２３に対して電源供給を行なうため
のパッドである。
の回路形成面には素子電極パッド３３及び電源用素子電
極パッド３３ａが形成されている。素子電極パッド３３
は信号用のパッドであり、電源用素子電極パッド３３ａ
は第２の半導体素子２３に対して電源供給を行なうため
のパッドである。
【００４０】本実施例では、信号用の素子電極パッド３
３が形成される位置には、第２のメタル層３８に開口部
３９を形成し、素子電極パッド３３と第２のメタル層３
８が絶縁された構成とされている。これに対し、電源供
給を行なうための電源用素子電極パッド３３ａは、第２
のメタル層３８と電気的に接続された構成とされてい
る。
３が形成される位置には、第２のメタル層３８に開口部
３９を形成し、素子電極パッド３３と第２のメタル層３
８が絶縁された構成とされている。これに対し、電源供
給を行なうための電源用素子電極パッド３３ａは、第２
のメタル層３８と電気的に接続された構成とされてい
る。
【００４１】この構成とすることにより、電源用素子電
極パッド３３ａ以外の素子電極パッド３３と第２のメタ
ル層３８は絶縁されるため、第２のメタル層３８が素子
電極パッド３３と短絡し、第２の半導体素子２３に対す
る信号の授受に支障が生じるようなことはない。また、
第２のメタル層３８は電源用素子電極パッド３３ａと電
気的に接続されるため、第２のメタル層３８と電源用素
子電極パッド３３ａとは同電位となる。
極パッド３３ａ以外の素子電極パッド３３と第２のメタ
ル層３８は絶縁されるため、第２のメタル層３８が素子
電極パッド３３と短絡し、第２の半導体素子２３に対す
る信号の授受に支障が生じるようなことはない。また、
第２のメタル層３８は電源用素子電極パッド３３ａと電
気的に接続されるため、第２のメタル層３８と電源用素
子電極パッド３３ａとは同電位となる。
【００４２】更に、第２のメタル層３８と基板２４の電
源用パッド２９ａはワイヤ２８により接続され、また電
源用パッド２９ａは半導体装置２０Ａが実装される実装
基板の電源端子に接続される半田ボール２６に接続され
ている。よって、第２のメタル層３８は、電源電位（Vc
c）となる。
源用パッド２９ａはワイヤ２８により接続され、また電
源用パッド２９ａは半導体装置２０Ａが実装される実装
基板の電源端子に接続される半田ボール２６に接続され
ている。よって、第２のメタル層３８は、電源電位（Vc
c）となる。
【００４３】また、第１の半導体素子２２の回路形成面
に形成された第１のメタル層３７も、上記した第２のメ
タル層３８と同一の構成とされている。即ち、第１のメ
タル層３７は開口部が形成されることにより、第１の半
導体素子２２の素子電極パッドと絶縁された構成とされ
ている。
に形成された第１のメタル層３７も、上記した第２のメ
タル層３８と同一の構成とされている。即ち、第１のメ
タル層３７は開口部が形成されることにより、第１の半
導体素子２２の素子電極パッドと絶縁された構成とされ
ている。
【００４４】また、第１のメタル層３７は第１の半導体
素子２２の電源用素子電極パッドと接続されており、よ
って第１のメタル層３７と電源用素子電極パッドとは同
電位となる。更に、第１のメタル層３７と基板２４の電
源用パッドはバンプ２７により接続され、また電源用パ
ッドは実装基板の電源端子に接続される半田ボール２６
に接続されているため、第１のメタル層３７も電源電位
（Vcc）となる。
素子２２の電源用素子電極パッドと接続されており、よ
って第１のメタル層３７と電源用素子電極パッドとは同
電位となる。更に、第１のメタル層３７と基板２４の電
源用パッドはバンプ２７により接続され、また電源用パ
ッドは実装基板の電源端子に接続される半田ボール２６
に接続されているため、第１のメタル層３７も電源電位
（Vcc）となる。
【００４５】上記のように、本実施例に係る半導体装置
２０Ａは、半導体素子２２，２３上にメタル層３７，３
８を形成すると共に、半導体素子２２，２３に形成され
ている電源用素子電極パッド３３ａと電気的に接続した
構成としている。この構成とすることにより、メタル層
３７，３８を電源配線として用いることが可能となる。
また、メタル層３７，３８は半導体素子２２，２３の回
路形成面上に形成されるため、その面積及びパターンを
自由に選定することができる。よって、電源配線として
も機能するメタル層３７，３８の面積を広くすることも
容易にでき、インピーダンス，インダクタンスを低減す
ることができる。これにより、電源のいわゆる揺らぎの
発生を抑制することが可能となり、半導体装置２０Ａの
動作の安定化を図ることができる。
２０Ａは、半導体素子２２，２３上にメタル層３７，３
８を形成すると共に、半導体素子２２，２３に形成され
ている電源用素子電極パッド３３ａと電気的に接続した
構成としている。この構成とすることにより、メタル層
３７，３８を電源配線として用いることが可能となる。
また、メタル層３７，３８は半導体素子２２，２３の回
路形成面上に形成されるため、その面積及びパターンを
自由に選定することができる。よって、電源配線として
も機能するメタル層３７，３８の面積を広くすることも
容易にでき、インピーダンス，インダクタンスを低減す
ることができる。これにより、電源のいわゆる揺らぎの
発生を抑制することが可能となり、半導体装置２０Ａの
動作の安定化を図ることができる。
【００４６】ところで、上記した実施例ではメタル層３
７，３８を各半導体素子２２，２３の回路形成面の略全
面に形成した構成を示したが、メタル層３７，３８は必
ずしも全面に形成する必要はない。半導体素子２２，２
３の全面にメタル層３７，３８を形成すると、半導体装
置２０Ａを実装基板に実装するリフロー時に、半導体素
子２０Ａの表面とメタル層３７，３８との間で剥離が発
生するおそれがある。このような場合、メタル面積を少
なくするか、或いはメッシュパターンにする等で対応す
ることが可能である。
７，３８を各半導体素子２２，２３の回路形成面の略全
面に形成した構成を示したが、メタル層３７，３８は必
ずしも全面に形成する必要はない。半導体素子２２，２
３の全面にメタル層３７，３８を形成すると、半導体装
置２０Ａを実装基板に実装するリフロー時に、半導体素
子２０Ａの表面とメタル層３７，３８との間で剥離が発
生するおそれがある。このような場合、メタル面積を少
なくするか、或いはメッシュパターンにする等で対応す
ることが可能である。
【００４７】また、メタル層３７，３８の面積を小さく
するとこれに伴いインピーダンス，インダクタンスは上
昇し電気的な特性が低下する。そこで、メタル層３７，
３８の面積は、少なくとも半導体素子２２，２３の表面
積に対し、その半分以上の面積を有するよう形成する必
要がある。即ち、メタル層３７，３８の面積は、半導体
素子２２，２３の表面積の半分以上、半導体素子２２，
２３の全表面積以下とする必要がある。これにより、半
導体素子２２，２３上に形成される通常の配線パターン
に対し、低インピーダンス，低インダクタンスとするこ
とができ、電源特性の向上を図ることができる。
するとこれに伴いインピーダンス，インダクタンスは上
昇し電気的な特性が低下する。そこで、メタル層３７，
３８の面積は、少なくとも半導体素子２２，２３の表面
積に対し、その半分以上の面積を有するよう形成する必
要がある。即ち、メタル層３７，３８の面積は、半導体
素子２２，２３の表面積の半分以上、半導体素子２２，
２３の全表面積以下とする必要がある。これにより、半
導体素子２２，２３上に形成される通常の配線パターン
に対し、低インピーダンス，低インダクタンスとするこ
とができ、電源特性の向上を図ることができる。
【００４８】更に、本実施例では半導体素子２２，２３
の回路面が比較的広い面積を有したメタル層３７，３８
で覆われるため、このメタル層３７，３８がシールド膜
としても機能する。よって、半導体装置２０Ａに電磁的
な外乱が侵入しても、これはメタル層３７，３８で遮断
されるため、半導体素子２２，２３の安定した動作を担
保することができる。
の回路面が比較的広い面積を有したメタル層３７，３８
で覆われるため、このメタル層３７，３８がシールド膜
としても機能する。よって、半導体装置２０Ａに電磁的
な外乱が侵入しても、これはメタル層３７，３８で遮断
されるため、半導体素子２２，２３の安定した動作を担
保することができる。
【００４９】続いて、本発明の第２実施例について説明
する。図５及び図６は、第２実施例である半導体装置２
０Ｂを示している。図５は半導体装置２０Ｂの断面図で
あり、図６は半導体装置２０Ｂを構成する基板２４の平
面図である。尚、図５及び図６において、先に図３及び
図４を用いて説明した第１実施例である半導体装置２０
Ａと同一構成については、同一符号を付してその説明を
省略する。また、図６ではバンプ用パッド３０の図示は
省略している本実施例は、基板２４と対向する第１の半
導体素子２２の第１のメタル層３７に、補強用バンプ４
０を形成したことを特徴とするものである。この補強用
バンプ４０は、他のバンプ２７と同様に半田バンプ或い
はスタッドバンプにより構成されている。
する。図５及び図６は、第２実施例である半導体装置２
０Ｂを示している。図５は半導体装置２０Ｂの断面図で
あり、図６は半導体装置２０Ｂを構成する基板２４の平
面図である。尚、図５及び図６において、先に図３及び
図４を用いて説明した第１実施例である半導体装置２０
Ａと同一構成については、同一符号を付してその説明を
省略する。また、図６ではバンプ用パッド３０の図示は
省略している本実施例は、基板２４と対向する第１の半
導体素子２２の第１のメタル層３７に、補強用バンプ４
０を形成したことを特徴とするものである。この補強用
バンプ４０は、他のバンプ２７と同様に半田バンプ或い
はスタッドバンプにより構成されている。
【００５０】補強用バンプ４０は、バンプ２７の配設位
置とは異なる位置に配設されている。具体的には、第１
の半導体素子２２は平面視した状態で長方形形状とされ
ているが、バンプ２７はその短辺に沿って配設されてい
るが、補強用バンプ４０は長辺に沿って形成されてい
る。このため基板２４においても、補強用バンプ４０が
接続される補強用パッド３０ａは、図６に示されるよう
に長辺側に沿って形成されている。
置とは異なる位置に配設されている。具体的には、第１
の半導体素子２２は平面視した状態で長方形形状とされ
ているが、バンプ２７はその短辺に沿って配設されてい
るが、補強用バンプ４０は長辺に沿って形成されてい
る。このため基板２４においても、補強用バンプ４０が
接続される補強用パッド３０ａは、図６に示されるよう
に長辺側に沿って形成されている。
【００５１】更に、補強用バンプ４０は、第１の半導体
素子２２に設けられた第１のメタル層３７上に形成され
ている。即ち、第１のメタル層３７と補強用バンプ４０
は電気的に接続された構成とされている。
素子２２に設けられた第１のメタル層３７上に形成され
ている。即ち、第１のメタル層３７と補強用バンプ４０
は電気的に接続された構成とされている。
【００５２】前記したように、第１のメタル層３７は電
源配線としても機能する構成とされている。従って、補
強用バンプ４０は、この電源配線として機能する第１の
メタル層３７の基板２４と接続する接続端子として機能
する。
源配線としても機能する構成とされている。従って、補
強用バンプ４０は、この電源配線として機能する第１の
メタル層３７の基板２４と接続する接続端子として機能
する。
【００５３】また、この補強用バンプ４０を設けること
により、基板２４に電源用の配線３２を形成する際の自
由度を向上させることができる。具体的には、図６に示
すように電源用ランド３１ａから複数の電源用パッド２
９ａ，２９ｂに配線を引き回そうとした場合、電源用パ
ッド２９ａと電源用ランド３１ａは配線３２で接続でき
るが、電源用パッド２９ｂについては電源用ランド３１
ａから離間しているため、他の配線（図示せず）及びボ
ール用ランド３１の関係もあり、直接配線３２を形成す
ることができない。
により、基板２４に電源用の配線３２を形成する際の自
由度を向上させることができる。具体的には、図６に示
すように電源用ランド３１ａから複数の電源用パッド２
９ａ，２９ｂに配線を引き回そうとした場合、電源用パ
ッド２９ａと電源用ランド３１ａは配線３２で接続でき
るが、電源用パッド２９ｂについては電源用ランド３１
ａから離間しているため、他の配線（図示せず）及びボ
ール用ランド３１の関係もあり、直接配線３２を形成す
ることができない。
【００５４】しかしながら、第１のメタル層３７の電源
用パッド２９ｂに対向する位置に補強用バンプ４０を形
成すると共に、この補強用バンプ４０を電源用パッド２
９ｂに接続し、かつ他の電源用パッド２９ａにも第１の
メタル層３７に設けられた補強用バンプ４０を接続する
ことにより、電源用パッド２９ｂは電源用ランド３１ａ
と第１のメタル層３７を介して接続することが可能とな
る。よって、補強用バンプ４０を設けることにより、基
板２４に電源用の配線３２を形成する際の設計の自由度
を向上させることが可能となる。
用パッド２９ｂに対向する位置に補強用バンプ４０を形
成すると共に、この補強用バンプ４０を電源用パッド２
９ｂに接続し、かつ他の電源用パッド２９ａにも第１の
メタル層３７に設けられた補強用バンプ４０を接続する
ことにより、電源用パッド２９ｂは電源用ランド３１ａ
と第１のメタル層３７を介して接続することが可能とな
る。よって、補強用バンプ４０を設けることにより、基
板２４に電源用の配線３２を形成する際の設計の自由度
を向上させることが可能となる。
【００５５】この際、補強用バンプ４０は広い面積を有
した第１のメタル層３７に形成されるため、その配設位
置に対する自由度が高く、よって各半導体素子２２，２
３の支持に適した位置、或いは電源電極を配置したい位
置に補強用バンプ４０を設けることができる。
した第１のメタル層３７に形成されるため、その配設位
置に対する自由度が高く、よって各半導体素子２２，２
３の支持に適した位置、或いは電源電極を配置したい位
置に補強用バンプ４０を設けることができる。
【００５６】また、補強用バンプ４０は基板２４にフリ
ップチップ接合されるため、電気特性の観点とは別に、
バランスよく補強用バンプ４０を形成することにより、
補強用バンプ４０は第１の半導体素子２２を支持する機
能を奏し、第１の半導体素子２２の基板２４に対する実
装性を高めることが可能となる。
ップチップ接合されるため、電気特性の観点とは別に、
バランスよく補強用バンプ４０を形成することにより、
補強用バンプ４０は第１の半導体素子２２を支持する機
能を奏し、第１の半導体素子２２の基板２４に対する実
装性を高めることが可能となる。
【００５７】よって、例えば半導体装置２０Ｂの低背化
のために半導体素子２２，２３を薄くしても、これを確
実に基板２４上に支持させることができる。尚、この機
能のみで補強用バンプ４０を用いる場合には、基板２４
の補強用パッド３０ａは、必ずしもハンダボール２６と
接続されていている必要はない。
のために半導体素子２２，２３を薄くしても、これを確
実に基板２４上に支持させることができる。尚、この機
能のみで補強用バンプ４０を用いる場合には、基板２４
の補強用パッド３０ａは、必ずしもハンダボール２６と
接続されていている必要はない。
【００５８】続いて、図７乃至図１１を参照し、本発明
の第３乃至第７実施例について説明する。尚、図７乃至
図１１において、図３乃至図６に図示された構成と同一
構成については、同一符号を付してその説明を省略する
ものとする。
の第３乃至第７実施例について説明する。尚、図７乃至
図１１において、図３乃至図６に図示された構成と同一
構成については、同一符号を付してその説明を省略する
ものとする。
【００５９】図７は、本発明の第３実施例である半導体
装置２０Ｃを示している。前記した第１及び第２実施例
に係る半導体装置２０Ａ，２０Ｂでは、第１の半導体素
子２２を基板２４にバンプ２７等を用いてフリップチッ
プ接合し、第２の半導体素子２３を基板２４にワイヤ２
８を用いてワイヤ接続した構成とした。
装置２０Ｃを示している。前記した第１及び第２実施例
に係る半導体装置２０Ａ，２０Ｂでは、第１の半導体素
子２２を基板２４にバンプ２７等を用いてフリップチッ
プ接合し、第２の半導体素子２３を基板２４にワイヤ２
８を用いてワイヤ接続した構成とした。
【００６０】これに対し、本実施例では、第２の半導体
素子２３を基板２４に第１ワイヤ２８を用いてワイヤ接
続する構成は同一であるが、第１の半導体素子２２を基
板２４に接続する手段としても第２ワイヤ３６を用い、
ワイヤ接続したことを特徴とするものである。
素子２３を基板２４に第１ワイヤ２８を用いてワイヤ接
続する構成は同一であるが、第１の半導体素子２２を基
板２４に接続する手段としても第２ワイヤ３６を用い、
ワイヤ接続したことを特徴とするものである。
【００６１】電源の安定性については、前記した各実施
例のように、配線長の短いフリップチップ接合を用いた
方が有利ではあるが、搭載する半導体素子２２，２３の
組み合わせによっては、ワイヤボンディング接合でも電
気特性上問題ないケースも考えられる。コストや組立性
などを考慮して、ワイヤボンディング接合でも問題ない
場合は、本実施例の適用が有利である。
例のように、配線長の短いフリップチップ接合を用いた
方が有利ではあるが、搭載する半導体素子２２，２３の
組み合わせによっては、ワイヤボンディング接合でも電
気特性上問題ないケースも考えられる。コストや組立性
などを考慮して、ワイヤボンディング接合でも問題ない
場合は、本実施例の適用が有利である。
【００６２】図８は、本発明の第４実施例である半導体
装置２０Ｄを示している。本実施例に係る半導体装置２
０Ｄは、半導体素子２２，２３間を直接第１ワイヤ２８
及び第２ワイヤ３６でワイヤボンディング接合したこと
を特徴とするものである。この構成の半導体装置２０Ｄ
では、第１の半導体素子２２と第２の半導体素子２３の
電源が直接接続されるため、2つの半導体素子２２，２
３間での電源の揺らぎを抑制することができる。
装置２０Ｄを示している。本実施例に係る半導体装置２
０Ｄは、半導体素子２２，２３間を直接第１ワイヤ２８
及び第２ワイヤ３６でワイヤボンディング接合したこと
を特徴とするものである。この構成の半導体装置２０Ｄ
では、第１の半導体素子２２と第２の半導体素子２３の
電源が直接接続されるため、2つの半導体素子２２，２
３間での電源の揺らぎを抑制することができる。
【００６３】図９は、本発明の第５実施例である半導体
装置２０Ｅを示している。本実施例に係る半導体装置２
０Ｅは、第１の半導体素子２２を基板２４に第１ワイヤ
２８を用いてワイヤ接続すると共に、第２の半導体素子
２３を第１の半導体素子２２にバンプ４１を用いてフリ
ップチップ接合したことを特徴とするものである。本実
施例によれば、第１の半導体素子２２と第２の半導体素
子２３の接続距離を短くすることができるため、2つの
半導体素子２２，２３間での電源の揺らぎを抑制するこ
とができる。
装置２０Ｅを示している。本実施例に係る半導体装置２
０Ｅは、第１の半導体素子２２を基板２４に第１ワイヤ
２８を用いてワイヤ接続すると共に、第２の半導体素子
２３を第１の半導体素子２２にバンプ４１を用いてフリ
ップチップ接合したことを特徴とするものである。本実
施例によれば、第１の半導体素子２２と第２の半導体素
子２３の接続距離を短くすることができるため、2つの
半導体素子２２，２３間での電源の揺らぎを抑制するこ
とができる。
【００６４】図１０及び図１１は、本発明の第６実施例
及び第７実施例である半導体装置２０Ｆ，２０Ｇを示し
ている。前記した各実施例に係る半導体装置２０Ａ〜２
０Ｅは、第１及び第２の半導体装置２２，２３を積層し
た、いわゆるスタッグタイプの装置を例に挙げて説明し
た。しかしながら、本発明の適用はスタッグタイプの装
置に限定されるものではなく、１個の半導体素子２２の
みを配設した半導体装置にも適用することができるもの
である。
及び第７実施例である半導体装置２０Ｆ，２０Ｇを示し
ている。前記した各実施例に係る半導体装置２０Ａ〜２
０Ｅは、第１及び第２の半導体装置２２，２３を積層し
た、いわゆるスタッグタイプの装置を例に挙げて説明し
た。しかしながら、本発明の適用はスタッグタイプの装
置に限定されるものではなく、１個の半導体素子２２の
みを配設した半導体装置にも適用することができるもの
である。
【００６５】図１０に示す半導体装置２０Ｆは、第１の
メタル層３７を有した半導体素子２２を基板２４に対し
バンプ２７を用いてフリップチップ接合した構成のもの
である。また、図１１に示す半導体装置２０Ｇは、第１
のメタル層３７を有した半導体素子２２を基板２４に対
しワイヤ２８を用いてワイヤ接合した構成のものであ
る。このように、半導体素子の配設数に拘束されること
なく、本願発明を適用することが可能である。
メタル層３７を有した半導体素子２２を基板２４に対し
バンプ２７を用いてフリップチップ接合した構成のもの
である。また、図１１に示す半導体装置２０Ｇは、第１
のメタル層３７を有した半導体素子２２を基板２４に対
しワイヤ２８を用いてワイヤ接合した構成のものであ
る。このように、半導体素子の配設数に拘束されること
なく、本願発明を適用することが可能である。
【００６６】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
種々の効果を実現することができる。
【００６７】請求項１及び請求項２記載の発明によれ
ば、メタル層を電源配線として用いることができると共
に、メタル層は半導体素子上に形成されるためその面積
及びパターンを自由に選定することができる。このた
め、メタル層のインピーダンス，インダクタンスを低減
することが可能となり、電源のいわゆる揺らぎの発生を
抑制でき、半導体素子の動作の安定化を図ることができ
る。
ば、メタル層を電源配線として用いることができると共
に、メタル層は半導体素子上に形成されるためその面積
及びパターンを自由に選定することができる。このた
め、メタル層のインピーダンス，インダクタンスを低減
することが可能となり、電源のいわゆる揺らぎの発生を
抑制でき、半導体素子の動作の安定化を図ることができ
る。
【００６８】また、請求項３記載の発明によれば、電源
用パッド以外の電極パッドとメタル層は絶縁されている
ため、メタル層が電源用パッド以外の電極パッドと短絡
することを防止でき、半導体装置の信頼性を向上させる
ことができる。
用パッド以外の電極パッドとメタル層は絶縁されている
ため、メタル層が電源用パッド以外の電極パッドと短絡
することを防止でき、半導体装置の信頼性を向上させる
ことができる。
【００６９】また、請求項４記載の発明によれば、メタ
ル層の面積は半導体素子の表面積の半分以上、半導体素
子の全表面積以下となるため、半導体素子上に形成され
る通常の配線パターンに対して低インピーダンス，低イ
ンダクタンスとすることができ、電源の安定化を図るこ
とができる。
ル層の面積は半導体素子の表面積の半分以上、半導体素
子の全表面積以下となるため、半導体素子上に形成され
る通常の配線パターンに対して低インピーダンス，低イ
ンダクタンスとすることができ、電源の安定化を図るこ
とができる。
【００７０】また、請求項５記載の発明によれば、補強
用パッドを形成したことにより、半導体装置の低背化の
ために半導体素子を薄くしても、これを確実にインター
ポーザ上或いは他の半導体素子上に支持させることがで
きる。また、補強用パッドはメタル層（電源配線）上に
形成されているため、補強用パッドは電源配線の電極と
しても用いることができる。この際、補強用パッドは広
い面積を有したメタル層に形成されるため、その配設位
置に対する自由度が高く、よって半導体素子の支持に適
した位置、或いは電源電極を配置したい位置に補強用パ
ッドを設けることができる。
用パッドを形成したことにより、半導体装置の低背化の
ために半導体素子を薄くしても、これを確実にインター
ポーザ上或いは他の半導体素子上に支持させることがで
きる。また、補強用パッドはメタル層（電源配線）上に
形成されているため、補強用パッドは電源配線の電極と
しても用いることができる。この際、補強用パッドは広
い面積を有したメタル層に形成されるため、その配設位
置に対する自由度が高く、よって半導体素子の支持に適
した位置、或いは電源電極を配置したい位置に補強用パ
ッドを設けることができる。
【図１】従来の一例である半導体装置の断面図である。
【図２】従来の一例である半導体装置に配設される基板
を示す平面図である。
を示す平面図である。
【図３】本発明の第１実施例である半導体装置の断面図
である。
である。
【図４】本発明の第１実施例である半導体装置のモール
ドレジンを取り除いた状態の平面図である。
ドレジンを取り除いた状態の平面図である。
【図５】本発明の第２実施例である半導体装置の断面図
である。
である。
【図６】本発明の第２実施例である半導体装置に配設さ
れる基板を示す平面図である。
れる基板を示す平面図である。
【図７】本発明の第３実施例である半導体装置の断面図
である。
である。
【図８】本発明の第４実施例である半導体装置の断面図
である。
である。
【図９】本発明の第５実施例である半導体装置の断面図
である。
である。
【図１０】本発明の第６実施例である半導体装置の断面
図である。
図である。
【図１１】本発明の第７実施例である半導体装置の断面
図である。
図である。
２０Ａ〜２０Ｇ 半導体装置
２２ 第１の半導体素子
２３ 第２の半導体素子
２４ 基板
２５ モールドレジン
２６ 半田ボール
２７，４１ バンプ
２８ ワイヤ（第１ワイヤ）
２９ ワイヤ用パッド
２９ａ，２９ｂ 電源用パッド
３０ バンプ用パッド
３０ａ 補強用パッド
３１ ボール用ランド
３１ａ 電源用ランド
３３ 素子電極パッド
３３ａ 電源用素子電極パッド
３６ 第２ワイヤ
３７ 第１のメタル層
３８ 第２のメタル層
４０ 補強用バンプ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/18
(72)発明者 高島 晃
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Claims (5)
- 【請求項１】 半導体素子と、 外部接続端子と、 前記半導体素子の電極パッドと、前記外部接続端子とを
接続するインターポーザとを具備する半導体装置におい
て、 前記半導体素子の表面にメタル層を形成すると共に、前
記電極パッド内の電源用パッドと前記メタル層とを電気
的に接続したことを特徴とする半導体装置。 - 【請求項２】 パッケージ内に複数積層された半導体素
子と、 外部接続端子と、 前記半導体素子の電極パッドと、前記外部接続端子とを
接続するインターポーザとを具備する半導体装置におい
て、 少なくとも一つの前記半導体素子の表面にメタル層を形
成すると共に、前記電極パッド内の電源用パッドと前記
メタル層とを電気的に接続したことを特徴とする半導体
装置。 - 【請求項３】 請求項1または２記載の半導体装置にお
いて、 前記メタル層は、前記電源用パッド以外の電極パッドと
は絶縁されていることを特徴とする半導体装置。 - 【請求項４】 請求項1乃至３のいずれか１項に記載の
半導体装置において、 前記メタル層は、少なくとも前記半導体素子の表面積に
対し、その半分以上の面積を有するよう形成されている
ことを特徴とする半導体装置。 - 【請求項５】 請求項２乃至４のいずれか１項に記載の
半導体装置において、 一の半導体素子の前記メタル層上に、前記インターポー
ザ或いは他の前記半導体素子と接続することにより、前
記一の半導体素子を支持する補強用パッドを形成したこ
とを特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258712A JP4854148B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258712A JP4854148B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003068974A true JP2003068974A (ja) | 2003-03-07 |
| JP4854148B2 JP4854148B2 (ja) | 2012-01-18 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258712A Expired - Fee Related JP4854148B2 (ja) | 2001-08-28 | 2001-08-28 | 半導体装置 |
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-
2001
- 2001-08-28 JP JP2001258712A patent/JP4854148B2/ja not_active Expired - Fee Related
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