JP2000150699A - 半導体装置 - Google Patents

半導体装置

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昌義 平田
Yasuhiro Suzuki
康弘 鈴木
Tetsuya Hiraoka
哲也 平岡
Mitsutaka Sato
光孝 佐藤
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Fujitsu Ltd
NEC Corp
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Toshiba Corp
Fujitsu Ltd
NEC Corp
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Abstract

(57)【要約】 【課題】 バンプ電極の実装基板に対する電気的接続の
信頼性の高い半導体装置を提供する。 【解決手段】 領域ＡＣＴ内において、ＳＲＡＭチップ
１０１のボンディングパッドとＦＬＡＳＨメモリチップ
１０２のボンディングパッドと電気的に接続されている
金属ボール１０６は、例えば格子形状に５６個形成され
ている。そして、この金属ボール１０６の設けられるピ
ッチは、周期的な間隔Ｐであり、例えば０.８mmとなっ
ている。そして、格子状形状の４隅及び中央の４個の部
分には、金属ボール１０６を設けていない。格子状形状
の４隅に金属ボール１０６を設けない構造は、半導体装
置１を金属ボール１０６のバンプ電極を介して実装基板
へ実装した後、急激な周囲温度の変化を繰り返す温度サ
イクル試験、及び所定の衝撃力を与える衝撃試験の結果
に基づく処理である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に接続端子を行列状に配置した半導体装置に係わるも
のである。
【０００２】
【従来の技術】近年、電子機器の機能の高度化及び電子
機器の携帯化に伴い、半導体装置の実装基板上における
高密度な実装が要求されている。そのため、実装基板上
における半導体装置の実装の高密度化に伴い、半導体装
置の一つとして半導体チップが固定（マウント）された
基板の裏面にハンダボールなどのバンプ電極Ｃ，Ｄを図
１０に示す様に整列配置したＢＧＡ型半導体装置が用い
られている。図１０は、実装基板に実装されるＢＧＡ型
半導体装置の裏面を示す図である。
【０００３】ここで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａ
ｒｒａｙ）型半導体装置のパッケージ（以下、ＢＧＡパ
ッケージと記す）の大きさは、半導体チップとほぼ同程
度の大きさで、チップサイズパッケージ（ＣＳＰ）と呼
ばれている。ＢＧＡパッケージは、いろいろな用途に用
いられており、例えば、マイクロコンピュータやＡＳＩ
Ｃ（特定用途向け集積回路）等のロジックＬＳＩ（大規
模集積回路）にも用いられている。これらロジックＬＳ
Ｉは、品種毎に機能が異なり、外部接続端子の数やその
機能もまちまちである。
【０００４】さらに、外部接続端子の数は、数百個にお
よぶこともあるので、ＢＧＡパッケージの外周部に沿っ
て多数の金属ポールが配置されている。このように、ロ
ジックＬＳＩは、品種毎に外部接続端子の互換性を考慮
することなく、自にピン配置を設計することができる。
これに対して、メモリ製品などの汎用製品では、品種毎
にあまり機能の差がないので、ピン配置を予め決めてお
くことで、どこのメーカのメモリ製品であっても、また
は記憶容量の異なる製品であっても実装基板に搭載する
ことができる。
【０００５】また、メモリ容量が増加して、アドレス線
やデータ線の数が増えても、容量増加を見越したピン配
置としておくことで、ピン配置を変更することなく、同
一のパッケージに搭載することができる。また、これら
のピンをパッケージの中央付近に格子状のグリツドに配
置しておくことで、アドレス線やデータ線の数が増えて
も、その外周にグリッドを追加することで、それまでの
ピン配置を維持したまま、追加することができる。この
ように、ロジックＬＳＩと汎用製品とでは、ＩＣのピン
配置の仕方に違いがある。
【０００６】
【発明が解決しようとする課題】しかしながら、図１０
におけるＢＧＡ型半導体装置の裏面に整列配置した４隅
部分のバンプ電極Ｃは、周囲の温度変化により、実装基
板と基板との熱膨張率の違いにより、基板の内方と外方
との間に、他の部分のバンプ電極Ｄと比較して大きな熱
応力が働く。この結果、実装基板と基板とを接続するバ
ンプ電極Ｃの接続部分は、この熱応力によるストレスで
機械的及び電気的な接続不良を起こす。
【０００７】また、図１０におけるＢＧＡ型半導体装置
の裏面に整列配置した４隅部分のバンプ電極Ｃは、半導
体装置に対して落下や衝突などによる衝撃が加わった場
合のストレスも、他の部分のバンプ電極Ｄと比較して大
きな衝撃力が働く。この結果、実装基板と基板とを接続
するバンプ電極の接続部分は、この衝撃力によるストレ
スで機械的及び電気的な接続不良を起こす。
【０００８】このような問題を解決するため、特公平３
―３８７３７号公報（以下、従来例１には、４隅のバン
プ電極Ｃを補強用電極とした例が記載されており、また
は実開平１―１６８８６号公報（以下、従来例２）に
は、最外周に位置するバンブ電極Ｃ、Ｄを全て補強用電
極として使用した例が開示されている。しかしながら、
従来例１では、補強用バンプ電極を設けてはいるもの
の、４隅に配置しているため、上述のように補強用バン
プ電極にストレスが集中しやすく、はがれやすい。この
ため、補強の役割を果たしにくいという問題がある。
【０００９】また、従来例２では、外周部に補強用バン
プ電極を設けると、補強強度は向上する。しかし、補強
用バンプ電極の内部に位置する電極を外部に接続するた
めには、補強用バンブ電極の間に多くの配線を通す必要
がある。電極間に通す配線の数が増えると、その配線の
幅を狭くしなければならない。配線の幅が狭くなると、
抵抗が増大するなど電気的な特性が劣化するとともに、
通常の製造プロセスや基板材料では、配線が断線しやす
くなる。配線の幅を狭くするには、微細加工が可能なプ
ロセスや基板材料を用いなければならず、製造コストが
上がってしまう。
【００１０】さらに、外周部全てに補強用バンプ電極を
設けると、補強用のボールの数が増えてしまい、コスト
アップになる。また、行列状に配置したボールのうち、
中央付近にもバンブ電極を設けると、前述のとおり、引
き出し用の配線を引き出しにくくしてしまう。また、こ
の部分に補強用バンプ電極を設けても、この部分にはス
トレスがあまり生じないので、補強効果が少ない。その
割には、バンプ電極の数が増えてしまい、コストアップ
になってしまう。
【００１１】本発明はこのような背景の下になされたも
ので、バンプ電極の実装基板に対する電気的接続の信頼
性の高い半導体装置を提供する事にある。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
基材の一方の面側にＩＣチップを設け、他方の面側に設
けられた複数の接続端子を前記基材に設けられた電気的
接続手段を介して前記ＩＣチップに電気的に接続してな
る半導体装置において、前記接続端子は全体として行列
状をなすとともに、該行列の輪郭に沿う矩形の偶角を除
く位置に配置されたことを特徴とする。
【００１３】請求項２記載の発明は、基材の一方の面側
にＩＣチップを設け、他方の面側に設けられた複数の接
続端子を前記ＩＣチップに電気的に接続してなる半導体
装置において、前記接続端子を行列状に配置するととも
に、行列の輪郭に沿う矩形の外側に他の接続端子を配置
したことを特徴とする。
【００１４】請求項３記載の発明は、請求項１記載の半
導体装置において、前記行列の輪郭に沿う矩形の外側に
他の接続端子を配置したことを特徴とする。請求項４記
載の発明は、請求項１ないし請求項３のいずれかに記載
の半導体装置において、前記接続端子が、前記半導体装
置が取り付けられる基板に電気的および機械的に接続さ
れる導電材からなることを特徴とする。
【００１５】請求項５記載の発明は、請求項４に記載の
半導体装置において、前記導電材は、ハンダまたは錫合
金からなることを特徴とする。請求項６記載の発明は、
請求項１ないし請求項３に記載の半導体装置において、
前記他の接続端子は非導電材からなることを特徴とす
る。
【００１６】請求項７に記載の発明は、請求項４または
請求項５に記載の半導体装置において、前記接続端子が
球状をなし、該球の一部が前記基材の他方の面から突出
していることを特徴とする。請求項８記載の発明は、請
求項１ないし請求項７のいずれかに記載の半導体装置に
おいて、前記接続端子の一部が前記ＩＣチップに電気的
に接続されていないことを特徴とする。
【００１７】請求項９記載の発明は、請求項２または請
求項３に記載の半導体装置において、前記他の接続端子
が、前記行列の行方向または列方向の少なくとも一方に
沿う外側の位置に配置されたことを特徴とする。請求項
１０記載の発明は、請求項１ないし請求項９のいずれか
に記載の半導体装置において、前記行列の中央に前記接
続端子が配置されていないことを特徴とする。
【００１８】請求項１１記載の発明は、請求項１ないし
請求項１０のいずれかに記載の半導体装置において、前
記行列状をなす接続端子は一定のピッチＰで配置された
ことを特徴とする。請求項１２記載の発明は、請求項１
ないし請求項１１のいずれかに記載の半導体装置におい
て、前記他の接続端子相互のピッチが前記ピッチＰの整
数倍または整数分の一に設定されたことを特徴とする。
【００１９】請求項１３記載の発明は、請求項１ないし
請求項１２のいずれかに記載の半導体装置において、前
記行列状をなす接続端子と他の接続端子との行方向もし
くは列方向への間隔が前記ピッチＰの整数倍または整数
分の一に設定されたことを特徴とする。請求項１４記載
の発明は、請求項２ないし請求項１３のいずれかに記載
の半導体装置において、前記他の接続端子の少なくとも
一部が前記ＩＣチップに電気的に接続されたことを特徴
とする。
【００２０】請求項１５記載の発明は、請求項２ないし
請求項１４のいずれかに記載の半導体装置において、前
記他の接続端子の少なくとも一部がインデックス端子で
あることを特徴とする。請求項１６記載の発明は、請求
項１ないし請求項１５のいずれかに記載の半導体装置に
おいて、前記基材内に設けられた導体を介して前記行列
状の接続端子と前記ＩＣチップとが電気的に接続された
ことを特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置１の構造を示す概念図である。この半導
体装置１は、スタックＭＣＰ（Ｍｕｌｔｉ-Ｃｈｉｐ-Ｐ
ａｃｋａｇｅ）により、ＦＬＡＳＨメモリチップとＳＲ
ＡＭ（Ｓｔａｔｉｃ-Ｒａｎｄｏｍ-Ａｃｃｅｓｓ-Ｍｅ
ｍｏｒｙ）チップとが基材１００上面で重ね合わされて
ワンパッケージ化されている例をもとに説明するが、こ
れに限定されるものではなく、１つの半導体チップを搭
載したものでも良い。図１（ａ）は半導体装置１のパッ
ケージ内を上面から見た平面図であり、図１（ｂ）はＡ
−Ａ’による断面図を示している。
【００２２】図において、１０１はＳＲＡＭチップであ
り、上面側にＦＬＡＳＨメモリチップ１０２が設置され
ている。この重ね合わせの上下関係は、チップサイズが
大きい方のチップが下部に来る様になっていればよい。
このように重ね合わせることで、半導体装置１のサイズ
を大幅に削減できる。例えば、従来のＴＳＯＰ（Ｔｈｉ
ｎ-Ｓｍａｌｌ-Ｏｕｔ-ｌｉｎｅ-Ｐａｃｋａｇｅ）のＳ
ＲＡＭチップ及びＦＬＡＳＨメモリをそれぞれ１個づつ
使用した場合の３割の実装面積となる。
【００２３】また、ＳＲＡＭチップ１０１とＦＬＡＳＨ
メモリチップ１０２とは、重なり合う部分における互い
のボンディングパッド１０１Ｂ、１０２Ｂとの大半が同
一信号となるように設計されている。すなわち、ＳＲＡ
Ｍチップ１０１のボンディングパッド１０１ＡとＦＬＡ
ＳＨメモリチップ１０２のボンディングパッド１０２Ａ
とは、ピン配置及び配線の最適化のため、アドレス信号
やデータ信号を入出力するパッドはほぼ同位置になるよ
うに配置され、ＲＥＳＥＴ信号や、チップイネーブル
（ＣＥ）信号などの制御用信号にパッドは、それぞれ別
のパッドに接続できるよう配置している。
【００２４】１０３は金、銅またはアルミニウム等の導
体で形成されたボンディングワイヤであり、ボンディン
グパッド１０２Ａと基材１００表面のボンディングパッ
ド１００Ｂとを電気的に接続している。１０４は金、銅
またはアルミニウム等の導体で形成されたボンディング
ワイヤであり、ボンディングパッド１０１Ａと基材１０
０表面のボンディングパッド１００Ａとを電気的に接続
している。また、ボンディングパッド１００Ａとボンデ
ィングパッド１００Ｂとは、基材１００上の上面側に形
成された導体（銅、またはニッケルメッキ、錫メッキ、
金メッキのいずれかをメッキしたもの、または銅に前記
メッキを層状に組み合わせたもの等）の配線１０５を介
して接続されている。
【００２５】１０６は金属ボールであり、配線１０５と
電気的に接続され、図示しない実装基板上の配線と配線
１０５とを電気的に接続する。金属ボール１０６は、半
田、錫合金、金などの金属材質、または、炭素や導電性
フィルムなど電気的に接続ができる材質で構成される。
また、その形状は、球状に限定されるものではなく、半
球状、円柱状などでもよい。金属ボール１０６は、ハン
ダ，錫合金，金などの材質で構成される。１０７は封止
樹脂であり、ＳＲＡＭチップ１０１，ＦＬＡＳＨメモリ
チップ１０２，ボンディングワイヤ１０３及び各ボンデ
ィングパッドを湿気等から保護する。
【００２６】次に、図２と図３とを用いて金属ボール１
０６と配線１０５との接続の構造を説明する。ここで、
基材１００としては、テープが用いられる場合と、ＰＣ
Ｂ（プリント配線基板）が用いられる場合とがある。Ｐ
ＣＢが用いられる場合の金属ボール１０６と配線１０５
との接続の構造を図２に示し、テープが用いられる場合
の金属ボール１０６と配線１０５との接続の構造を図３
に示す。
【００２７】まず、図２に示す接続の構造について説明
する。この図において、２００はＰＣＢであり、図１に
示す半導体装置１の基材１００として用いられる。基材
２００において、基礎の基板となるコア部材２０１の上
面には、配線１０５が形成されている。また、コア部材
２０１が開口部２０２を有し、配線１０５は開口部２０
２に銅などで形成された側面導体２０３を介して、コア
部材２０１の下面に銅などの導体で形成された配線２０
４と電気的に接続されている。配線１０５，配線２０４
及び側面導体２０３の露出面は、ソルダレジスト２０５
が形成されている。２０９はアイランドであり、配線２
０４上に形成されたソルダレジスト２０５の開口部分で
ある。ここで、ＰＣＢとして、ガラスエポキシ樹脂など
の樹脂基板やセラミック基板を用いることが出来る。
【００２８】そして、金属ボール１０６は、このランド
２０９により配線２０４と電気的に接続されている。す
なわち、ボンディングパッド１０１Ａ及びボンディング
パッド１０２Ａは、それぞれボンディングワイヤ１０
４，ボンディングワイヤ１０３,配線１０５，側面導体
２０３及び配線２０４を介して、金属ボール１０６と電
気的に接続されている。また、配線１０５上面のソルダ
レジスト２０５の開口部２０６は、ボンディングパッド
１００Ａ及び１００Ｂを形成している。また、本発明に
おいて、接続端子とは、金属ボール１０６と接続ボール
４０１、またはこれらボールを有していないランド２０
９のいずれかを指し、半導体装置と外部の実装基板と接
続可能な端子を意味する。
【００２９】２０７は接着テープまたはペーストで形成
された接合部材であり、ＳＲＡＭチップ１０１の下面と
ソルダレジスト２０５の上面とを貼着している。同様
に、２０８は接着テープまたはペーストで形成された接
合部材であり、ＳＲＡＭチップ１０１の上面とＦＬＡＳ
Ｈメモリチップ１０２の下面とを貼着している。
【００３０】次に、図３に示す接続の構造について説明
する。この図において、３００はテープであり、図１に
示す基材１００として用いられる。基材３００におい
て、基礎の基板となるポリイミドフィルム３０１の上面
には、接着テープまたはペーストで形成された接合部材
３０２を介して配線１０５が形成されている。ここで
は、配線１０５は、接合部材３０２を介してポリイミド
フィルム３０１上に形成された例を説明するが、接合部
材３０２を用いずにポリイミドフィルム３０１上に直接
形成されたものでもよい。また、ポリイミドフィルム３
０１が開口部３０３を有し、配線１０５は開口部３０３
に銅などで形成された接合導体３０４を介して、金属ボ
ール１０６と電気的に接続されている。
【００３１】すなわち、ボンディングパッド１０１Ａ及
びボンディングパッド１０２Ａは、それぞれボンディン
グワイヤ１０４，ボンディングワイヤ１０３,配線１０
５及び接合導体３０４を介して、金属ボール１０６と電
気的に接続されている。また、このとき、配線１０５は
パターンニングされ、そのままボンディングパッド１０
０Ａ及び１００Ｂを形成している。
【００３２】３０５は接着テープまたはペーストで形成
された接合部材であり、ＳＲＡＭチップ１０１の下面と
ソルダレジスト２０５の上面とを貼着している。同様
に、３０６は接着テープまたはペーストで形成された接
合部材であり、ＳＲＡＭチップ１０１の上面とＦＬＡＳ
Ｈメモリチップ１０２の下面とを貼着している。
【００３３】次に、図４を用いて本実施形態の半導体装
置１におけるハンダボールの配置を説明する。領域ＡＣ
Ｔ内において、ＳＲＡＭチップ１０１のボンディングパ
ッドとＦＬＡＳＨメモリチップ１０２のボンディングパ
ッドと電気的に接続されている金属ボール１０６は、例
えば格子形状（行列状）に５６個形成されている。そし
て、この金属ボール１０６の設けられるピッチは、周期
的な間隔Ｐであり、例えば０.８mmとなっている。そし
て、格子状形状の４隅（図１０のバンプ電極Ｃに相当）
及び中央の４個の部分には、金属ボール１０６を設けて
いない。
【００３４】格子状形状の４隅に金属ボール１０６を設
けない構造は、半導体装置１を金属ボール１０６のバン
プ電極を介して実装基板へ実装した後、急激な周囲温度
の変化を繰り返す温度サイクル試験、及び所定の衝撃力
を与える衝撃試験の結果に基づく処理である。すなわ
ち、特に、格子形状に配列された４隅の金属ボール１０
６は、温度サイクルによる熱応力、及び衝撃試験による
衝撃力のストレスを受け易く、実装基板と半導体装置１
との電気的及び機械的な接続不良となりやすい。
【００３５】従って、一実施形態による半導体装置１
は、不良となる位置には初めからパッケージに封止され
る半導体チップに電気的に接続される金属ボール１０６
を設けない思想に基づいたバンプ電極の配置構成となっ
ている。この結果、一実施形態による半導体装置１は、
４隅の金属ボール１０６にかかるストレスを解放するこ
とが出来る。言い換えれば、４隅の８個の金属ボール１
０６にストレスを分散させることができるので、接続強
度を倍にすることが出来る。
【００３６】４００はインデックス部であり、ＳＲＡＭ
チップ１０１のボンディングパッドとＦＬＡＳＨメモリ
チップ１０２のボンディングパッドとに電気的に接続さ
れていないインデックス用の目印である。すなわち、イ
ンデックス部４００は、半導体装置１の方向を示すもの
であり、対象性を有していない場所であればよい。また
インデックス部４００は、アイランド２０９をむき出し
にしてもよいし、金属ボール１０６または接続ボール４
０１を配してもよいし、レーザーなどで刻印してもよ
い。インデックス部４００はに金属ボール１０６または
接続ボール４０１を配して実装基板と接続した場合に
は、インデックス部４０１は実装基板と半導体装置１と
の接続強度を増加させる役割を果たす。
【００３７】４０１は接続ボールであり、ＳＲＡＭチッ
プ１０１のボンディングパッドとＦＬＡＳＨメモリチッ
プ１０２のボンディングパッドとに電気的に接続されて
いない補強用のバンプ電極である。また、接続ボール４
０１の１部を電気的に接続することも出来る。すなわ
ち、接続ボール４０１は、半導体装置１の裏面の外周部
近傍の設けられており、外周近傍に設けられた接続ボー
ル４０１がストレスを吸収するので、４隅のバンプ電極
Ｃに金属ボールを設けても、領域ＡＣＴ内の金属ボール
１０６にかかるストレスを低減できる。
【００３８】さらに、４隅のバンプ電極Ｃの金属ボール
を設けないようにすることで、８隅の金属ボールにスト
レスを分散する事ができるので、さらに接続不良の発生
確率を低減できる。また、領域ＡＣＴとは離間した位置
に接続ボール４０１を配することで、金属ボール１０６
よりも底面積の広い接続ボール４０１を設けることが可
能になり、接続強度を一層向上させることができる。
【００３９】接続ボール４０１の設置されるピッチは、
金属ボール１０６と同様に周期的な間隔Ｐであり、例え
ば０.８mmとなっている。しかしながら、接続ボール４
０１は、間隔Ｐの整数倍または整数分の１に対応した間
隔で配置することも可能である。さらに、この間隔Ｐ
は、任意の値としても良く、基材１００あるいは実装基
板の配線パターンを設計するＣＡＤツールの格子（グリ
ッド）間隔の整数倍であればよい。
【００４０】また、接続ボール４０１の配置される位置
についても、図４に示す外周近傍ではなく、図５に示す
様に領域ＡＣＴの近傍及び内部に配置することも可能で
ある。このとき、接続ボール４０１は、少なくとも１部
の個数を除き、領域ＡＣＴの内部に設置した場合にも機
械的な接続のみ行い、半導体チップとは電気的な接続は
行わない。このとき、接続ボール４０１は、金属ボール
１０６と同一材質のボールで形成されている。また、図
６及び図７に示すような接続ボール４０１の配置を行っ
ても良い。
【００４１】なお、上述した接続ボール４０１を図５に
示す様に半導体装置１の裏面の外周部近傍に配置せず、
４隅を除いて金属ボール１０６を格子形状に配列させた
のみの構成も可能である。さらに、上述した接続ボール
４０１を半導体装置１の裏面の外周部近傍に配置し、４
隅を含めて金属ボール１０６を格子形状に配列させた構
成も可能である。この場合は、４隅の金属ボール１０６
にかかるストレスを外周部近傍に配置された接続ボール
４０１が吸収する。
【００４２】次に、図８を用いて、金属ボール１０６
と、ＳＲＡＭチップ１０１のボンディングパッド及びＦ
ＬＡＳＨメモリチップ１０２のボンディングパッドとの
電気的な接続関係を説明する。図８は半導体装置１の基
材１００をＳＲＡＭチップ１０１を実装する上面から見
た図である。
【００４３】この図において、Ｂ２〜Ｂ７，Ｃ１〜Ｃ
８，Ｅ１〜Ｅ８，Ｆ１〜Ｆ３，Ｆ６〜Ｆ８，Ｇ１〜Ｇ
３，Ｇ６〜Ｇ８、Ｈ１〜Ｈ８，Ｉ１〜Ｉ８，Ｊ２〜Ｊ７
は開口部であり、例えば図２の開口部２０２に対応して
いる。すなわち、開口部Ｂ２〜Ｂ７，開口部Ｃ１〜Ｃ
８，開口部Ｅ１〜Ｅ８，開口部Ｆ１〜Ｆ３，開口部Ｆ６
〜Ｆ８，開口部Ｇ１〜Ｇ３，開口部Ｇ６〜Ｇ８、開口部
Ｈ１〜Ｈ８，開口部Ｉ１〜Ｉ８，開口部Ｊ２〜Ｊ７に対
応した下面には、それぞれ金属ボール１０６が接続され
ている。
【００４４】また、ＴＡ０〜ＴＡ２２，ＴＤＱ０〜ＴＤ
Ｑ１５，ＴＶＳＳ，ＴＶｓｓ，ＴＳＡ，ＴＮＣ，ＴＶＣ
Ｃｆ，ＴＶＣＣｓ，ＣＩＯｆ，ＣＩＯｓ，ＴＲＹ／ＢＹ
Ｂ，ＴＲＥＳＥＴＢ，ＴＷＥＢ，ＴＵＢ，ＴＬＢ，ＴＣ
ＥｆＢ，ＴＣＥ１ｓＢ，ＴＣＥ２ｓ及びＴＯＥＢはボン
ディングパッドであり、例えば図１のボンディングパッ
ド１００Ａ及びボンディングパッド１００Ｂに対応して
いる。
【００４５】そして、開口部Ｂ２〜Ｂ７，開口部Ｃ１〜
Ｃ８，開口部Ｅ１〜Ｅ８，開口部Ｆ１〜Ｆ３，開口部Ｆ
６〜Ｆ８，開口部Ｇ１〜Ｇ３，開口部Ｇ６〜Ｇ８、開口
部Ｈ１〜Ｈ８，開口部Ｉ１〜Ｉ８，開口部Ｊ２〜Ｊ７に
対応した下面の金属ボール１０６は、おのおの配線１０
５を介して図８に示すように、ボンディングパッドＴＡ
０〜ＴＡ２２，ボンディングパッドＴＤＱ０〜ＴＤＱ１
５，ボンディングパッドＴＶＳＳ，ボンディングパッド
ＴＶｓｓ，ボンディングパッドＴＳＡ，ボンディングパ
ッドＴＮＣ，ボンディングパッドＴＶＣＣｆ，ボンディ
ングパッドＴＶＣＣｓ，ボンディングパッドＣＩＯｆ，
ボンディングパッドＣＩＯｓ，ボンディングパッドＴＲ
Ｙ／ＢＹＢ，ボンディングパッドＴＲＥＳＥＴＢ，ボン
ディングパッドＴＷＥＢ，ＴＵＢ，ボンディングパッド
ＴＬＢ，ボンディングパッドＴＣＥｆＢ，ボンディング
パッドＴＣＥ１ｓＢ，ボンディングパッドＴＣＥ２ｓ及
びボンディングパッドＴＯＥＢに電気的に接続されてい
る。ここで、上述したボンディングパッドの記号の最後
に「Ｂ」がついているものは、入力される信号が負論理
で入力されることを示している。
【００４６】また、ボンディングパッドＴＡ０〜ＴＡ２
２，ボンディングパッドＴＤＱ０〜ＴＤＱ１５，ボンデ
ィングパッドＴＶＳＳ，ボンディングパッドＴＶｓｓ，
ボンディングパッドＴＳＡ，ボンディングパッドＴＮ
Ｃ，ボンディングパッドＴＶＣＣｆ，ボンディングパッ
ドＴＶＣＣｓ，ボンディングパッドＣＩＯｆ，ボンディ
ングパッドＣＩＯｓ，ボンディングパッドＴＲＹ／ＢＹ
Ｂ，ボンディングパッドＴＲＥＳＥＴＢ，ボンディング
パッドＴＷＥＢ，ＴＵＢ，ボンディングパッドＴＬＢ，
ボンディングパッドＴＣＥｆＢ，ボンディングパッドＴ
ＣＥ１ｓＢ，ボンディングパッドＴＣＥ２ｓ及びボンデ
ィングパッドＴＯＥＢは、ボンディングパッド１００Ａ
及びボンディングパッド１００Ｂに相当し、例えばボン
ディングワイヤ１０３またはボンディングワイヤ１０４
を介して（図１参照）、ＳＲＡＭチップ１０１のボンデ
ィングパッド及びＦＬＡＳＨメモリチップ１０２のボン
ディングパッドと電気的に接続されている。
【００４７】さらに、上述した各ボンディングパッド
と、このボンディングパッドに配線１０５により電気的
に接続される金属ボール１０６に対応する各開口部は、
開口部と開口部との間に配線１０５が２本パターンニン
グ出来るように配置されている。
【００４８】そして、ボンディングパッドＴＡ０〜ＴＡ
２２は、それぞれＳＲＡＭチップ１０１のアドレス信号
Ａ０〜Ａ２２に対応したボンディングパッドに接続され
る。同様に、ボンディングパッドＴＡ０〜ＴＡ２２は、
それぞれＦＬＡＳＨメモリチップ１０２のアドレス信号
Ａ０〜Ａ２２に対応したボンディングパッドに接続され
る。半導体装置１に使用されるメモリ容量により、使用
されないボンディングパッドが出てくるが、例えばアド
レス信号Ａ０〜Ａ２２とすると、メモリ容量は１２８Ｍ
ビットに対応出来る。
【００４９】また、ボンディングパッドＴＤＱ０〜ＴＤ
Ｑ１５は、それぞれＳＲＡＭチップ１０１のデータ信号
ＤＱ０〜ＤＱ１５に対応したボンディングパッドに接続
される。同様に、ボンディングパッドＴＤＱ０〜ＴＤＱ
１５は、それぞれＦＬＡＳＨメモリチップ１０２のデー
タ信号ＤＱ０〜ＤＱ１５に対応したボンディングパッド
に接続される。
【００５０】ＦＬＡＳＨメモリチップ１０２のデータ信
号は、データ信号ＤＱ０〜ＤＱ１５の１６ビット分ある
が、例えばボンディングパッドＴＣＩＯｆに対して
「Ｈ」レベルの信号を与えるとデータ信号ＤＱ０〜ＤＱ
１５１６ビット出力となり、ボンディングパッドＴＣＩ
Ｏｆに対して「Ｌ」レベルの信号を与えるとデータ信号
ＤＱ０〜ＤＱ７の８ビット出力となる。
【００５１】同様に、ＳＲＡＭチップ１０１のデータ信
号は、データ信号ＤＱ０〜ＤＱ１５の１６ビット分ある
が、例えばボンディングパッドＴＣＩＯｓに対して
「Ｈ」レベルの信号を与えるとデータ信号ＤＱ０〜ＤＱ
１５の１６ビット出力となり、ボンディングパッドＴＣ
ＩＯｓに対して「Ｌ」レベルの信号を与えるとデータ信
号ＤＱ０〜ＤＱ７の８ビット出力となる。
【００５２】ボンディングパッドＴＣＥｆＢには、ＦＬ
ＡＳＨメモリチップ１０２をイネーブルにするかディセ
ーブルにするかの設定を行う信号ＣＥＢｆが供給され
る。例えば、ボンディングパッドＴＣＥｆＢに「Ｌ」レ
ベルの信号ＣＥｆＢを与えると、ＦＬＡＳＨメモリチッ
プ１０２はイネーブルとなる。一方、ボンディングパッ
ドＴＣＥｆＢに「Ｈ」レベルの信号ＣＥｆＢを与える
と、ＦＬＡＳＨメモリチップ１０２はディセーブルとな
る。
【００５３】ボンディングパッドＴＣＥ１ｓＢには、Ｓ
ＲＡＭチップ１０１をイネーブルにするかディセーブル
にするかの設定を行う信号ＣＥ１ｓＢが供給される。例
えば、ボンディングパッドＴＣＥ１ｓＢに「Ｌ」レベル
の信号ＣＥ１ｓＢを与えると、ＳＲＡＭチップ１０１は
イネーブルとなる。一方、ボンディングパッドＴＣＥ１
ｓＢに「Ｈ」レベルの信号ＣＥ１ｓＢを与えると、ＳＲ
ＡＭチップ１０１はディセーブルとなる。
【００５４】ボンディングパッドＴＣＥ２ｓには、ＳＲ
ＡＭチップ１０１をイネーブルにするかディセーブルに
するかの設定を行う信号ＣＥ２ｓが供給される。例え
ば、ボンディングパッドＴＣＥ２ｓに「Ｈ」レベルの信
号ＣＥ２ｓを与えると、ＳＲＡＭチップ１０１はイネー
ブルとなる。一方、ボンディングパッドＴＣＥ２ｓに
「Ｌ」レベルの信号ＣＥ２ｓを与えると、ＳＲＡＭチッ
プ１０１はディセーブルとなる。
【００５５】ボンディングパッドＴＯＥＢには、ＦＬＡ
ＳＨメモリチップ１０２のデータ信号ＤＱ０〜ＤＱ１５
の出力をイネーブルにするかディセーブルにするかの設
定を行う信号ＯＥＢが供給される。例えば、ボンディン
グパッドＴＯＥＢに「Ｌ」レベルの信号ＯＥＢを与える
と、ＦＬＡＳＨメモリチップ１０２のデータ信号ＤＱ０
〜ＤＱ１５の出力はイネーブルとなる。一方、ボンディ
ングパッドＴＯＥＢに「Ｈ」レベルの信号ＯＥＢを与え
ると、ＦＬＡＳＨメモリチップ１０２のデータ信号ＤＱ
０〜ＤＱ１５の出力はディセーブルとなる。
【００５６】ボンディングパッドＴＷＥＢには、ＳＲＡ
Ｍチップ１０１及びＦＬＡＳＨメモリチップ１０２にデ
ータを記憶させる時に「Ｌ」レベルとする信号ＷＥＢが
供給される。ボンディングパッドＴＬＢＢ及びボンディ
ングパッドＴＵＢＢには、データ信号ＤＱ０〜ＤＱ１５
を、下位バイトのデータ信号ＤＱ０〜ＤＱ７と上位バイ
トのデータ信号ＤＱ８〜ＤＱ１５とに分けて使用すると
きのアドレッシングに対する補助信号である信号ＬＢＢ
と信号ＵＢＢとが各々入力される。
【００５７】ボンディングパッドＴＶｓｓとボンディン
グパッドＴＶＳＳには、ＳＲＡＭチップ１０１及びＦＬ
ＡＳＨメモリチップ１０２に対する電源ＶＳＳが供給さ
れる。ボンディングパッドＴＶＣＣｆには、ＦＬＡＳＨ
メモリチップ１０２に対する電源ＶＣＣが供給される。
ボンディングパッドＴＶＣＣｓには、ＳＲＡＭチップ１
０１に対する電源ＶＣＣが供給される。
【００５８】ボンディングパッドＴＮＣには、ＳＲＡＭ
チップ１０１及びＦＬＡＳＨメモリチップ１０２に対す
る特殊な機能（書き込み禁止、テスト）の信号が入力さ
れるため、通常の場合には外部配線に接続されない。ボ
ンディングパッドＴＲＥＳＥＴＢには、ＳＲＡＭチップ
１０１及びＦＬＡＳＨメモリチップ１０２に対するリセ
ット信号が入力される。例えば、リセット信号を「Ｌ」
レベルで入力されると、ＳＲＡＭチップ１０１及びＦＬ
ＡＳＨメモリチップ１０２にリセットがかかり初期化さ
れる。
【００５９】ボンディングパッドＴＲＹ・ＲＹＢには、
ＦＬＡＳＨメモリチップ１０２から、ＦＬＡＳＨメモリ
チップ１０２が自動アルゴリズム動作実行中か否かを検
出するＲＹ・ＲＹＢ信号が出力される。すなわち、書き
込みまたは消去動作中、ＲＹ・ＲＹＢ信号は「０」で出
力され、自動アルゴリズム動作待機中、ＲＹ・ＲＹＢ信
号は「１」で出力される。
【００６０】ボンディングパッドＴＳＡには、ＳＲＡＭ
チップ１０１のアドレス信号が入力される。ＳＲＡＭチ
ップ１０１の入出力が８ビット構成で使用される場合
（制御信号ＣＩＯｓにより制御）、アドレス信号として
用いられる信号が入力される。一方、ＳＲＡＭチップ１
０１のアドレス信号が入力される。ＳＲＡＭチップ１０
１の入出力が１６ビット構成で使用される場合、無効端
子となる。
【００６１】また、図８に示されるランド２０９、金属
ボール１０６の配置により、ＦＬＡＳＨメモリチップ１
０２の電源Ｖｃｃｆ端子とＳＲＡＭチップ１０１の電源
Ｖｃｃｓ端子とを近接して配設しており、システム構成
上でＦＬＡＳＨメモリチップ１０２とＳＲＡＭチップ１
０１との電源Ｖｃｃを共通電源へ接続することを容易と
している。すなわち、本発明による半導体装置１が搭載
されるシステム内の基板において、ランド端子Ｃ４とＣ
５とを含む大きさの電源端子を設けることで、両端子に
同一電源電圧を容易に加えることが出来る。
【００６２】さらに、図８に示されるランド２０９、金
属ボール１０６の配置により、ＳＲＡＭチップ１０１の
バイト切り替えの端子（ＣＩＯｓ）が、電源Ｖｃｃｓ端
子に近接して配設され、システム構成上で同バイト切り
替え端子を「Ｈ」レベル、すなわちＷＯＲＤ（１６ビッ
ト）モードとすることを容易にしている。これも、シス
テム内の基板において、端子Ｃ５と端子Ｂ５とを含む大
きさの電源端子を設け、同端子に電源電圧（Ｖｃｃ）を
与えることで、ＷＯＲＤ（１６ビット）モードとする事
が出来る。
【００６３】また、さらに、図８に示されるランド２０
９、金属ボール１０６の配置により、ＦＬＡＳＨメモリ
チップ１０２のデータ端子ＤＱ１５と、ＳＲＡＭチップ
１０１のデータ端子ＳＡを近接して配設し、両半導体チ
ップ、ＦＬＡＳＨメモリチップ１０２，ＳＲＡＭチップ
１０１の一括８ビット化を容易としている。システム内
の基板において、端子Ｅ７と端子Ｆ８とを含む大きさの
電源端子を設け、同端子に適当な電圧、例えば「Ｌ」レ
ベルを与えることで、両半導体チップ、ＦＬＡＳＨメモ
リチップ１０２，ＳＲＡＭチップ１０１を共に８ビット
モードとすることが出来る。
【００６４】次に、図９に温度サイクル試験及び衝撃試
験に用いる基材１００（図１）表面の配線パターンを示
す。図に示さない実装基板側の実装面の配線と配線６０
０とでデイジーチェーン（基材の裏面の全てのハンダボ
ールを直列に介して電流の流れる経路）を形成し、スト
レスを与えた後に、基材の裏面の全てのハンダボールの
電気的接続の確認を行う。
【００６５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
説明においては、スタックされる半導体チップを、ＳＲ
ＡＭチップ及びＦＬＡＳＨメモリチップにより説明した
が、他の機能の半導体チップを用いることも出来る。
【００６６】また、本発明の半導体装置１のバンプ電極
の構成は、半導体チップをスタックせずに、複数のチッ
プが同一基材上に配置されてワンパッケージ化されたの
半導体装置１のバンプ電極に対して用いることも出来
る。さらに、本発明の半導体装置１のバンプ電極の構成
は、１個の半導体チップのワンパッケージ化されたの半
導体装置１のバンプ電極に対して用いることも出来る。
【００６７】さらに、また、本発明の半導体装置１のバ
ンプ電極の構成は、基材１００にＰＣＢを用いた場合
に、図２に示す半導体装置側に金属ボール１０６を設け
ず、ランド２０９に実装基板上の配線に設けられたハン
ダ材を接続してバンプ電極を形成するＬＧＡ（Ｌａｎｄ
-Ｇｒｉｄ-Ａｒｒａｙ）に対しても同様に用いることも
出来る。この場合、ランド２０９を半導体装置１の裏面
に格子形状に設けるとき、格子形状の４隅にランド２０
９を設けない構成となる。また、半導体装置１の裏面に
補強用のハンダボールのためのアイランドを設ける構成
となる。
【００６８】
【発明の効果】本発明によれば、温度変化及び衝撃など
で加えられるストレスにより、電気的な接続が不良とな
り易い格子形状に配置された４隅に、半導体チップと電
気的に接続されるハンダボールを配置しないことによ
り、半導体装置裏面において温度変化及び衝撃などで加
えられるストレスにより起こる格子形状に配置された４
隅のバンプ電極の電気的な接続不良を回避し、実装基板
における電気的な不良発生を防止することが可能であ
る。
【００６９】また、本発明によれば、半導体装置の裏面
において、外周近傍に半導体チップと電気的接続を行わ
ないハンダボールを配置するため、温度変化及び衝撃な
どで加えられるストレスを吸収するため、半導体装置の
裏面中央に配置される半導体チップと電気的に接続され
るハンダボールにかかるストレスを軽減し、バンプ電極
の電気的な接続不良を回避するので、実装基板における
電気的な不良発生を防止することが可能である。
【００７０】本発明によれば、領域ＡＣＴ内に金属ボー
ルを格子形状に配置し、中央部付近と４隅に金属ボール
を配置しないようにしたので、不要に金属ボ−ルの数を
増加させることなく、また、ランド間の配線数を２本以
下に抑えることができるので、高度な製造プロセスや、
高級な基材を用いる必要がなく、現状の製造プロセスや
基材で信頼性の高い半導体装置を実現できる。また、ラ
ンド間の配線数を少なくすることができるので、配線の
幅が広くなり、配線抵抗を小さくすることができるの
で、電気的特性を劣化させることがなく、また配線の途
切れなどの接続不良も生じにくい。このように、本発明
によれば、いたずらにボールの数を増やすことなく、接
続強度が大きく、配線が容易で、低コストの半導体装置
が実現できる。
【００７１】また、領域ＡＣＴより外側に接続ボールを
配置することで、領域ＡＣＴ内の金属ボールヘのストレ
スを低減できるので、接続不良が発生し難くなるととも
に、ランド間の配線の設計や製造が容易になる。
【００７２】さらにまた、本発明によれば、複数の半導
体装置を用いて必用とする電子機器システムを実現する
とき、複数の半導体チップを積層することで、その占有
面積の増加を抑制することができる。また、複数の半導
体記憶素子チップを積層することで、小さい実装面積に
大きな記憶容量を搭載することができる。また、動作形
態や機能の異なる複数の半導体記憶素子チップのそれぞ
れに、入出力のデータ線の幅（バイト幅、またはビット
幅）を切り替える機能を持たせることにより、特定のバ
イト幅構成の半導体装置を多数種類準備しておくことな
く、ユーザーの要求に対応することができる。
【００７３】さらに、複数の半導体チップを積層すると
き、アドレス信号やデータ信号など同一種類のボンディ
ングパッドを半導体チップ相互で近接して配置すること
で、基材側のボンデイングパッドを増加させることな
く、容易に接続でき、金属ポ−ルの数（外部接続端子
数）を低減でき、パッケージの大型化を防止できる。こ
のため、本半導体装置を使用する電子機器システムを一
層小型化でき、製造工程の効率化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体装置１の内
部の構造を示す概念図である。
【図２】 図１の半導体装置における基材をＰＣＢとし
た場合のスタックＭＣＰのパッケージ構造を示す概念図
である。
【図３】 図１の半導体装置における基材をテープとし
た場合のスタックＭＣＰのパッケージ構造を示す概念図
である。
【図４】 図１の半導体装置１における金属ボール１０
６の配列を示す半導体装置の裏面図である。
【図５】 図１の半導体装置１における金属ボール１０
６の配列の一例を示す半導体装置の裏面図である。
【図６】 図１の半導体装置１における金属ボール１０
６の配列の他の例を示す半導体装置の裏面図である。
【図７】 図１の半導体装置１における金属ボール１０
６の配列の他の例を示す半導体装置の裏面図である。
【図８】 金属ボール１０６と、ＳＲＡＭチップ１０１
のボンディングパッド及びＦＬＡＳＨメモリチップ１０
２のボンディングパッドとの電気的な接続関係を示すパ
ターン図である。
【図９】 本発明のバンプ電極に対するストレス試験後
の電気的な接続の良否を判定するための、基材の配線を
示す図である。
【図１０】 従来の半導体装置におけるバンプ電極の配
列を示す半導体装置の裏面図である。
【符号の説明】
１００ 基材 １０１ ＳＲＡＭチップ １０２ ＦＬＡＳＨメモリチップ １０３、１０４ ボンディングワイヤ １０５ 配線 １０６ 金属ボール １０７ 封止樹脂 ２００ ＰＣＢ ２０２ 開口部 ２０３ 側面導体 ２０７、２０８ 接合部材 ２０９ アイランド ３００ テープ ３０４ 接合導体 ３０５、３０６ 接合部材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 昌義 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 鈴木 康弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 平岡 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 光孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 基材の一方の面側にＩＣチップを設け、
    他方の面側に設けられた複数の接続端子を前記基材に設
    けられた電気的接続手段を介して前記ＩＣチップに電気
    的に接続してなる半導体装置において、 前記接続端子は全体として行列状をなすとともに、該行
    列の輪郭に沿う矩形の偶角を除く位置に配置されたこと
    を特徴とする半導体装置。
  2. 【請求項２】 基材の一方の面側にＩＣチップを設け、
    他方の面側に設けられた複数の接続端子を前記ＩＣチッ
    プに電気的に接続してなる半導体装置において、 前記接続端子を行列状に配置するとともに、行列の輪郭
    に沿う矩形の外側に他の接続端子を配置したことを特徴
    とする半導体装置。
  3. 【請求項３】 前記行列の輪郭に沿う矩形の外側に他の
    接続端子を配置したことを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】 接続端子は、前記半導体装置が取り付け
    られる基板に電気的および機械的に接続される導電材か
    らなることを特徴とする請求項１ないし請求項３のいず
    れかに記載の半導体装置。
  5. 【請求項５】 前記導電材は、ハンダまたは錫合金から
    なることを特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 前記他の接続端子は非導電材からなるこ
    とを特徴とする請求項１ないし請求項３に記載の半導体
    装置。
  7. 【請求項７】 前記接続端子が球状をなし、該球の一部
    が前記基材の他方の面から突出していることを特徴とす
    る請求項４または請求項５に記載の半導体装置。
  8. 【請求項８】 前記接続端子の一部が前記ＩＣチップに
    電気的に接続されていないことを特徴とする請求項１な
    いし請求項７のいずれかに記載の半導体装置。
  9. 【請求項９】前記他の接続端子は、前記行列の行方向ま
    たは列方向の少なくとも一方に沿う外側の位置に配置さ
    れたことを特徴とする請求項２または請求項３に記載の
    半導体装置。
  10. 【請求項１０】 前記行列の中央に前記接続端子が配置
    されていないことを特徴とする請求項１ないし請求項９
    のいずれかに記載の半導体装置。
  11. 【請求項１１】 前記行列状をなす接続端子は一定のピ
    ッチＰで配置されたことを特徴とする請求項１ないし請
    求項１０のいずれかに記載の半導体装置。
  12. 【請求項１２】 前記他の接続端子相互のピッチが前記
    ピッチＰの整数倍または整数分の一に設定されたことを
    特徴とする請求項１ないし請求項１１のいずれかに記載
    の半導体装置。
  13. 【請求項１３】 前記行列状をなす接続端子と他の接続
    端子との行方向もしくは列方向への間隔が前記ピッチＰ
    の整数倍または整数分の一に設定されたことを特徴とす
    る請求項１ないし請求項１２のいずれかに記載の半導体
    装置。
  14. 【請求項１４】 前記他の接続端子の少なくとも一部が
    前記ＩＣチップに電気的に接続されたことを特徴とする
    請求項２ないし請求項１３のいずれかに記載の半導体装
    置。
  15. 【請求項１５】前記他の接続端子の少なくとも一部がイ
    ンデックス端子であることを特徴とする請求項２ないし
    請求項１４のいずれかに記載の半導体装置。
  16. 【請求項１６】前記基材内に設けられた導体を介して前
    記行列状の接続端子と前記ＩＣチップとが電気的に接続
    されたことを特徴とする請求項１ないし請求項１５のい
    ずれかに記載の半導体装置。
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