JP2898396B2

JP2898396B2 - メモリ・アレイ

Info

Publication number: JP2898396B2
Application number: JP2305903A
Authority: JP
Inventors: ティム・ジェイ・コーベット; アラン・ジー・ウッド
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1999-05-31
Anticipated expiration: 2014-05-31
Also published as: JPH04176166A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、プリント導体技術、プリント半導体ダイ・
インター結線（インターコネクションとも呼称）および
パッケージ技術に関する。さらに詳しくは本発明は、通
常はエッジコネクタシステムへの結線用である、多半導
体ダイのポリイミド基板上への結線に関する。

〔従来の技術とその課題〕

集積半導体デバイスはシリコンまたはガリウム・ヒ化
物から成るウエハー上に一緒に形成される。個々のデバ
イスは一般に集積回路（以下、ICと呼称）ダイの形態を
なし、金ワイヤーによりリードフレームに接続される。
該ダイおよびリードフレームは、プラスチックまたはセ
ラミックパッケージ中にカプセル化されて集積回路（I
C）とされる。IC類はダイナミック・ランダム・アクセ
ス・メモリ（以下、DRAMと呼称）、スタティック・ラン
ダム・アクセス・メモリ（以下、SRAMと呼称）、読み出
し専用メモリ（以下、ROMと呼称）、ゲート・アレイそ
の他のような多くの形態をとる。このIC類はソケットや
半田付けのような各種の技術でプリント回路基板上に無
数の組み合わせでインター結線される。

プリント回路基板上に配列したIC間の連絡は、光露光
およびエッチング法により形成した導電性トレースによ
り作られる。

このような半導体デバイスは、一つの半導体ダイの形
をとるのが普通である。このダイは一つのパッケージ内
でリードフレームに電気的に接触している。このリード
フレームは、このダイを物理的に支え、ダイと外界との
間に電気的結線を提供する。第１図に見られるように、
ダイ11は細い金ワイヤー15によりリードフレームと電気
的に接触している。これらの金ワイヤー15はダイをリー
ドフレームに連結する機能を持つので、この金ワイヤー
15はリードフレームリードとは電気的に直列になってい
る。次いでこのダイとリードフレームを通常見られるよ
うなICの形態にカプセル化する。さらにこのパッケージ
化チップをソケットおよび半田付けのような公知の方法
で回路基板上に配設する。説明の都合上、第１図にはセ
ラミック型のパッケージを示したが、殆どのチップはプ
ラスチックパッケージとしてカプセル化される。特に興
味のある回路基板取り付け半導体チップ・アレイは、シ
ングル・イン・ライン・メモリ・モジュール（以下、SI
MMと呼称）である。SIMM基板は、SIMM上のメモリ・アレ
イ回路チップの下部またはこれに近接して位置するコン
デンサと共に作製されるのが普通である。

SIMM基板は、プリント回路基板またはこれに相当する
支持台上に配設したメモリ・チップの複数バイトから成
る回路アレイである。このSIMM基板は、エッジ・コネク
タにより回路制御基板に連絡している。第２図は典型的
なSIMM基板の断面図である。

このSIMMはオンボード・アドレス・サーキットリーが
なく、空間的に極めて利用度が高いメモリ基板であり、
コンピュータのアドレス、データおよび電力供給母線中
に直接プラグするように設計されている。従って、この
SIMMのランダム・アドレス・メモリセルは、一層大きな
メモリ膨張基板に通常使用されるバンク・スイッチング
技術によるよりも、むしろ該コンピュータのCPUにより
直接アドレスすることができる。このSIMM上のメモリ・
セルは該コンピュータのマザーボード上に見られるメモ
リ・セルと同様に該コンピュータのCPUにより認知され
る。SIMMはDRAMの複数バイトで占められるのが普通であ
る。その理由は、一つのSIMM内に貯蔵される情報の８ビ
ットバイトまたは16ビットバイトまたはワードの何れに
対しても、各構成部分ビットは一つの分離チップ上に見
出され、かつ縦横列により個々にアドレスされ得るから
である。SIMMモジュールの一エッジはカード・エッジ・
コネクタを成し、SIMM上のメモリをパワーリングしアド
レスするに要するコンピュータ母線に直接接続している
コンピュータ上のソケット中にプラグする。

シングル・インライン・パッケージ（以下、SIPと呼
称）はSIMMに設計上類似しているが、カード・エッジ型
コネクタの代わりに、SIPはマザーボードまたは母線に
取り付けたソケットまたは半田の何れかであるピンを有
している。

これらのモジュールは個々のダイス（ICチップ）をパ
ッケージングにより先ずパッケージにし、次いでパッケ
ージしたチップをプリント回路基板上に半田付けする。
このチップは表面取り付け技術（例えば、PLCCチップ）
またはスルー・ホール（例えば、DIPパッケージ・チッ
プ）により取り付けられている。このものはモジュール
アセンブルに先立って別個（discrete）試験を行える
が、この場合はダイスをリードフレームに接続するのに
モジュール（SIMM）レベル・アセンブルの利点を利用す
ることはできない。

標準構成部分から作られた他の回路は、従来は別個に
カプセル化した集積回路（IC）を使用し、次いでプリン
ト回路基板に固定していた。大規模集積回路（以後、LS
Iと呼称）はカプセル化操作の重複性を低減または省略
するのに使用されてきたが、しかしLSI技術は回路の各
部に必要とする各マウス工程を、全回路の形成に使用す
るウエハー上に行わなければならないという問題点があ
る。

低収率の回路では、回路をセグメントで作り、次いで
これを基板レベルで取り付ける方法が望ましいことが多
い。この場合、DRAMはウエハー当たり10ダイス10以上製
造し、このダイスを分離するが、この際のコンピュータ
はRAMメモリとして作られた多数のDRAMを持つことがで
きる。個々のチップは一つのウエハーに亙って性能が異
なり、また収率はメモリ・サイズを拡張しようとする度
に低下する傾向がある。個々にチップをパッケージし、
次いで基板レベルでチップ・アレイを取り付けると、部
品は性能に応じて区別でき、かつ欠陥部品の使用も避け
ることができる。

シングル集積回路上のサーキットリーを増加させる場
合には、各回路エレメントが相互に親和性（compatibl
e）があるような方法を採用していることを確認する必
要がある。例えば、現状のDRAM技術は理論チップの設計
に使用するような場合でも、異なった型の回路に対する
最適プロセス・パラメーターは変動する。一例として、
マイクロプロセッサおよびメモリ・アレイの両方共シン
グルチップを提供するのは困難である。

かくして、VLSIチップは極めて多数の回路をシングル
リードフレーム上にパッケージできるという有利性があ
るが、しかし多数の回路が同一工程を共有する必要があ
るという問題がある。製作後にシングル集積回路パッケ
ージにグループ化されるような複数回路の提供が望まれ
ている。また、シングル集積回路パッケージとして、異
なった製造諸工程で製造できる回路の提供が望まれてい
る。

〔課題を解決するための手段〕

本発明によれば、ICをタブ・自動ボンデイング（以
下、TABと呼称する）によりリードフレーム・インター
結線・パッケージにするが、このものは引き続いてプリ
ント回路基板（以下、PCBと呼称）に接続するための機
能的回路結線を提供する。

バーンインは別個のダイス用に設計した再使用可能な
バーンイン／試験用組み立て台を使用して行う。この組
み立て台は二半分から成り、一つはユニット・アンダー
・テスト（UUT）としての半導体ダイスを受け取るため
のダイ・キヤビテイ・プレートであり、他の半分はこの
ダイスおよびバーンイン・オーブンと電気的に接触させ
るものである。

この試験用組み立て台の第１半分は、回路側を上にし
てダイを挿入するキヤビテイを包含している。このダイ
はフローテイング・プラットホーム上に置かれる。支持
機構が総体的なダイ厚の変動を相殺する。第２半分に
は、高温に耐える堅い基板が包含され、その上には各対
応ダイ・パッド用の電気端子が取り付けられる。各端子
には、基板（P.C.基板に類似）上の電気トレースに接続
し、高速機能試験用のためにダイの各ダイ・パッドは互
いに隔離されるようになっている。

試験用組み立て台中に別個のダイ・バーンを使用する
と、高い製造欠陥率を伴う多くの異種デバイスを比較的
高収率で組み立て回路中に使用することが可能になる。
試験用組み立て台は、組み立て回路が高収率・高信頼性
で製造できる限度まで、欠陥部品の使用を可能にする。
アセンブル前に別個のダイをテストできるような試験用
組み立て台については、本発明者らによる米国特許出願
第252,606号（1988、９月30日付）に開示がある。

テスト後、フレキシブル回路に対するダイのTABイン
ター結線が採用されるが、このものは該ダイをサーキッ
トリーに接続するための“リードフレーム”および該回
路の両方として役立つ。各ダイは、エッジ・フインガー
・コンタクトを包含する公知の回路基板と電気的に同一
の上部および／または下部最終回路中に直接ボンドされ
る。

ポリマー/Cu回路はTAB機器構成として作製する。この
ポリマー/Cu回路“サーキットリー”は通常のSIMMモジ
ュールに見られるようにリードフレームおよびプリント
回路基板（電気的にのみ）の両方を、置き換える。層対
層状の回路インター結線はCu対Cuボンドで形成する。こ
のインター結線は抵抗溶接、拡散ボンデイング、熱加
圧、または熱音波ボンデイングを利用して行える。

インター結線は一群の平面上のCuトレースから成る非
支持部分から成る。各平面上の回路は適切なCuトレース
が上下に互いに重なって配列するように位置させる。こ
の非支持トレースは上下平面の間で互いに出会う。Cu対
Cuの全てのインター結線は、同時に形成してもよい。回
路平面間の空間は、熱的、機械的および電気的特性に対
して最適化される。TABサーキットリーでは普通の一層
小さな幾何的図形でも電気的物性において著しい改良結
果を提供し、その結果従来のパワーおよび接地平面層が
省略できる。

ICsで“ロード”された該ポリマー/Cu回路は、ここで
電気的に機能性を有するので機能テストのための準備は
完了するが、なお物理的なパッケージ支持に欠けてい
る。

臨時のフレーム装置内ではあるが、このポリマー/Cu
回路の機能テストを実施することは可能である。この時
点におけるテストは最終形態におけるこの回路上で実施
する。この臨時フレームは、カプセル化に先立つアセン
ブル操作間に回路を物理的に支持するため、および取り
扱い中の損傷を防止するためにもまた利用される。この
部品はTAB工程後であってカプセル化に先立ってテスト
することもでき、もし欠陥ダイスが発見された場合には
TABしたダイの再生も可能である。

TAB工程後、このCu対Cuインター結線および電気的機
能テストは完了する。次いで該ユニットをカプセル化工
程に回す。この臨時フレーム装置はTABサーキットリー
がモールド中に置かれている間これを支持する。ダイス
およびサーキットリーをカプセル化するように樹脂をモ
ールド中に注ぎ、全SIMM回路に対するシングル共通パッ
ケージを創る。

当然ながら、Cu対Cu以外の他の金属もこのインター結
線に使用できる。例えば、作業は困難ではあるが、アル
ミニウムがある種の用途には好適なボンデイング材料で
あることが判明している。そのように、金または金属の
各種組み合わせも該インター結線に対して有用であるこ
とが分かっている。

一つの実施態様では、公知のPC回路に見られるように
エッジ・接点・フインガーが背向するように上下回路を
位置させる。このモールドは該エッジ接点が電気接点に
対して露出するように設計する。樹脂はこのエッジ・フ
インガーの下側だけに注ぎ下側だけを支持するので、エ
ッジ接点、樹脂およびエッジ接点から成る交互重ね配置
が得られる。

他の態様では、TAB回路に取り付けたICsを有するTAB
回路を一側面または両側でカプセル化し、外部成端は次
の接続のために露出させておく。

類似回路のアレイをアセンブルするために使用する技
術は違った回路の回路モジュールの作製用にも利用でき
る。かかる配列では、個々のダイスをTABプリント・ワ
イヤーアセンブル以下、PWAと呼称）に取り付け、この
ダイスを取り付け後にカプセル化する。この技術は殆ど
の回路レベル製品に使用できるが、全回路を置き換える
代わりに回路上の構成成分を置き換える方が経済的に不
経済であるような製品には特に適している。外部結線は
カプセル化TAB PWAの一部としてか、またはPWAに適当な
コネクタを取り付けるかのいずれかにより供給する。

このことはLSI回路がアセンブル目的に最適であるよ
うな環境においてカプセル化アセンブルが形成されるの
を可能にするが、LSI回路製造の収率は極めて不経済な
結果になる。

〔実施例〕

第３図はTAB結線シート23を支持する臨時架台21を示
す。このTAB結線シート23は柔軟性の誘電シートで、そ
の上に回路トレース25が印刷され、このトレースは好ま
しくはTAB機器構成用に作られたKovar/Cu回路から成
る。この回路トレース中には接点バンプ（このものは第
１図の接点パッド17に該当）に適合する接点フインガー
27を包含している。この接点バンプは半導体ダイス31に
位置し、TAB結線シート23上に置かれる。このTAB結線シ
ート23にはさらに接点フィンガー27をエッジ・コネクタ
端子接点35に接続するサーキットリーを包含している。
この接点フインガー27は該サーキットリーの一部であ
る。そこで、このTAB結線シート23は次のような機能を
果たす：ａ）外部サーキットリーへのダイスの連絡；ｂ）該結線におけるこのダイス（タバーおよび−バン
プ）へのダイ31の接触；ｃ）SIMMフォーマットにおける該ダイスへのインター結
線；ｄ）エッジ・コネクタ端子の形成このダイス31はTAB結線シート23上に配設して接点・
フインガー27がダイス31上でバンプと適切に接触するよ
うにする。このダイス31は通常のTAB手法で接点フイン
ガー27に接着させる。この接点フインガー27を接着する
ための一つの方法は加圧ボンデイングである。超音波や
熱ボンデイング（熱音波ボンデイング）のような他の方
法も使用できるが、通常は加圧法と組み合わせて用い
る。TAB結線シート上の接点フインガー27にダイス31を
接着すると、次工程間でダイス31がTAB結線シート23に
しっかりと固定化できる。このボンデイング工程は同時
に、ダイス31が永久的にハウジングされた後の最終的継
着として役立つ。このボンデイング工程は、欠陥ダイが
置き換えられない限り全程における唯一のダイボンデイ
ング工程である。

ダイス31をTAB結線シート23上に配設するに先立っ
て、別個のダイス用に設計したバーンイン／試験用組み
立て台を用いてバーンインを行うことができる（第６図
参照）。この組み立て台39は41と42の２半分から成り、
41はテスト中のユニット（UUT）として半導体ダイス31
を受け入れるためのダイ・キヤビテイプレートであり；
他の半分42はダイス31およびバーンイン・オーブンとの
電気的接触を確立する。

試験用組み立て台39の第１半分41にはダイス31が回路
側を上にして挿入されるキヤビテイを包含している。こ
のダイス31はフローテイング・プラットフォーム上に配
設される。このダイ・プラットフオーム下の支持機構
は、UUT上のダイ接点に対して適切な電気的接触を維持
させるために常時均一な圧力を第２半分42上の端子チッ
プに供給する。この支持機構はダイ31の総体的な厚さの
変動を相殺するのに役立つ。

第２半分42は、高温に耐える堅い基質53を包含し、そ
の上に各対応ダイ31に対する電気的端子55が置かれる。
この端子55はプローブワイヤー、接点パッドその他の適
当な成端でよい。各端子55は基板（P.C.基板に類似）上
で電気的トレースと接続しており、高速機能テストの目
的で各ダイ31の各ダイ・パッドは電気的に互いに隔離さ
れている。この端子55は８個若しくは16個のダイスが収
容されているようにアレイ中に配列される。エッジ・コ
ネクタ57を用いてこの試験用組み立て台39を外部試験装
置（図示せず）に連結する。

試験後、ダイス31をポリマー/Cu回路であるTAB結線シ
ート23に取り付ける。このTAB結線シート23はダイスを
サーキットリーに接続する“リードフレーム”として機
能すると同時にSIMM回路としても機能する。このTAB結
線シート23は公知のPWAにおけるようにリードフレーム
およびプリオント回路基板（電気的のみ）の両方を必要
に応じて置き換えるが、この場合は堅い支持は提供され
ない。必要であれば、このTAB結線シート23上の上下回
路インター結線をCu対Cuボンド法で形成させる。

インター結線は上下両プレーン上のCuトレースから成
る非支持部分から成る。この二つの回路は、適当なCuト
レースが互いに上下に重なるように位置させる。非支持
トレースは上下電極がCu対応Cuボンドを形成する上下プ
レーン間の中間で互いに出会う。全てのCu対Cuインター
結線を同時に形成することもできる。二つの回路プレー
ン間の間隔は熱的、機械的、および電気的性質に応じて
最適化する。TABサーキットリーで通常見られるような
一層小さな幾何学的図形は、電気的特性において著しい
改善が提供されるので、通常のパワーおよびグランドプ
レーンが省略できる。

このTAB結線シート23はポリイミド/Cu回路であるのが
好ましい。ダイ31が接着される該“サーキットリー”は
通常のリードフレームではなくて、むしろTAB結線シー
ト23の上および／または下の導線平面中に直接接着させ
る。この回路は電気的にはエッジフインガー接点を包含
する通常のSIMM回路に該当する。このSIMM回路はTAB法
で接着できるプレハブ状で入手できる。

好ましい実施態様では、このTAB結線シート23は多層
で柔軟な回路基板で、ジヤンパ結線が必要でない限り、
それ以上インター結線は必要としない。正確な層数はそ
の時の回路の設計に依存するが、好ましい実施態様で
は、４層の柔軟な回路基板が考えられる。

かくして該TAB基板23はICsを装備して電気的に機能化
し、機能テストに対しての準備が出来上がるが、物理的
なパッケージ支持がなお欠けている。

このTAB回路23は臨時フレーム装置中でテストするこ
とが可能である。この時点でのテストはカプセル化以外
はその最終形態で回路上で実施するので、この臨時フレ
ーム中の回路テストを実施しないことは製品収率のみに
影響し信頼性には影響しない。この臨時フレームは、イ
ンター結線およびカプセル化間で該回路を物理的に支持
し、かつ取り扱い中の損傷を防ぐ為にもまた利用され
る。

さらに、このダイスは最終回路の機器機構中でテスト
できるので、一層大きな性能評価および品質制御が達成
できる。

TAB後であってカプセル化以前にこの部品をテストす
ることも可能であるが、このことはTAB後のダイ31の再
生を必要とすることを意味する。本発明の実施態様で
は、最終テストに先立ちTAB回路23をカプセル化する方
が一層経済的であるのに充分な程度TAB収率が高いこと
が予想されるので、この時点でTABアセンブルを最終形
態工程に送る。一方、もしその時の回路がTAB後に著し
く収率が悪い場合には、この部品をカプセル化前にテス
トにかける。次いで欠陥部品を取り替えるか、または良
品をTABシートから取り出して新規なTABシート上に配設
する。

TBA工程後、このCu対Cuインター結線および電気的機
能テストは完了する。次いでこのユニットをカプセル化
する。モールド中に置く際に、この臨時支持台21がこの
TAB結線シート23を支える。樹脂をモールド中に注いで
ダイス31およびサーキットリーをカプセル化して全SIMM
回路に対するシングル共通パッケージを創る。上および
下回路はエッジ・コネクタ接点端子35が従来のPC基板に
見られるようなエッジ端子に類似して背向き位置に成る
ように位置させる。このモールドは、エッジ接点が電気
接触用に露出するように設計する。この樹脂はエッジ・
フィンガーの下部側だけを満たし支持するので、交互重
ね配置が創造され、この配置はエッジ接点、樹脂および
エッジ接点構造から成っている。

このモールド・パッケージの外部刻みには、必要に応
じてIRリフローまたは他のレーザ技術によりコンデンサ
を取り付ける。

不測の理由でダイ31を回路に取り付けた後に欠陥が生
じたら、この欠陥ダイ31を取り替える選択ができる。各
ダイ31は該ダイの周縁に非支持トレースの一部を有して
いる。この欠陥ダイ31は、該ダイ31に近接した非支持ト
レースのせん断、切断またはレーザ除去により、取り外
すことができる。I/Oトレースが適切にオーバーラップ
するように、既存回路と親和性のある一つの回路に予め
交換ダイ31をTABで取り付ける。この交換ダイ31は同一
のインター結線方法論を用いて該回路に電気的にジョイ
ントできる。この交換モジュールはCu対Cu拡散ボンデイ
ングまたは他の適当な方法で元のTAB回路23に取り付け
るが、方法としては拡散ボンドの方が好ましい。

このTAB幾何学的模様は多くの収容能力があるので、
このモジュールを濃密化できる機会を与える。冗長度／
ヒューズ手法を使用して余分なダイをダイ交換用に使用
できる。

本発明の方法ではバーンインは収率および信頼性の向
上のために使う。この再使用可能なテスト・モジュール
はバンプダイ31を収納し、加圧接触に必要な物理的支持
を与える。このテスト・モジュールは、各自の電気的I/
Oを有するダイ31を包含し、かつバーンインおよび後バ
ーンインの機能性、速度、および性能テストを通して電
気的にも物理的にも親和性のあるものである。これらの
テストビヒクルは機能テスターがX8またはX16機器構成
でテストできるように設計できるので、このテスターは
最適効率で操作できる。この機能テスト後、ダイ31を臨
時テストモジュールから外して次の工程に備える。

TAB技術の利点の一つは、公知のフレキシブル回路基
板技術と同一の機能を遂行するのに要する所要面積が低
減できることである。ここで全ダイ・レベルでの冗長
（redundancy）の思考を考慮に入れることができる。ダ
イ31が欠損した場合、欠損部品がテストで見つかり次
第、予備として待機中のオンボードダイ31をこれに代え
る。このTABスケーリングは追加ダイ31を収容する余地
を多分に残すが、それでもなお従来のSIMM2次元的プロ
フイルは維持できるはずである。

この連結ダイを接着した後、このCu対Cuインター結線
を形成し、かつ電気的機能テストが終了したら、次にカ
プセル化する。このTABサーキットリーをモールド中に
置く際にフレームで支える。樹脂をこのモールド中に注
ぎダイ31およびサーキットリーをカプセル化すると、必
要とする物理的支持が提供される。

この発明の機器構成は、個別のダイパッケージ、リー
ドフレーム、およびフレキシブル回路基板の必要性を排
除する。このモールドは、二つの背面層上のエッジ接点
フインガーがモールド表面上に位置するように設計され
ている。樹脂はこのエッジ・フインガーの下側のみを満
たして支持するので“エッジ接点”−“樹脂”−“エッ
ジ接点”のような、通常のフレキシブル回路基板のエッ
ジコネクタに類似した交互重ね構造ができる。

このモールド・パッケージの外側の溝はIRレフロー法
により必要に応じてコンデンサが取り付けられる。

第８図に見られるように、この発明の技術は、異なっ
た型のダイスを使用する回路に適用できる。この実施例
では、カプセル化したフレキシブル回路基板アセンブル
81にはPROM85およびDRAM87のバンクと共にマイクロプロ
セッサ83が組み立てられている。これにより小型コンピ
ュータのサーキットリーが形成される。ここに見られる
回路はエッジ・コネクタ89を具備し、これが制御回路ま
たは異種コンピュータのマザーボードのコネクタ・スロ
ット中への挿入を可能にする。

この技術は、シングル・基本パッケージ（パッケージ
81）中へのセパレート・ダイのアセンブルを可能にす
る。パッケージ81はVLSIに類似しているが、その構成部
分は別個の回路チップであり、これらはこのパッケージ
内にある。このワイヤー結線は予め決められるので、チ
ップを別個にカプセル化し、次いでこのカプセル化チッ
プを別個のICとして取り付ける費用が省略できる。

したがってこのカプセル化部品は、シングル構成部分
として供給される形態にある。この部品類は基板レベル
集積回路と呼称されるが、その理由は複数ダイスがシン
グル・フレキシブル回路基板上に集積されているからで
ある。

このパッケージ上の異なったデバイスをカプセル化に
先立ってテストできるので、個々の構成部分の製造にお
けるウエハー収率の変動がパッケージ81の製造における
対応累積欠陥率に影響を及ぼすことはない。アセンブル
に先立つ該テストでは、部品85や87のような部品が性能
的に適合するようになるので、これにより一層大きな総
体的な性能と信頼性の向上が提供される。このことは、
包括的使用部品としての品質的観点からはパラメータが
不合格な部品の利用をも可能にすると同時に、特殊応用
に対する信頼性において一層コンサーベート（conserva
tive）なマージュが確保されていることを意味する。

ここに記載のものは回路配列が極めて特殊な機器構成
であり、試験用組み立て台でもある。従って、装置の修
正は本発明の要旨を逸脱しない範囲において可能なこと
は明らかである。この発明は例えばシングル傾斜パッケ
ージ（SIP）回路のような各種の機器構成において製作
が可能である。この発明の教示は、つくり付けメモリを
有するコンピュータ回路以外の多数のデバイスにも利用
できる。

【図面の簡単な説明】

第１図（従来の技術）は、ワイヤーにより電気的にリー
ドフレームに接続している半導体デバイスの平面図であ
り；第２図（従来の技術）は、別個のメモリ・チップを用い
た公知SIMM基板図を示し；第３図は、臨時架台に取り付けた本発明によるTAB結線
シート図を示し；第４図は、本発明の好ましい一実施態様により製作した
回路モジュールの機器構成図を示し；第５図は、本発明に従い製作した単側フオーマット回路
モジュールの機器構成図を示し；第６図は、本発明に使用する試験用組み立て台を示す説
明図であり；第７図は、本発明に従って製作した両側フオーマット回
路モジュールの機器構成図を示し；第８図は、大規模回路デバイス形成用異種タイプのチッ
プを包含する回路の機器構成を示す説明図である。 17……接点パッド、21……臨時架台、23……TAB結線シ
ート（ポリマーシート）、25……回路トレース、27……
接点フインガー（TABリード）、31……半導体ダイス
（集積回路メモリ・デバイス）、35……エッジ・コネク
タ端子接点、39……バーンイン／試験用組み立て台。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 25/00

Claims

(57)【特許請求の範囲】

【請求項１】メモリ情報が、フオーマットにおけるアレ
イ中の一定選択数のメモリ・デバイスからの情報ビット
をアドレスすることにより得られるように一群のメモリ
回路デバイスを配列し、かつ一定選択数の該回路デバイスにおける各メモリ・デバイ
スからのビットを各バイトが包含するように、ビットの
フォーマットがメモリ・データのバイトを形成し、ここでの該ビットが各メモリ・デバイス上のマトリック
スの縦横列情報としてアドレスされるようなメモリ・ア
レイにおいて、該メモリ・アレイが：ａ）その上に一群のダイ受容部を有するシングル・ポリ
マーシートを包含する支持構造体であってテープ自動ボ
ンド（TAB）リードをその上に有し、かつ該ポリマーシ
ートの片面に第１セット電気回路トレース（25）を有
し、該TABパッドが該回路トレースと電気的に連通して
いる支持構造体；ｂ）一群の集積回路メモリ・デバイス（31）であって、
各デバイスが基板上に析出した回路エレメントから成
り、かつその上に析出した導電性バンプを有し、該集積
回路デバイスが該シングル・ポリマーシートの受容部の
隔離部内に位置し、導電性バンプにおいてTABパッドに
取り付けることによりポリマーシート（23）に連結され
て成り、さらに各々の該集積回路デバイスがそれぞれの
ダイ受容部内でポリマーシート上のTABリード（27）に
連結されて成る一群の集積回路メモリ・デバイス（3
1）；ｃ）ポリマーシートの該片側から隔離された一平面上の
第２セット回路トレースであって、該第２セット回路ト
レースが第２セット電気回路トレースと電気的に連通し
て成る第２セット回路トレース；ｄ）該回路トレースと電気的に連通する回路端子（35）
であって、該端子が予め決められた外部回路結線および
メモリ・アドレス・プロトコールに順応するようなパタ
ーンで配列して成る回路端子（35）；ｅ）該メモリ・アレイを機械的に安定化するための装置
であって、正規のサービス期間中に該ポリマーシート、
該メモリ・デバイスおよび該回路端子が電気的通信を維
持して成る装置；から成ることを特徴とするメモリ・アレイ。
【請求項２】特許請求の範囲第１項記載のメモリ・アレ
イであって、該メモリ・アレイを機械的に安定化するた
めの装置として回路端子を支持する機械的構造体を包含
する装置を用いて成ることをさらに特徴とするメモリ・
アレイ。
【請求項３】特許請求の範囲第２項記載のメモリ・アレ
イであって、該メモリ・アレイを機械的に安定化するた
めの手段として該ポリマーシートおよび該メモリ・デバ
イスをプラスチックカプセル化する手段を用いて成るこ
とをさらに特徴とするメモリ・アレイ。
【請求項４】特許請求の範囲第２項記載のメモリ・アレ
イであって、該メモリ・アレイを機械的に安定化するた
めにポリマーシートおよびメモリ・デバイスをプラスチ
ックカプセル化する手段において、回路端子を少なくと
も部分的に該カプセルを通して露出させる手段を用いて
成ることをさらに特徴とするメモリ・アレイ。
【請求項５】特許請求の範囲第２項記載のメモリ・アレ
イであって、回路端子をSIPピン機械構成に順応させて
成ることをさらに特徴とするメモリ・アレイ。
【請求項６】特許請求の範囲第１項記載のメモリ・アレ
イであって、該端子がSIMMエッジ・コネクタとして配列
されて成り、ここでのエッジ・コネクタがSIMM機器構成
メモリ・モジュールに対するデータ・バス・スロット中
に挿入可能であることを特徴とするメモリ・アレイ。
【請求項７】特許請求の範囲第１項記載のメモリ・アレ
イであって、該メモリ・アレイが：ａ）その上にテープ自動ボンド（TAB）パッドを有する
第２セット回路トレースであって、該TABパッドがポリ
マーシート上の回路トレースと電気的に連通して成る第
２セット回路トレース；ｂ）各デバイスが基板上に析出した回路エレメントから
成り、かつ基板上に析出した導電性バンプを有する集積
回路メモリ・デバイス第２群であって、該集積回路デバ
イスが該導電性バンプにおいて第２セット回路トレース
上のテープ自動ボンド・パッドに取り付けられて成る集
積回路メモリ・デバイス第２群；およびｃ）該メモリ・アレイを機械的に安定化するための装置
であって、該装置が集積回路メモリ・デバイスの該第２
群をさらに支持して成る装置；を用いて成ることを特徴とするメモリ・アレイ。
【請求項８】特許請求の範囲第１項記載のメモリ・アレ
イであって、ａ）該メモリ・デバイス上の縦横列の類似マトリクスに
配列された複数アドレスを有する各メモリ・デバイス；
およびｂ）横一列のメモリ・デバイスのアドレッシングであっ
て、アドレス指令に呼応して横一列のメモリ・デバイス
の各メモリ・デバイス上で縦横列に相当して遂行される
アドレッシング；を特徴とするメモリ・アレイ。
【請求項９】特許請求の範囲第１項記載のメモリ・アレ
イであって、メモリ・デバイスの縦一列がパリテイ情報を提供するよ
うな態様でパリテイ情報を提供する、各横列のメモリ・
デバイスの一つ；をさらに特徴とするメモリ・デバイス。
【請求項１０】特許請求の範囲第１項記載のメモリ・ア
レイであって、該メモリ・デバイスが：ａ）その上に読み出し書き込みビットを有するRAM半導
体デバイスから成るメモリ・デバイス：ｂ）メモリ・デバイス用縦横列可能なビットを有するデ
バイス；から成ることをさらに特徴とするメモリ・アレイ。
【請求項１１】特許請求の範囲第１項記載のメモリ・ア
レイであって、該メモリ・デバイスがDRAMであることを
さらに特徴とするメモリ・アレイ。
【請求項１２】特許請求の範囲第１項記載のメモリ・ア
レイであって、該メモリ・デバイスが：ａ）コンピュータからのアドレス信号に呼応し、かつ該
選択的エネイブルを可能ならしめるシーケンスにおいて
該メモリ・デバイスにアドレッシングするアドレス回
路；およびｂ）プログラム可能なアレイ論理回路から成る該アドレ
ス回路であって該プログラム可能なアレイ論理回路が、
メモリ・アレイ中のメモリ・デバイスのエネイブルを制
御して成るアドレス回路；から成ることをさらに特徴とするメモリ・アレイ。
【請求項１３】特許請求の範囲第１項記載のメモリ・ア
レイであって、該メモリ・デバイスが：ａ）メモリ・デバイス上で縦横列の類似マトリックスで
配列されて成るアドレスを有する各メモリ・デバイス；ｂ）アドレス指令に呼応して、メモリ・デバイスの横一
列の各メモリ・デバイス上の縦横列に相当してアドレッ
シングが遂行されて成る、横一列のメモリ・デバイスの
アドレッシング；ｃ）コンピュータからのアドレス信号に呼応し、かつ該
選択的エナブルメントを可能ならしめるシーケンスにお
いてメモリ・デバイスにアドレシングするアドレス回
路；ｄ）コンピュータからの信号に呼応して該アドレス回路
にアドレス信号を提供するためのドライバー；ｅ）コンピュータアドレス信号がメモリ・デバイスのシ
ングル横列を意図した信号レベルで提供される場合に、
該メモリ・デバイスの横複数列に起因する、メモリ・デ
バイスのシフトインピーダンス負荷を相殺するために使
用する成端コンデンサ；から成ることをさらに特徴とするメモリ・アレイ。