JPH0338737A - Ｃｐｕの暴走防止装置 - Google Patents
Ｃｐｕの暴走防止装置Info
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- JPH0338737A JPH0338737A JP1173505A JP17350589A JPH0338737A JP H0338737 A JPH0338737 A JP H0338737A JP 1173505 A JP1173505 A JP 1173505A JP 17350589 A JP17350589 A JP 17350589A JP H0338737 A JPH0338737 A JP H0338737A
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- 238000004891 communication Methods 0.000 claims abstract description 25
- 230000002265 prevention Effects 0.000 claims description 4
- 230000007246 mechanism Effects 0.000 abstract description 10
- 230000006378 damage Effects 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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- 210000004013 groin Anatomy 0.000 description 1
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- 239000000779 smoke Substances 0.000 description 1
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のＣＰＵを有し、互いに通信している電気
回路システムにおいてＣＰＵの暴走検出および、暴走後
の制御方法に関する。
回路システムにおいてＣＰＵの暴走検出および、暴走後
の制御方法に関する。
複数のＣＰＵを有し、互いに通信している電気回路シス
テムにおける従来の制御方法によれば、一つのＣＰＵが
暴走し通信が正常に行われなくなっても、残りのＣ’Ｐ
Ｕは勝′手にデータを送り続けるか、間違ったデータを
受信し続けるか、または通信が停止しその時のシステム
の状態を保ち続けるものであった。
テムにおける従来の制御方法によれば、一つのＣＰＵが
暴走し通信が正常に行われなくなっても、残りのＣ’Ｐ
Ｕは勝′手にデータを送り続けるか、間違ったデータを
受信し続けるか、または通信が停止しその時のシステム
の状態を保ち続けるものであった。
しかし前述の従来技術では、一つのＣＰＵが暴走すると
そのＣＰＵが制御している部分がでたらめな動作を始め
、通常は行ってはならないような危険な動作をする可能
性がある。またでたらめなデータを正常な残りのＣ，Ｐ
Ｕに送り続けるとそのデータを受信したＣＰＵは誤デー
タであることを知らず他のＣＰＵに命令を与えシステム
全体が誤動作をはじめる。さらに一つのＣＰＵが暴走す
ることでそのＣＰＵとの通信が停止してしまうと、その
暴走したＣＰＵの制御している部分がそのままの状態で
停止してしまうのみならず、暴走したＣＰＵとの通信が
途絶えたことによってシステム全体がそのままの状態で
停止し危険な状態を保ち続ける可能性がある。
そのＣＰＵが制御している部分がでたらめな動作を始め
、通常は行ってはならないような危険な動作をする可能
性がある。またでたらめなデータを正常な残りのＣ，Ｐ
Ｕに送り続けるとそのデータを受信したＣＰＵは誤デー
タであることを知らず他のＣＰＵに命令を与えシステム
全体が誤動作をはじめる。さらに一つのＣＰＵが暴走す
ることでそのＣＰＵとの通信が停止してしまうと、その
暴走したＣＰＵの制御している部分がそのままの状態で
停止してしまうのみならず、暴走したＣＰＵとの通信が
途絶えたことによってシステム全体がそのままの状態で
停止し危険な状態を保ち続ける可能性がある。
でたらめな動作が危険であることは言うまでもない。シ
ステム全体または一部分が任意の状態で停止したままで
も危険な場合があるのは、ある決まった動作デユーティ
でしか動作させないことを前提として設計されたものに
対して連続動作をさせるような状態でＣＰＵまたはシス
テム全体が停止したときである。−股間にこのような場
合、過度の発熱、過電流、過電圧によって発煙、発火、
爆発に至ることもある。
ステム全体または一部分が任意の状態で停止したままで
も危険な場合があるのは、ある決まった動作デユーティ
でしか動作させないことを前提として設計されたものに
対して連続動作をさせるような状態でＣＰＵまたはシス
テム全体が停止したときである。−股間にこのような場
合、過度の発熱、過電流、過電圧によって発煙、発火、
爆発に至ることもある。
いずれにしても、でたらめな動作をしたまま放置してお
くことや任意のタイミングでＣＰＵの動作を停止させた
まま放置することは機器の焼失や破壊につながり非常に
危険な状態に陥る可能性があるという課題を有する。
くことや任意のタイミングでＣＰＵの動作を停止させた
まま放置することは機器の焼失や破壊につながり非常に
危険な状態に陥る可能性があるという課題を有する。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、複数のＣＰＵを有し、互いに通信
している電気回路システムにおいてＣＰＵの暴走を互い
に監視し、暴走を検出すると安全な状態で停止または再
起動させるＣＰＵの暴走防止装置を提供するところにあ
る。
目的とするところは、複数のＣＰＵを有し、互いに通信
している電気回路システムにおいてＣＰＵの暴走を互い
に監視し、暴走を検出すると安全な状態で停止または再
起動させるＣＰＵの暴走防止装置を提供するところにあ
る。
本発明のＣＰＵの暴走防止装置は、複数のＣＰＵを有し
、互いに通信している電気回路システムにおいて、それ
ぞれのＣＰＵが相手との通信が途絶えたことを検出する
ことができる通信のプロトコル及びタイマ手段、通信が
途絶えたことを検出後システムを安全な状態に停止させ
る手段、またはシステムを再起動するシステムリセット
手段をそれぞれのＣＰＵに設けたことを特徴とする。
、互いに通信している電気回路システムにおいて、それ
ぞれのＣＰＵが相手との通信が途絶えたことを検出する
ことができる通信のプロトコル及びタイマ手段、通信が
途絶えたことを検出後システムを安全な状態に停止させ
る手段、またはシステムを再起動するシステムリセット
手段をそれぞれのＣＰＵに設けたことを特徴とする。
本発明の上記の構成によれば、常時それぞれのＣＰＵは
お互いに暴走を監視し合い暴走を検出すると残りの正常
なＣＰＵによってシステム全体を再起動するか、システ
ムリセットを制御するメインＣＰＵが暴走したことを検
出すると周辺のＣＰＵは自分自身を安全な状態で停止さ
せることができるのである。
お互いに暴走を監視し合い暴走を検出すると残りの正常
なＣＰＵによってシステム全体を再起動するか、システ
ムリセットを制御するメインＣＰＵが暴走したことを検
出すると周辺のＣＰＵは自分自身を安全な状態で停止さ
せることができるのである。
以下に示す実施例はシリアル通信で接続されている２つ
のＣＰＵ （メインＣＰＵとスレーブＣＰＵ）を持ちメ
インＣＰＵの命令でスレーブＣＰＵがメカニズムを制御
する高速プリンタに応用した例である。
のＣＰＵ （メインＣＰＵとスレーブＣＰＵ）を持ちメ
インＣＰＵの命令でスレーブＣＰＵがメカニズムを制御
する高速プリンタに応用した例である。
第１図は本発明の実施例における概構成図である。全体
はメインＣＰＵ部（１）、スレーブＣＰＵ部（２）、シ
ステムリセット手段（５）、メカニズム（６）から成り
、メインＣＰＵ部（１）およびスレーブＣＰＵ部（２）
内にはＣＰＵ間の通信が途絶えたことを知るためのタイ
マ手段（３）および（４）をそれぞれ持つ。
はメインＣＰＵ部（１）、スレーブＣＰＵ部（２）、シ
ステムリセット手段（５）、メカニズム（６）から成り
、メインＣＰＵ部（１）およびスレーブＣＰＵ部（２）
内にはＣＰＵ間の通信が途絶えたことを知るためのタイ
マ手段（３）および（４）をそれぞれ持つ。
シリアル通信は送信側が発生する同期クロック信号（１
０）に同期して送られるクロック同期式シリアルで、メ
インからスレーブへのデータ線（１１）、スレーブから
メインへのデータ線（９）、メインの送信を禁止するイ
ンヒビット信号（１２）とスレーブの送信を禁止するイ
ンヒビット信号（１３）から成る。インヒビット信号（
１２）および（１３〉はそれぞれスレーブのｂｕｓｙ、
メインのｂｕｓｙを相手に知らせ通信のタイミングをと
るためである。
０）に同期して送られるクロック同期式シリアルで、メ
インからスレーブへのデータ線（１１）、スレーブから
メインへのデータ線（９）、メインの送信を禁止するイ
ンヒビット信号（１２）とスレーブの送信を禁止するイ
ンヒビット信号（１３）から成る。インヒビット信号（
１２）および（１３〉はそれぞれスレーブのｂｕｓｙ、
メインのｂｕｓｙを相手に知らせ通信のタイミングをと
るためである。
システムリセット手段（５）はメインＣＰＵ側にありメ
インがスレーブの暴走を検出しリセットリクエスト信号
（７）を発生するとシステムリセット信号（８）を出力
しシステム全体に再起動をかける。
インがスレーブの暴走を検出しリセットリクエスト信号
（７）を発生するとシステムリセット信号（８）を出力
しシステム全体に再起動をかける。
第２図は本発明の実施例における詳細な構成図である。
メインＣＰＵ部（１）とスレーブＣＰＵ部（２）の内部
における関係要素とその接続を示す。内部における関係
要素はメインＣＰＵ部（１）スレーブＣＰＵ部（２〉と
もに同じで、それぞれＣＰＵコア（１５）（１６）、タ
イマ手段（３）（１４）、シリアル・コミュニケーショ
ン・コントローラ（１７）（１８）、ボート・コントロ
ーラ（１９）（２０）、外部インタラブド・コントロー
ラ（２１）（２２）から構成されている。
における関係要素とその接続を示す。内部における関係
要素はメインＣＰＵ部（１）スレーブＣＰＵ部（２〉と
もに同じで、それぞれＣＰＵコア（１５）（１６）、タ
イマ手段（３）（１４）、シリアル・コミュニケーショ
ン・コントローラ（１７）（１８）、ボート・コントロ
ーラ（１９）（２０）、外部インタラブド・コントロー
ラ（２１）（２２）から構成されている。
タイマ手段（３）（１４）はメインとスレーブ間の通信
が途絶えたことをお互いの応答が一定時間以上なくなっ
たことで判断するためのタイマで、通常はお互いの応答
があるたびにリセットする。
が途絶えたことをお互いの応答が一定時間以上なくなっ
たことで判断するためのタイマで、通常はお互いの応答
があるたびにリセットする。
応答がなくなるとリセットされずにカウントを続け、一
定値（一定時間）を越えるとタイマインタラブド信号（
２５）（２６）を発生し通信が途絶えたことをＣＰＵコ
ア（１５’）（１６）に伝え相手の暴走に対する処理を
要求する。
定値（一定時間）を越えるとタイマインタラブド信号（
２５）（２６）を発生し通信が途絶えたことをＣＰＵコ
ア（１５’）（１６）に伝え相手の暴走に対する処理を
要求する。
シリアル・コミュニケーション・コントローラ（１７）
（１８）を同期クロック信号（１０）に同期してデータ
が送られるクロック同期式シリアルの同期クロック信号
（１０）、メインからスレーブへのデータ線（１１）、
スレーブからメインへのデータ線（９）を制御、受
信完了時には受信完了のインタラブド（２３）（２４）
を発生し相手からの通信があったことをＣＰＵコア（１
５）（１６）に伝え通信に対するデータ処理を要求する
。
（１８）を同期クロック信号（１０）に同期してデータ
が送られるクロック同期式シリアルの同期クロック信号
（１０）、メインからスレーブへのデータ線（１１）、
スレーブからメインへのデータ線（９）を制御、受
信完了時には受信完了のインタラブド（２３）（２４）
を発生し相手からの通信があったことをＣＰＵコア（１
５）（１６）に伝え通信に対するデータ処理を要求する
。
ボート・コントローラ（１９）（２０）、外部インタラ
ブド・コントローラ（２１）（２２）はメインとスレー
ブ間の通信に関して言えば、メインの送信を禁止するイ
ンヒビット信号（１２）とスレーブの送信を禁止するイ
ンヒビット信号（１３）を制御する。インヒビット信号
は発生（出力）する側がボート・コントローラ（１９）
（２０）によって行われ、入力側は処理効率を考えてイ
ンタラブドとして扱うために外部インタラブド・コント
ローラ（２１）（２２）に接続され、インヒビットの解
除（ｒｅａｄｙ）になったとき外部インタラブド信号（
２７）（２８）を発生し、ＣＰＵコア（１５）（１６）
に次のデータ送信を要求する。
ブド・コントローラ（２１）（２２）はメインとスレー
ブ間の通信に関して言えば、メインの送信を禁止するイ
ンヒビット信号（１２）とスレーブの送信を禁止するイ
ンヒビット信号（１３）を制御する。インヒビット信号
は発生（出力）する側がボート・コントローラ（１９）
（２０）によって行われ、入力側は処理効率を考えてイ
ンタラブドとして扱うために外部インタラブド・コント
ローラ（２１）（２２）に接続され、インヒビットの解
除（ｒｅａｄｙ）になったとき外部インタラブド信号（
２７）（２８）を発生し、ＣＰＵコア（１５）（１６）
に次のデータ送信を要求する。
スレーブ側のボート・コントローラ（２０〉の出力はま
たメカニズム駆動手段（３１）を通してメカニズム（６
）を制御する。スレーブがメインの暴走を検出した場合
、メカニズムを安全に停止させその後スレーブ自身の機
能を停止させる必要があるため、このボート・コントロ
ーラ（２０）の出力制御でメカニズム（６）が全部オフ
の状態にできるような機能をメカニズム駆動手段（３１
）は持つ。
たメカニズム駆動手段（３１）を通してメカニズム（６
）を制御する。スレーブがメインの暴走を検出した場合
、メカニズムを安全に停止させその後スレーブ自身の機
能を停止させる必要があるため、このボート・コントロ
ーラ（２０）の出力制御でメカニズム（６）が全部オフ
の状態にできるような機能をメカニズム駆動手段（３１
）は持つ。
メイン側のボート・コントローラ（１９）の出力の一つ
はリセットリクエスト信号（７）としてシステムリセッ
ト手段（５）に接続されている。
はリセットリクエスト信号（７）としてシステムリセッ
ト手段（５）に接続されている。
メインがスレーブの暴走を検出した場合、リセットリク
エスト信号（７）を発生しシステム全体にリセットをか
け再起動が行われる。
エスト信号（７）を発生しシステム全体にリセットをか
け再起動が行われる。
第３図は本発明の実施例におけるメインとスレーブ間の
通信のプロトコルを示すフローチャート図である。この
プロトコルはメインもスレーブも同じであるが、暴走を
検出した後の処理がメインの場合はシステムリセット（
４４）（５０）をかけ、システムの再起動（４６）（５
２）をするのに対して、スレーブはメカニズムをすべて
オフして（４５）（５１）、ループする（（４７）（５
３））。
通信のプロトコルを示すフローチャート図である。この
プロトコルはメインもスレーブも同じであるが、暴走を
検出した後の処理がメインの場合はシステムリセット（
４４）（５０）をかけ、システムの再起動（４６）（５
２）をするのに対して、スレーブはメカニズムをすべて
オフして（４５）（５１）、ループする（（４７）（５
３））。
通信は１バイト送信を相手の発生するインヒビット信号
を見ながら相手がｒｅａｄｙになったことを確かめて行
い（３２）（３３）、送信が完了しく３４）受信ができ
る状態になったところで自分の発生するインヒビット信
号を解除（３５）。
を見ながら相手がｒｅａｄｙになったことを確かめて行
い（３２）（３３）、送信が完了しく３４）受信ができ
る状態になったところで自分の発生するインヒビット信
号を解除（３５）。
（ｒｅａｄｙを相手に知らせる。）送信と受信は必ず１
バイトづつ交互に行い、受信が完了すると（３７）すぐ
に自分のインヒビット信号を発生（３８）（相手にｂｕ
ｓｙを知らせ）、受信データの処理をしく３９）、次の
送信データを作り（４０）相手の発生するインヒビット
信号を見ながら送信のタイミングを待つ（３２）。
バイトづつ交互に行い、受信が完了すると（３７）すぐ
に自分のインヒビット信号を発生（３８）（相手にｂｕ
ｓｙを知らせ）、受信データの処理をしく３９）、次の
送信データを作り（４０）相手の発生するインヒビット
信号を見ながら送信のタイミングを待つ（３２）。
送信と受信は必ず１バイトづつ交互に行うプロトコルで
あるから、相手が暴走した場合、応答がなくなる可能性
がほとんどであることを利用して受信データ待ちの時間
（４８）と相手がｒｅａｄｙになるまでの送信待ちの時
間（４２）に制限を設け、タイマ手段によって前記２つ
の時間を計りタイムアウトになると相手が暴走したとみ
なしてメインの場合はシステムリセット（４４）（５０
，）をかけシステムの再起動をしく４６）（５２）、ス
レーブはメカニズムをすべてオフして（４５）（５１）
ループする（（４７）（５３））。
あるから、相手が暴走した場合、応答がなくなる可能性
がほとんどであることを利用して受信データ待ちの時間
（４８）と相手がｒｅａｄｙになるまでの送信待ちの時
間（４２）に制限を設け、タイマ手段によって前記２つ
の時間を計りタイムアウトになると相手が暴走したとみ
なしてメインの場合はシステムリセット（４４）（５０
，）をかけシステムの再起動をしく４６）（５２）、ス
レーブはメカニズムをすべてオフして（４５）（５１）
ループする（（４７）（５３））。
以上述べたように本発明によれば、複数のＣＰＵを有し
、互いに通信している電気回路システムにおいて、ＣＰ
Ｕが暴走した結果、でたらめな動作をしたまま放置して
おくことや、任意のタイミングでＣＰＵの正常な機能を
停止させたまま放置することから起こる機器の、焼失や
破壊□につながる危険な状態を回避できるという効果が
ある。
、互いに通信している電気回路システムにおいて、ＣＰ
Ｕが暴走した結果、でたらめな動作をしたまま放置して
おくことや、任意のタイミングでＣＰＵの正常な機能を
停止させたまま放置することから起こる機器の、焼失や
破壊□につながる危険な状態を回避できるという効果が
ある。
第１図は本発明の実施例における概構成図である。
第２図は本発明の実施例における詳細な構成図である。
第３図は本発明の実施例におけるメインとスレーブ間の
通信のプロトコルを示すフローチャート図である。 以 上
通信のプロトコルを示すフローチャート図である。 以 上
Claims (1)
- 複数のＣＰＵを有し、互いに通信している電気回路シス
テムのＣＰＵの暴走防止装置において、それぞれのＣＰ
Ｕが相手との通信が途絶えたことを検出することができ
る通信のプロトコル及びタイマ手段、通信が途絶えたこ
とを検出後システムを安全な状態に停止させる手段、ま
たはシステムを再起動するシステムリセット手段をそれ
ぞれのＣＰＵに設けたことを特徴とするＣＰＵの暴走防
止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173505A JPH0338737A (ja) | 1989-07-05 | 1989-07-05 | Ｃｐｕの暴走防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173505A JPH0338737A (ja) | 1989-07-05 | 1989-07-05 | Ｃｐｕの暴走防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338737A true JPH0338737A (ja) | 1991-02-19 |
Family
ID=15961770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173505A Pending JPH0338737A (ja) | 1989-07-05 | 1989-07-05 | Ｃｐｕの暴走防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459161B1 (en) | 1998-11-10 | 2002-10-01 | Nec Corporation | Semiconductor device with connection terminals in the form of a grid array |
| US6707773B2 (en) | 2000-04-20 | 2004-03-16 | Nec Corporation | Optical head and optical information recording and playback apparatus |
-
1989
- 1989-07-05 JP JP1173505A patent/JPH0338737A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459161B1 (en) | 1998-11-10 | 2002-10-01 | Nec Corporation | Semiconductor device with connection terminals in the form of a grid array |
| US6707773B2 (en) | 2000-04-20 | 2004-03-16 | Nec Corporation | Optical head and optical information recording and playback apparatus |
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