JP2004153210A - 積層半導体構造 - Google Patents
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Abstract
【課題】更なる小型化、薄型化が可能なチップスタック構造の半導体装置を得る。
【解決手段】１層目の配線基板２ｂは、その貫通口内に半導体チップ１ａを収容する。１層目の半導体チップ１ａ及び配線基板２ｂは、それぞれベース基板１ａにフリップチップボンディングされ、ベース基板２ａ上に搭載される。２層目の配線基板２ｃは、その貫通口内に半導体チップ１ｂを収容する。２層目の半導体チップ１ｂ及び配線基板２ｃは、１層目の半導体チップ１ａよりも平面方向外側で、それぞれ２層目の配線基板２ｂにフリップチップボンディングされ、配線基板２ｂ上に搭載される。
【選択図】 図１
【解決手段】１層目の配線基板２ｂは、その貫通口内に半導体チップ１ａを収容する。１層目の半導体チップ１ａ及び配線基板２ｂは、それぞれベース基板１ａにフリップチップボンディングされ、ベース基板２ａ上に搭載される。２層目の配線基板２ｃは、その貫通口内に半導体チップ１ｂを収容する。２層目の半導体チップ１ｂ及び配線基板２ｃは、１層目の半導体チップ１ａよりも平面方向外側で、それぞれ２層目の配線基板２ｂにフリップチップボンディングされ、配線基板２ｂ上に搭載される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、積層半導体構造に関し、更に詳しくは、複数の半導体チップを積層したチップスタック構造の半導体装置に関する。
【０００２】
【従来の技術】
携帯電話や、デジタルスチルカメラ、ＰＤＡなどのハンディ端末機器では、その機能が高機能化すると共に、機器の小型化や、薄型化、軽量化が進んでいる。これらのハンディ端末機器に搭載する半導体装置では、１つの半導体装置に２つ以上の半導体チップを積層して収納したチップスタック構造が採用され、半導体装置の実装面積を削減して機器の小型化を可能にしている。チップスタック構造を採用した半導体装置として、例えば、特開２００１−１４４２０３号公報（特許文献１）には、２つの半導体チップを積層したキャビティダウン型ＢＧＡパッケージが記載されている。
【０００３】
【特許文献１】
特開２００１−１４４２０３号公報
【０００４】
図３は、特許文献１に記載のキャビティダウン型ＢＧＡパッケージの構造を示している。このＢＧＡパッケージ２０では、積層されたプリント基板２３をザクリ加工して階段状のキャビティ２５を形成し、キャビティ２５内に２つの半導体チップ２１ａ、２１ｂを順次に積層している。各半導体チップ２１ａ、２１ｂと、プリント基板２３との配線接続には、ボンディングワイヤ２６が用いられ、対応する半導体チップ２１ａ、２１ｂ上の端子と、プリント基板２３上の端子とが電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
ところで、従来のチップスタック構造のパッケージでは、一般に、積層された半導体チップのうち、最下位（最下層側）の半導体チップ以外の半導体チップへの接続には、図３に示すようなボンディングワイヤ２６が用いられている。このような構造のため、図３に示すように、半導体チップ２１ｂの更に外側に、ボンディングワイヤを接続するための領域が必要となる。このため、半導体装置は、最もサイズが大きい半導体チップ２１ｂのサイズよりも平面形状が大きくなり、半導体装置の小型化に限界があった。また、各半導体チップ２１ａ、２２ｂの上側（積層方向）には、ボンディングワイヤ２６を収容する空間が必要となり、半導体装置の薄型化にも限界があった。
【０００６】
本発明は、チップスタック構造のパッケージを採用した積層半導体構造を改良し、更なる小型化や薄型化が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の視点の積層半導体構造は、第１層部材を構成する第１の配線基板と、該第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の貫通口内に収容される第２層部材と、前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口内に収容される第３層部材とを備え、前記第２の半導体チップは、前記第１の半導体チップよりも平面方向外側でフリップチップボンディングされることを特徴とする。
【０００８】
本発明の第１の視点の積層半導体構造では、積層されて第２層部材及び第３層部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。従来の積層半導体構造では、最下層側以外の半導体チップと配線基板とがワイヤボンディングによって接続されていたため、半導体チップの平面方向外側及び積層方向にボンディングワイヤを収容する空間（領域）が必要であった。本発明では、積層される全ての半導体チップについてフリップチップボンディング構造を採用することで、従来の積層半導体構造では必要とされていたワイヤボンディングのための空間を不要とし、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。なお、第３層部材は、半導体チップ及び配線基板により構成される複数の層により構成されてもよい。
【０００９】
本発明の第２の視点の積層半導体構造は、第１層部材を構成する第１の配線基板と、該第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の凹部又は貫通口内に収容される第２層部材と、前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口又は凹部内に収容される第３層部材とを備え、前記第２の半導体チップと、前記第１の半導体チップとが実質的に同じ平面形状を有することを特徴とする。
【００１０】
本発明の第２の視点の積層半導体構造では、積層されて第２層部材及び第３層部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。従来の積層半導体構造では、最下層側以外の半導体チップと配線基板とがワイヤボンディングによって接続されたいたため、半導体チップの平面方向外側及び積層方向にボンディングワイヤを収容する空間が必要であった。本発明では、フリップチップボンディングを採用することで、従来の構造では必要とされていたワイヤボンディングのための空間を不要とし、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。また、第１及び第２の半導体チップの少なくとも一方が凹部に収容され、第１及び第２の半導体チップは、配線基板を介して積層されるため、第１及び第２の半導体チップのサイズを同じサイズにすることができる。なお、第３層部材は、半導体チップ及び配線基板により構成される複数の層により構成されてもよい。
【００１１】
本発明の積層半導体構造では、前記第１層部材から前記第３層部材までが、実質的に同じ平面形状を有することが好ましい。この場合、第１層部材から第３層部材までが、実質的に直方体形状を形成するコンパクトな積層半導体構造を得ることができる。
【００１２】
また、本発明の積層半導体構造では、前記半導体チップのそれぞれは、対応する配線基板と実質的に同じ厚みを有することが好ましい。この場合、積層方向の無駄な空間が更に減少し、この積層半導体構造を採用した半導体装置では、更なる薄型化が可能となる。
【００１３】
本発明の積層半導体構造では、前記第３の配線基板にフリップチップボンディングされて、前記第３の配線基板に搭載される第３の半導体チップから成る第４層部材を備え、該第３の半導体チップは、前記第１の配線基板と実質的に同じ平面形状を有することが好ましい。この場合、第４層目を構成する第３の半導体チップの平面外側方向に、従来の積層半導体構造では必要とされたワイヤボンディングを収容する空間が不要となり、第３の半導体チップと第１の配線基板とを同じサイズにすることができる。このため、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化が可能となる。
【００１４】
本発明の積層半導体構造では、前記半導体チップのそれぞれは、対応する配線基板の貫通口と実質的に同じ平面形状を有することが好ましい。この場合、各半導体チップの外側方向の無駄な空間が減少し、この積層半導体構造を採用した半導体装置では、更なる小型化が可能となる。
【００１５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例の半導体装置の断面を示している。この半導体装置１０は、積層される３つの半導体チップ１ａ、１ｂ、１ｃ、及び、配線基板２ａ、２ｂ、２ｃと、外部端子４とを備え、チップスタック型のパッケージとして構成される。半導体チップ１ａ、１ｂ、１ｃは、それぞれが所定の機能を有する半導体チップとして構成される。配線基板２ａ、２ｂ、２ｃには、各半導体チップ１ａ、１ｂ、１ｃに電源や信号を供給するための配線が施される。
【００１６】
各半導体チップ１ａ、１ｂ、１ｃは、その下層側の半導体チップよりも大きなサイズを有する。第１層部材を構成するベースとなる配線基板（以下、ベース基板と呼ぶ）２ａは、その裏面に複数の外部端子（ボール端子）４を備え、アンダーフィル樹脂５を介して、第２層部材を構成する半導体チップ１ａ及び配線基板２ｂを搭載する。配線基板２ｂは、最下層（第２層）の半導体チップ１ａとほぼ同じ大きさの貫通孔を有し、その貫通孔の中に半導体チップ１ａを収容する。第２層の半導体チップ１ａ及び配線基板２ｂは、アンダーフィル樹脂５を介して、第３層部材を構成する半導体チップ１ｂ及び配線基板２ｃを搭載する。
【００１７】
配線基板２ｃは、中間層（第３層）の半導体チップ１ｂとほぼ同じ大きさの貫通孔を有し、その貫通孔の中に半導体チップ１ｂを収容する。第３層の半導体チップ１ｂ及び配線基板２ｃは、アンダーフィル樹脂５を介して、第４層部材を構成する最上層（第４層）の半導体チップ１ｃを搭載する。第４層の半導体チップ１ｃは、ベース配線基板２ａと、ほぼ同じ大きさのサイズを有する。各半導体チップ１ａ、１ｂ、１ｃ及び配線基板２ｂ、２ｃは、裏面側にバンプ３を有し、下層側の配線基板とフリップチップ接続により電気的に接続する。
【００１８】
図１に示す半導体装置は、例えば、下層側から順次に半導体チップ及び配線基板を積層することで得られる。まず、ベース基板２ａに、第２層の半導体チップ１ａ及び配線基板２ｂをバンプ３にて電気的に接続し、次いで、第２層の配線基板２ｂ上に第３層の半導体チップ１ｂ及び配線基板２ｃをバンプ３にて電気的に接続する。さらに、第３層の配線基板２ｃ上に、第４層の半導体チップ１ｃをバンプ３にて電気的に接続する。各層の間には、毛細管現象を利用して、アンダーフィル樹脂５を充填する。最後に、第１層のベース基板２ａの裏面に外部端子４を形成する。
【００１９】
本実施形態例では、下層側の半導体チップよりもサイズの大きな半導体チップを、下層側の基板上に積層してチップスタック型の半導体装置を得る。全ての半導体チップは、下層側の基板とフリップチップ接続により接続するため、従来、チップスタック型の半導体装置において半導体チップの平面外側方向の領域に必要としていたワイヤボンディングを収容する空間を必要としない。このため、最上層の半導体チップ１のサイズを、ベース基板２ａのサイズと同じにすることができ、半導体装置の小型化が可能となる。また、ワイヤボンディングを収容する積層方向の空間を不要とすることで、半導体装置の薄型化が可能となる。
【００２０】
上記実施形態例では、最下層の半導体チップ１ａと、中間層の半導体チップ１ｂとが異なるサイズを有する例を説明したが、半導体チップ１ａ、１ｂは、同じサイズで構成されていてもよい。図２は、本発明の一実施形態例の半導体装置の別の例を示している。この半導体装置１０Ａでは、第２層の半導体チップ１ａと第３層の半導体チップ１ｂとが同じサイズに構成され、第２層の配線基板２ｂｂは、非貫通孔（凹部）６内に第２層の半導体チップ１ａを収容している。
【００２１】
図１では、第３層の半導体チップ１ｂのサイズが、第２層の半導体チップ１ａのサイズよりも大きいため、第３層の半導体チップ１ｂのバンプ３は、第２層の半導体チップ１ａの外側の位置で、第２層の配線基板２ｂに接続している。図２では、第２層の配線基板２ｂｂは、非貫通孔６により１層目の半導体チップ１ａを収容し、半導体チップ１ａの直上の表面側に端子を備え、この端子で第３層の半導体チップ１ｂのバンプ３と接続する。このようにすることで、第２層の半導体チップ１ａと同サイズの半導体チップ１ｂを、第２層の配線基板２ｂｂ上に積層することができる。
【００２２】
なお、同じサイズの半導体チップを積層する際には、図２に示す非貫通孔６を形成する代わりに、図１に示す第２層の配線基板２ｂと第３層の配線基板２ｃとの間に、別の配線基板を挟んでもよい。また、上記実施形態例では、３つの半導体チップ１ａ、１ｂ、１ｃが積層される例を示したが、中間層は、積層された複数の層の半導体チップ及び基板で構成されていてもよい。また、第２層及び第３層の配線基板２ｂ、２ｃは、半導体チップ１ａ又は１ｂとほぼ同じサイズの貫通孔又は非貫通孔で半導体チップを収容する例を示したが、基板は上層側の半導体チップ及び基板に信号や電源を供給できればよく、同層の半導体チップとほぼ同じサイズの貫通孔又は非貫通孔で半導体チップを収容していなくてもよい。
【００２３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の積層半導体構造は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した積層半導体構造も、本発明の範囲に含まれる。
【００２４】
【発明の効果】
以上説明したように、本発明の積層半導体構造は、積層されて２層目部材及び３層目部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。このため、従来の構造では必要とされていたワイヤボンディングのための空間が必要なくなり、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置の構成を示す断面図。
【図２】本発明の一実施形態例の半導体装置の構成の別例を示す断面図。
【図３】従来の半導体装置の構成を示す断面図。
【符号の説明】
１：半導体チップ
２：配線
３：バンプ
４：外部端子
５：アンダーフィル樹脂
６：非貫通孔
【発明の属する技術分野】
本発明は、積層半導体構造に関し、更に詳しくは、複数の半導体チップを積層したチップスタック構造の半導体装置に関する。
【０００２】
【従来の技術】
携帯電話や、デジタルスチルカメラ、ＰＤＡなどのハンディ端末機器では、その機能が高機能化すると共に、機器の小型化や、薄型化、軽量化が進んでいる。これらのハンディ端末機器に搭載する半導体装置では、１つの半導体装置に２つ以上の半導体チップを積層して収納したチップスタック構造が採用され、半導体装置の実装面積を削減して機器の小型化を可能にしている。チップスタック構造を採用した半導体装置として、例えば、特開２００１−１４４２０３号公報（特許文献１）には、２つの半導体チップを積層したキャビティダウン型ＢＧＡパッケージが記載されている。
【０００３】
【特許文献１】
特開２００１−１４４２０３号公報
【０００４】
図３は、特許文献１に記載のキャビティダウン型ＢＧＡパッケージの構造を示している。このＢＧＡパッケージ２０では、積層されたプリント基板２３をザクリ加工して階段状のキャビティ２５を形成し、キャビティ２５内に２つの半導体チップ２１ａ、２１ｂを順次に積層している。各半導体チップ２１ａ、２１ｂと、プリント基板２３との配線接続には、ボンディングワイヤ２６が用いられ、対応する半導体チップ２１ａ、２１ｂ上の端子と、プリント基板２３上の端子とが電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
ところで、従来のチップスタック構造のパッケージでは、一般に、積層された半導体チップのうち、最下位（最下層側）の半導体チップ以外の半導体チップへの接続には、図３に示すようなボンディングワイヤ２６が用いられている。このような構造のため、図３に示すように、半導体チップ２１ｂの更に外側に、ボンディングワイヤを接続するための領域が必要となる。このため、半導体装置は、最もサイズが大きい半導体チップ２１ｂのサイズよりも平面形状が大きくなり、半導体装置の小型化に限界があった。また、各半導体チップ２１ａ、２２ｂの上側（積層方向）には、ボンディングワイヤ２６を収容する空間が必要となり、半導体装置の薄型化にも限界があった。
【０００６】
本発明は、チップスタック構造のパッケージを採用した積層半導体構造を改良し、更なる小型化や薄型化が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の視点の積層半導体構造は、第１層部材を構成する第１の配線基板と、該第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の貫通口内に収容される第２層部材と、前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口内に収容される第３層部材とを備え、前記第２の半導体チップは、前記第１の半導体チップよりも平面方向外側でフリップチップボンディングされることを特徴とする。
【０００８】
本発明の第１の視点の積層半導体構造では、積層されて第２層部材及び第３層部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。従来の積層半導体構造では、最下層側以外の半導体チップと配線基板とがワイヤボンディングによって接続されていたため、半導体チップの平面方向外側及び積層方向にボンディングワイヤを収容する空間（領域）が必要であった。本発明では、積層される全ての半導体チップについてフリップチップボンディング構造を採用することで、従来の積層半導体構造では必要とされていたワイヤボンディングのための空間を不要とし、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。なお、第３層部材は、半導体チップ及び配線基板により構成される複数の層により構成されてもよい。
【０００９】
本発明の第２の視点の積層半導体構造は、第１層部材を構成する第１の配線基板と、該第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の凹部又は貫通口内に収容される第２層部材と、前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口又は凹部内に収容される第３層部材とを備え、前記第２の半導体チップと、前記第１の半導体チップとが実質的に同じ平面形状を有することを特徴とする。
【００１０】
本発明の第２の視点の積層半導体構造では、積層されて第２層部材及び第３層部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。従来の積層半導体構造では、最下層側以外の半導体チップと配線基板とがワイヤボンディングによって接続されたいたため、半導体チップの平面方向外側及び積層方向にボンディングワイヤを収容する空間が必要であった。本発明では、フリップチップボンディングを採用することで、従来の構造では必要とされていたワイヤボンディングのための空間を不要とし、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。また、第１及び第２の半導体チップの少なくとも一方が凹部に収容され、第１及び第２の半導体チップは、配線基板を介して積層されるため、第１及び第２の半導体チップのサイズを同じサイズにすることができる。なお、第３層部材は、半導体チップ及び配線基板により構成される複数の層により構成されてもよい。
【００１１】
本発明の積層半導体構造では、前記第１層部材から前記第３層部材までが、実質的に同じ平面形状を有することが好ましい。この場合、第１層部材から第３層部材までが、実質的に直方体形状を形成するコンパクトな積層半導体構造を得ることができる。
【００１２】
また、本発明の積層半導体構造では、前記半導体チップのそれぞれは、対応する配線基板と実質的に同じ厚みを有することが好ましい。この場合、積層方向の無駄な空間が更に減少し、この積層半導体構造を採用した半導体装置では、更なる薄型化が可能となる。
【００１３】
本発明の積層半導体構造では、前記第３の配線基板にフリップチップボンディングされて、前記第３の配線基板に搭載される第３の半導体チップから成る第４層部材を備え、該第３の半導体チップは、前記第１の配線基板と実質的に同じ平面形状を有することが好ましい。この場合、第４層目を構成する第３の半導体チップの平面外側方向に、従来の積層半導体構造では必要とされたワイヤボンディングを収容する空間が不要となり、第３の半導体チップと第１の配線基板とを同じサイズにすることができる。このため、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化が可能となる。
【００１４】
本発明の積層半導体構造では、前記半導体チップのそれぞれは、対応する配線基板の貫通口と実質的に同じ平面形状を有することが好ましい。この場合、各半導体チップの外側方向の無駄な空間が減少し、この積層半導体構造を採用した半導体装置では、更なる小型化が可能となる。
【００１５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例の半導体装置の断面を示している。この半導体装置１０は、積層される３つの半導体チップ１ａ、１ｂ、１ｃ、及び、配線基板２ａ、２ｂ、２ｃと、外部端子４とを備え、チップスタック型のパッケージとして構成される。半導体チップ１ａ、１ｂ、１ｃは、それぞれが所定の機能を有する半導体チップとして構成される。配線基板２ａ、２ｂ、２ｃには、各半導体チップ１ａ、１ｂ、１ｃに電源や信号を供給するための配線が施される。
【００１６】
各半導体チップ１ａ、１ｂ、１ｃは、その下層側の半導体チップよりも大きなサイズを有する。第１層部材を構成するベースとなる配線基板（以下、ベース基板と呼ぶ）２ａは、その裏面に複数の外部端子（ボール端子）４を備え、アンダーフィル樹脂５を介して、第２層部材を構成する半導体チップ１ａ及び配線基板２ｂを搭載する。配線基板２ｂは、最下層（第２層）の半導体チップ１ａとほぼ同じ大きさの貫通孔を有し、その貫通孔の中に半導体チップ１ａを収容する。第２層の半導体チップ１ａ及び配線基板２ｂは、アンダーフィル樹脂５を介して、第３層部材を構成する半導体チップ１ｂ及び配線基板２ｃを搭載する。
【００１７】
配線基板２ｃは、中間層（第３層）の半導体チップ１ｂとほぼ同じ大きさの貫通孔を有し、その貫通孔の中に半導体チップ１ｂを収容する。第３層の半導体チップ１ｂ及び配線基板２ｃは、アンダーフィル樹脂５を介して、第４層部材を構成する最上層（第４層）の半導体チップ１ｃを搭載する。第４層の半導体チップ１ｃは、ベース配線基板２ａと、ほぼ同じ大きさのサイズを有する。各半導体チップ１ａ、１ｂ、１ｃ及び配線基板２ｂ、２ｃは、裏面側にバンプ３を有し、下層側の配線基板とフリップチップ接続により電気的に接続する。
【００１８】
図１に示す半導体装置は、例えば、下層側から順次に半導体チップ及び配線基板を積層することで得られる。まず、ベース基板２ａに、第２層の半導体チップ１ａ及び配線基板２ｂをバンプ３にて電気的に接続し、次いで、第２層の配線基板２ｂ上に第３層の半導体チップ１ｂ及び配線基板２ｃをバンプ３にて電気的に接続する。さらに、第３層の配線基板２ｃ上に、第４層の半導体チップ１ｃをバンプ３にて電気的に接続する。各層の間には、毛細管現象を利用して、アンダーフィル樹脂５を充填する。最後に、第１層のベース基板２ａの裏面に外部端子４を形成する。
【００１９】
本実施形態例では、下層側の半導体チップよりもサイズの大きな半導体チップを、下層側の基板上に積層してチップスタック型の半導体装置を得る。全ての半導体チップは、下層側の基板とフリップチップ接続により接続するため、従来、チップスタック型の半導体装置において半導体チップの平面外側方向の領域に必要としていたワイヤボンディングを収容する空間を必要としない。このため、最上層の半導体チップ１のサイズを、ベース基板２ａのサイズと同じにすることができ、半導体装置の小型化が可能となる。また、ワイヤボンディングを収容する積層方向の空間を不要とすることで、半導体装置の薄型化が可能となる。
【００２０】
上記実施形態例では、最下層の半導体チップ１ａと、中間層の半導体チップ１ｂとが異なるサイズを有する例を説明したが、半導体チップ１ａ、１ｂは、同じサイズで構成されていてもよい。図２は、本発明の一実施形態例の半導体装置の別の例を示している。この半導体装置１０Ａでは、第２層の半導体チップ１ａと第３層の半導体チップ１ｂとが同じサイズに構成され、第２層の配線基板２ｂｂは、非貫通孔（凹部）６内に第２層の半導体チップ１ａを収容している。
【００２１】
図１では、第３層の半導体チップ１ｂのサイズが、第２層の半導体チップ１ａのサイズよりも大きいため、第３層の半導体チップ１ｂのバンプ３は、第２層の半導体チップ１ａの外側の位置で、第２層の配線基板２ｂに接続している。図２では、第２層の配線基板２ｂｂは、非貫通孔６により１層目の半導体チップ１ａを収容し、半導体チップ１ａの直上の表面側に端子を備え、この端子で第３層の半導体チップ１ｂのバンプ３と接続する。このようにすることで、第２層の半導体チップ１ａと同サイズの半導体チップ１ｂを、第２層の配線基板２ｂｂ上に積層することができる。
【００２２】
なお、同じサイズの半導体チップを積層する際には、図２に示す非貫通孔６を形成する代わりに、図１に示す第２層の配線基板２ｂと第３層の配線基板２ｃとの間に、別の配線基板を挟んでもよい。また、上記実施形態例では、３つの半導体チップ１ａ、１ｂ、１ｃが積層される例を示したが、中間層は、積層された複数の層の半導体チップ及び基板で構成されていてもよい。また、第２層及び第３層の配線基板２ｂ、２ｃは、半導体チップ１ａ又は１ｂとほぼ同じサイズの貫通孔又は非貫通孔で半導体チップを収容する例を示したが、基板は上層側の半導体チップ及び基板に信号や電源を供給できればよく、同層の半導体チップとほぼ同じサイズの貫通孔又は非貫通孔で半導体チップを収容していなくてもよい。
【００２３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の積層半導体構造は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した積層半導体構造も、本発明の範囲に含まれる。
【００２４】
【発明の効果】
以上説明したように、本発明の積層半導体構造は、積層されて２層目部材及び３層目部材を構成する第１及び第２の半導体チップのそれぞれは、下層側の配線基板とフリップチップボンディングにより電気的に接続される。このため、従来の構造では必要とされていたワイヤボンディングのための空間が必要なくなり、本発明の積層半導体構造を採用した半導体装置では、従来に比して小型化や薄型化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置の構成を示す断面図。
【図２】本発明の一実施形態例の半導体装置の構成の別例を示す断面図。
【図３】従来の半導体装置の構成を示す断面図。
【符号の説明】
１：半導体チップ
２：配線
３：バンプ
４：外部端子
５：アンダーフィル樹脂
６：非貫通孔
Claims (7)
- 第１層部材を構成する第１の配線基板と、
前記第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の貫通口内に収容される第２層部材と、
前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口内に収容される第３層部材とを備え、
前記第２の半導体チップは、前記第１の半導体チップよりも平面方向外側でフリップチップボンディングされることを特徴とする積層半導体構造。 - 前記第１層部材から前記第３層部材までが、実質的に同じ平面形状を有する、請求項１に記載の積層半導体構造。
- 前記半導体チップのそれぞれは、対応する配線基板と実質的に同じ厚みを有する、請求項１又は２に記載の積層半導体構造。
- 前記第３の配線基板にフリップチップボンディングされて、前記第３の配線基板に搭載される第３の半導体チップから成る第４層部材を備え、該第３の半導体チップは、前記第１の配線基板と実質的に同じ平面形状を有する、請求項１又は２に記載の積層半導体構造。
- 前記半導体チップのそれぞれは、対応する配線基板の貫通口と実質的に同じ平面形状を有する、請求項１〜３の何れかに記載の積層半導体構造。
- 第１層部材を構成する第１の配線基板と、
前記第１の配線基板とそれぞれフリップチップボンディングされて、前記第１の配線基板上に搭載される第２の配線基板及び第１の半導体チップから成る第２層部材であって、前記第１の半導体チップが前記第２の配線基板の凹部又は貫通口内に収容される第２層部材と、
前記第２の配線基板にフリップチップボンディングされて、前記第２の配線基板に搭載される第３の配線基板及び第２の半導体チップから成る第３層部材であって、前記第２の半導体チップは、前記第３の配線基板の貫通口又は凹部内に収容される第３層部材とを備え、
前記第２の半導体チップと、前記第１の半導体チップとが実質的に同じ平面形状を有することを特徴とする積層半導体構造。 - 前記第３の配線基板にフリップチップボンディングされて、前記第３の配線基板に搭載される第３の半導体チップから成る第４層部材を備え、該第３の半導体チップは、前記第１の配線基板と実質的に同じ平面形状を有する、請求項６に記載の積層半導体構造。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293089A (ja) * | 2007-05-22 | 2008-12-04 | Panasonic Corp | メモリカードおよびメモリカードの製造方法 |
| US7911064B2 (en) | 2005-03-07 | 2011-03-22 | Panasonic Corporation | Mounted body and method for manufacturing the same |
-
2002
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