JP2002217359A - 半導体装置及び半導体装置構造 - Google Patents

半導体装置及び半導体装置構造

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Abstract

(57)【要約】 【課題】 複数の半導体素子を重ねた積層構造の半導体
装置において、より高密度な実装、薄厚化を可能にする
ことになり、電子機器の小型化を図る。 【解決手段】 配線基板３７にフリップチップボンディ
ングされる半導体装置３１において、フリップチップボ
ンディングのためのバンプ３５を半導体素子３３の表面
に形成し、この半導体素子３３の背面に、他の半導体素
子４１のバンプ４３及びボンディングワイヤー４５の接
続される配線パターン４７を形成した。また、半導体装
置構造は、配線基板３７に第一の半導体素子３３と、第
二の半導体素子４１とをフリップチップボンディングに
よって順次多段状に積層し、第一の半導体素子３３の配
線パターン４７を、ボンディングワイヤー４５によって
配線基板３７の配線４９に接続した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
が重ねられて積層状となる半導体装置及び半導体装置構
造に関し、特に、半導体装置の高密度化、薄厚化を可能
にする技術に関する。
【０００２】
【従来の技術】半導体素子が配線基板に実装されると、
その面積が当該半導体素子に専有され、他の半導体素子
の実装ができなくなる。一方、近年では、ビデオカメ
ラ、ＣＤ・ＭＤプレーヤ、携帯電話機等の電子機器は、
より一層の小型化、高性能化が要請されている。このよ
うな要請に応えるため、半導体素子の占める面積を二倍
に活用可能にした半導体装置が提案された。
【０００３】この半導体装置１は、図４に示すように、
二つの半導体素子３、５のうち、一方の半導体素子３の
電気接続面７の反対側面（背面）９と、他方の半導体素
子５の電気接続面１１の反対側面（背面）１３を重ねて
接着剤１５で接着し、上方の半導体素子５の電気接続面
１１をボンディングワイヤー１７により配線基板１９の
配線２１に電気接続し、下方の半導体素子３の電気接続
面７をバンプ２３により配線基板１９の配線２５と電気
接続したものとなっている。
【０００４】これにより、一つの半導体素子によって実
装面積が専有される従来の半導体装置に比べ、二倍の高
密度実装が可能になり、電子機器の小型化を実現可能に
している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置は、二つの半導体素子の背面同士を
固着するため、上方の半導体素子は、上面に電気接続面
が配置されることになり、さらにその上への半導体素子
の実装を行うことができなくなった。即ち、二層以上の
積層構造とすることができなかった。また、上方の半導
体素子の上面が電気接続面となり、その電気接続面にボ
ンディングワイヤーが接続されるため、上面からボンデ
ィングワイヤーのワイヤーループ１７ａ（図４参照）が
上方へ突出することになり、その分、半導体装置の全高
が高くなり、半導体装置全体の薄厚化の障害となった。
本発明は上記状況に鑑みてなされたもので、複数の半導
体素子を重ねた積層構造の半導体装置において、より高
密度な実装、薄厚化を可能にする半導体装置及び半導体
装置構造を提供し、電子機器の小型化を図ることを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る請求項１記載の半導体装置は、配線基板
にフリップチップボンディングされる半導体装置であっ
て、前記フリップチップボンディングのためのバンプが
半導体素子の表面に形成され、該半導体素子の背面に、
他の半導体素子のバンプ及びボンディングワイヤーの接
続される配線パターンが形成されたことを特徴とする。
【０００７】この半導体装置では、半導体素子の背面
に、他の半導体素子のバンプ及びボンディングワイヤー
の接続される配線パターンが形成されることで、この半
導体素子の背面に、他の半導体素子がフリップチップボ
ンディング可能になり、且つこの配線パターンを介して
他の半導体素子のバンプに、ボンディングワイヤーが接
続可能になる。半導体素子の背面が、他の半導体素子の
固着面として利用される半導体装置は従来より存在して
いたが、この場合、半導体素子の背面は、単なる固定手
段としてしか利用されない。これに対し、本発明では、
背面に配線パターンが形成され、この背面が単なる固定
手段のみならず、通常の配線基板と同様に利用可能にな
る。これにより、半導体素子の背面が、さらに有効利用
可能になり、その結果、配線基板への高密度実装が可能
になる。
【０００８】請求項２記載の半導体装置構造は、配線基
板にフリップチップボンディングされた第一の半導体素
子と、該第一の半導体素子の背面に形成された配線パタ
ーンと、該配線パターンの形成された前記第一の半導体
素子の背面にフリップチップボンディングされた第二の
半導体素子とを具備し、前記第一の半導体素子の配線パ
ターンが、前記配線基板に形成された配線に、ボンディ
ングワイヤーによって接続されたことを特徴とする。
【０００９】この半導体装置構造では、配線基板に第一
の半導体素子がフリップチップボンディングされるとと
もに、この第一の半導体素子の背面にさらに第二の半導
体素子がフリップチップボンディングされる。そして、
第一の半導体素子の配線パターンがボンディングワイヤ
ーによって配線基板に接続される。従って、第二の半導
体素子の電極が、第一の半導体素子の背面で導出可能に
なる。第一の半導体素子の背面に、第二の半導体素子の
背面を固着する従来構造では、第二の半導体素子の表面
（積層最上面）でボンディングワイヤーが接続されるこ
とになり、最上面からワイヤーループ分、ボンディング
ワイヤーが突出した状態となって、半導体装置の全高が
高くなる。これに対し、本発明では、ボンディングワイ
ヤーが第一の半導体素子の背面から導出されるため、ワ
イヤーループの高さが第二の半導体素子の厚み内に納め
られることになる。これにより、積層最上面からワイヤ
ーループが突出しなくなり、複数の半導体素子が積層さ
れる半導体装置構造において薄厚化が可能になる。
【００１０】請求項３記載の半導体装置構造は、前記第
一の半導体素子の背面に、同じく背面に配線パターンの
形成された複数の半導体素子が、隣接する上下同士でフ
リップチップボンディングされて多段状に積層され、そ
れぞれの半導体素子の背面に形成された配線パターン
が、前記配線基板に形成された配線に、ボンディングワ
イヤーによって接続されたことを特徴とする。
【００１１】この半導体装置構造では、隣接する上下同
士でフリップチップボンディングされて多段状に積層さ
れた半導体素子の配線パターンが、ボンディングワイヤ
ーによって配線基板の配線にそれぞれ接続される。つま
り、第一の半導体素子の背面に、第二の半導体素子の背
面を固着する従来構造では、二段までの積層構造となる
が、本発明では半導体素子が二段以上に積層可能にな
り、さらなる高密度実装が可能になる。
【００１２】請求項４記載の半導体装置構造は、異なる
半導体素子の前記背面に形成された配線パターンの任意
のもの同士が、ボンディングワイヤーによって接続され
たことを特徴とする。
【００１３】この半導体装置構造では、異なる半導体素
子の背面に形成された配線パターンの任意のもの同士
が、ボンディングワイヤーによって接続される。即ち、
任意の層間での半導体素子の接続が可能になる。これに
より、多層構造の半導体装置における配線設計の自由度
が高まり、無駄なボンディングワイヤーの省略や、ワイ
ヤーの短縮が可能になって、ワイヤー配線構造の簡素化
が可能になる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体装置及
び半導体装置構造の好適な実施の形態を図面を参照して
詳細に説明する。図１は本発明に係る半導体装置を用い
た半導体装置構造の側面図、図２は本発明に係る半導体
装置構造の変形例を表す側面図、図３は図２の要部拡大
斜視図である。
【００１５】本実施の形態による半導体装置３１は、半
導体素子３３の表面（図１の下面）に、フリップチップ
ボンディングのためのバンプ３５が形成されている。半
導体素子３３は、バンプ３５を配線基板３７の配線３９
に対向させ、熱及び圧力を加えることで、配線基板３７
に電気的に接続（所謂、フリップチップボンディング）
される。
【００１６】半導体素子３３の背面（図１の上面）に
は、他の半導体素子４１のバンプ４３及びボンディング
ワイヤー４５の接続される配線パターン４７が形成され
ている。配線パターン４７は、例えば半導体素子４１の
仕様に合わせた任意の配線パターンで形成される。即
ち、配線パターン４７は、少なくともバンプ４３が接続
されるバンプ接続部と、ボンディングワイヤー４５が接
続されるパッド部とを有して形成されている。ボンディ
ングワイヤー４５の接続されるパッド部は、他の半導体
素子４１の側部が、半導体素子３３の側部より内方に配
置されることで、上部側からワイヤーボンディングが容
易となるように、表出されている。
【００１７】この半導体装置３１によれば、半導体素子
３３の背面に、配線パターン４７が形成されることで、
この背面に、他の半導体素子４１がフリップチップボン
ディング可能になる。そして、フリップチップボンディ
ングされた半導体素子４１は、この配線パターンを介し
てバンプ４３に、ボンディングワイヤー４５が接続可能
になる。従って、背面が他の半導体素子の固着面として
のみ利用される従来の半導体装置では、半導体素子の背
面が単なる固定手段としてか利用されないが、本実施の
形態による半導体装置３１では、背面が単なる固定手段
のみならず、通常の配線基板としても利用可能になる。
これにより、半導体素子３３の背面が、さらに有効利用
可能になり、配線基板３７への高密度実装が可能にな
る。
【００１８】このように構成される半導体装置３１を用
いた半導体装置構造を説明する。なお、説明の都合上、
上記した下側の半導体素子３３を第一の半導体素子、上
記した上側の半導体素子４１を第二の半導体素子と称す
ことにする。この半導体装置構造は、配線基板３７に第
一の半導体素子３３がフリップチップボンディングさ
れ、この第一の半導体素子３３の背面に形成された配線
パターン４７に、第二の半導体素子４１がフリップチッ
プボンディングされる。また、第一の半導体素子３３の
背面に形成された配線パターン４７は、ボンディングワ
イヤー４５を介して配線基板３７の配線４９に電気的に
接続されている。
【００１９】この半導体装置構造では、配線基板３７に
第一の半導体素子３３がフリップチップボンディングさ
れるとともに、この第一の半導体素子３３の背面にさら
に第二の半導体素子４１がフリップチップボンディング
される。そして、第一の半導体素子３３の配線パターン
４７がボンディングワイヤー４５によって配線基板３７
の配線４９に接続される。第二の半導体素子４１の電極
（バンプ４３）は、第一の半導体素子３３の背面で導出
可能になっている。
【００２０】従って、第一の半導体素子３３の背面に、
第二の半導体素子４１の背面を固着する従来構造では、
第二の半導体素子４１の表面（積層最上面）でボンディ
ングワイヤー４５が接続されることになり、最上面から
ワイヤーループ分、ボンディングワイヤー４５が突出し
た状態となって、半導体装置の全高が高くなったが、本
実施の形態による半導体装置構造では、ボンディングワ
イヤー４５が第一の半導体素子３３の背面から導出され
るため、ワイヤーループ４５ａの高さが第二の半導体素
子４１の厚み内（実装高さ内）に吸収される。これによ
り、複数（本実施の形態では２層）の半導体素子が積層
される半導体装置構造において、従来構造に比べてワイ
ヤーループ４５ａ分の高さを低くした薄厚化を可能にす
ることができる。
【００２１】また、この半導体装置構造では、配線パタ
ーン４７が所謂、インターポーザーの役割を果たすこと
になる。従って、この配線パターン４７を設計変更する
ことで、第二の半導体素子４１を自由に仕様変更するこ
とが可能になり、顧客のニーズに柔軟且つ速やかに対応
することが可能になる。例えば、メモリー容量のアップ
や、メモリー品種の自由な入替え、さらには他の半導体
素子との組合せ等が、限られた実装面積内で自在にでき
るようになる。
【００２２】上記の実施の形態では、半導体素子が２層
に積層される場合を例に説明したが、複数の半導体素子
３３を用いることにより、さらなる高密度実装を可能に
することができる。即ち、図２に示すように、第一の半
導体素子３３の背面に、同じく背面に配線パターン４７
の形成された一つ若しくは複数の半導体素子５１が、隣
接する上下同士でフリップチップボンディングされるこ
とで、３層、４層等の多段状に積層した半導体装置構造
を実現させることができる。この場合、図３に示すよう
に、それぞれの半導体素子３３、５１の背面に形成され
た配線パターン４７が、配線基板３７に形成された配線
３９に、ボンディングワイヤー４５によって接続され
る。
【００２３】この半導体装置構造によれば、複数の半導
体素子３３、５１を、隣接する上下同士でフリップチッ
プボンディングして多段状に積層することで、技術的に
はこの繰り返しによって３層以上の積層構造を可能にす
ることができる。即ち、第一の半導体素子の背面に、第
二の半導体素子の背面を固着する従来構造では、二段ま
での積層構造となるが、この半導体装置構造では半導体
素子が３層以上に積層可能になり、さらなる高密度実装
を可能にすることができる。なお、このような積層構造
とした場合、最上層の半導体素子の配線パターン４７
は、省略することができる。
【００２４】なお、このような多層構造とした場合、異
なる半導体素子３３、５１の背面に形成された配線パタ
ーン４７は、任意のもの４７ａ、４７ｂ同士を、ボンデ
ィングワイヤー４５によって接続してもよい。このよう
な半導体装置構造とすれば、任意の層間での半導体素子
の接続が可能になり、多層構造の半導体装置における配
線設計の自由度が高まり、無駄なボンディングワイヤー
４５の省略を可能にしたり、ワイヤー長を短くしたりし
てワイヤー配線構造の簡素化が可能になる。
【００２５】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体装置によれば、半導体素子の背面に、他の半導
体素子及びボンディングワイヤーのバンプの接続される
配線パターンを形成したので、この半導体素子の背面
に、他の半導体素子をフリップチップボンディングする
ことが可能になり、且つこの配線パターンを介して他の
半導体素子のバンプにボンディングワイヤーを接続する
ことができる。半導体素子の背面を、他の半導体素子の
固着面として利用するものは従来より存在したが、この
場合、半導体素子の背面は、単なる固定手段としてしか
利用されていなかった。これに対し、本発明では、配線
パターンが形成されているため、背面が、単なる固定手
段のみならず、通常の配線基板と同様に利用できる。こ
れにより、半導体素子の背面を、さらに有効利用するこ
とが可能になり、配線基板への実装密度をより高めるこ
とができるようになる。
【００２６】本発明に係る半導体装置構造によれば、配
線基板に第一の半導体素子をフリップチップボンディン
グするとともに、この第一の半導体素子の背面にさらに
第二の半導体素子をフリップチップボンディングし、第
一の半導体素子の配線パターンをボンディングワイヤー
によって配線基板に接続したので、第二の半導体素子の
電極を、第一の半導体素子の背面で導出させることがで
きる。即ち、第一の半導体素子の背面に、第二の半導体
素子の背面を固着する従来構造では、ボンディングワイ
ヤーが第二の半導体素子の表面（積層最上面）で接続さ
れることになり、最上面からワイヤーループ分、ボンデ
ィングワイヤーが突出することになって、半導体装置の
全高が高くなった。これに対し、本発明では、ボンディ
ングワイヤーが第一の半導体素子の背面から導出される
ため、ワイヤーループの高さが第二の半導体素子の厚み
内に吸収される。この結果、複数の半導体素子を積層す
る半導体装置構造において薄厚化を実現させることがで
きる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を用いた半導体装置構
造の側面図である。
【図２】本発明に係る半導体装置構造の変形例を表す側
面図である。
【図３】図２の要部拡大斜視図である。
【図４】従来の半導体装置構造の側面図である。
【符号の説明】
３１…半導体装置、３３，４１，５１…半導体素子、３
５，４３…バンプ、３７ 配線基板、３９，４９…配線
基板に形成された配線、４５…ボンディングワイヤー、
４７…配線パターン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 配線基板にフリップチップボンディング
    される半導体装置であって、 前記フリップチップボンディングのためのバンプが半導
    体素子の表面に形成され、該半導体素子の背面に、他の
    半導体素子のバンプ及びボンディングワイヤーの接続さ
    れる配線パターンが形成されたことを特徴とする半導体
    装置。
  2. 【請求項２】 配線基板にフリップチップボンディング
    された第一の半導体素子と、該第一の半導体素子の背面
    に形成された配線パターンと、該配線パターンの形成さ
    れた前記第一の半導体素子の背面にフリップチップボン
    ディングされた第二の半導体素子とを具備し、 前記第一の半導体素子の配線パターンが、前記配線基板
    に形成された配線に、ボンディングワイヤーによって接
    続されたことを特徴とする半導体装置構造。
  3. 【請求項３】 前記第一の半導体素子の背面に、同じく
    背面に配線パターンの形成された複数の半導体素子が、
    隣接する上下同士でフリップチップボンディングされて
    多段状に積層され、 それぞれの半導体素子の背面に形成された配線パターン
    が、前記配線基板に形成された配線に、ボンディングワ
    イヤーによって接続されたことを特徴とする請求項２記
    載の半導体装置構造。
  4. 【請求項４】 異なる半導体素子の前記背面に形成され
    た配線パターンの任意のもの同士が、ボンディングワイ
    ヤーによって接続されたことを特徴とする請求項３記載
    の半導体装置構造。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7163137B2 (en) 2003-06-09 2007-01-16 Matsushita Electric Industrial Co., Ltd. Method of manufacturing mounting boards
JP2008193068A (ja) * 2007-02-02 2008-08-21 Phoenix Precision Technology Corp 半導体パッケージ基板構造
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034388B2 (en) * 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
TWI268581B (en) * 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
US7276802B2 (en) * 2002-04-15 2007-10-02 Micron Technology, Inc. Semiconductor integrated circuit package having electrically disconnected solder balls for mounting
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US20040089930A1 (en) * 2002-06-25 2004-05-13 Tessera, Inc. Simplified stacked chip assemblies
JP2006502596A (ja) * 2002-10-08 2006-01-19 チップパック，インク． 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
KR100459730B1 (ko) * 2002-12-02 2004-12-03 삼성전자주식회사 핀의 기생 부하를 최소화시키는 멀티 칩 패키지
JP2004296719A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
US20050173807A1 (en) * 2004-02-05 2005-08-11 Jianbai Zhu High density vertically stacked semiconductor device
JP2006210802A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
EP1934668B1 (en) * 2005-09-06 2016-03-16 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
JP5078808B2 (ja) * 2008-09-03 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349228A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
JP2001223326A (ja) * 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
JP2002110902A (ja) * 2000-10-04 2002-04-12 Toshiba Corp 半導体素子及び半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229850A (ja) * 1983-05-16 1984-12-24 Rohm Co Ltd 半導体装置
JPH03231450A (ja) * 1990-02-07 1991-10-15 Hitachi Ltd 半導体集積回路装置
JPH0513663A (ja) * 1991-07-09 1993-01-22 Fujitsu Ltd 半導体装置と半導体チツプの実装方法
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
JP3644662B2 (ja) * 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
US6075712A (en) * 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
JP3418134B2 (ja) * 1999-02-12 2003-06-16 ローム株式会社 チップ・オン・チップ構造の半導体装置
US6258626B1 (en) * 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349228A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
JP2001223326A (ja) * 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
JP2002110902A (ja) * 2000-10-04 2002-04-12 Toshiba Corp 半導体素子及び半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7163137B2 (en) 2003-06-09 2007-01-16 Matsushita Electric Industrial Co., Ltd. Method of manufacturing mounting boards
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
JP2008193068A (ja) * 2007-02-02 2008-08-21 Phoenix Precision Technology Corp 半導体パッケージ基板構造

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US6563206B2 (en) 2003-05-13

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