JP2008166430A - 半導体装置 - Google Patents

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Abstract

【課題】マルチチップパッケージを小型化及び軽薄化でき、また、パッケージ内の結線を簡素化できる技術を提供する。
【解決手段】半導体装置は、パッケージ基板１００と、長方形状の上面を有し、パッケージ基板１００上に積層されている第１及び第２の半導体チップ１０，２０とを具備し、第１の半導体チップ１０は、１つの短辺Ｗ１に沿って設けられる複数の第１のパッド１１を有し、第２の半導体チップ２０は、１つの短辺Ｗ２に沿って設けられる複数の第２のパッド２１を有し、第２の半導体チップ２０の長辺と複数の第２のパッド２１が設けられない短辺からなる頂点と、第１の半導体チップ１０の長辺と複数の第１のパッド１１が設けられない短辺からなる頂点とが上下に重なり、第１及び第２の半導体チップ１０，２０の長辺が交差するように積み重ねられていることを備える。
【選択図】図２

Description

本発明は、半導体装置に係り、マルチチップパッケージに関する。
近年、携帯電話や携帯情報処理端末装置、小型音響装置などの携帯可能な電子機器の需要が、急激に高まっている。
その要求に応えるために、半導体装置の小型化・軽薄化が試みられている。
それゆえ、複数のシステムが１つの半導体チップに格納されるＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術や、複数の半導体チップが１つのパッケージ基板上に積層されるマルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）技術が、半導体装置に用いられている。
ＳＯＣ技術は、１つの半導体チップに複数のシステムが搭載される技術である。それに対して、ＭＣＰ技術は、複数の半導体チップを１つのパッケージに搭載する技術である。
ＭＣＰ技術は、複数の半導体チップの積層方法を工夫することで、小型化を図ることができる（例えば、特許文献１参照）。
ＭＣＰの構造において、半導体チップの入出力用のパッドとパッケージ基板のパッドとを接続するために、ワイヤボンディングが用いられる。それゆえ、半導体チップのパッドの付近には、ワイヤボンディングのための適切なスペースが必要となる。
そのため、スペーサーが、積層される２つの半導体チップ間に配置され、それにより、ワイヤボンディングのためのスペースが確保されている。
しかし、そのスペーサーを用いることにより、ＭＣＰの厚さ方向のサイズが大きくなってしまう。
また、パッケージ基板上に積層される半導体チップの数が多くなると、パッド数及びワイヤ数も多くなる。それゆえ、パッケージ基板と半導体チップとの間の結線が煩雑になり、ワイヤ同士のショートも懸念される。さらに、パッケージ基板上に形成される基板配線の引き回しも複雑になる。
特開２００５−２８６１２６号公報
本発明の例は、マルチチップパッケージを小型化及び軽薄化でき、また、パッケージ内の結線を簡素化できる技術を提案する。
本発明の例の半導体装置は、パッケージ基板と、長方形状の上面を有し、前記パッケージ基板上に積層されている第１及び第２の半導体チップとを具備し、前記第１の半導体チップは、１つの短辺に沿って設けられる複数の第１のパッドを有し、前記第２の半導体チップは、１つの短辺に沿って設けられる複数の第２のパッドを有し、前記第２の半導体チップの長辺と前記複数の第２のパッドが設けられない短辺からなる頂点と、前記第１の半導体チップの長辺と前記複数の第１のパッドが設けられない短辺からなる頂点とが上下に重なり、第１及び第２の半導体チップの長辺が交差するように積み重ねられていることを備える。
本発明の例の半導体装置は、パッケージ基板と、前記パッケージ基板上に積み重ねられる第１及び第２の半導体チップとを具備し、前記第１の半導体チップは、２つの短辺に沿ってそれぞれ設けられる第１及び第２のパッドを有し、前記第２の半導体チップは、２つの短辺に沿ってそれぞれ設けられる第１及び第２のパッドを有し、前記パッケージ基板は、前記第１及び第２の半導体チップ取り囲むようにパッケージ基板上に配置される第１乃至第４の基板パッドを有し、前記第１及び第３の基板パッドは、前記パッケージ基板表面に形成される第１の基板配線により接続され、前記第２及び第４の基板パッドは、前記パッケージ基板表面に形成される第２の基板配線により接続され、前記第１及び第２の基板配線は、前記パッケージ基板内に形成されるコンタクト部を介して、前記パッケージ基板表面より下層に設けられる第３の基板配線により接続され、前記第２の半導体チップは、前記第１の半導体チップの前記第１及び第２のパッド間に配置され、前記第１及び第２の半導体チップの長辺が交差するように、前記第１の半導体チップ上に積み重ねられていることを備える。
本発明の例の半導体装置は、パッケージ基板と、長方形状の上面を有し、１つの長辺に沿って複数のパッドが設けられる第１乃至第４の半導体チップとを具備し、前記第１及び第２の半導体チップは、前記パッドが設けられない長辺同士が接触するようにパッケージ基板上に並んで配置され、前記第３及び第４の半導体チップは、前記パッドが設けられない長辺同士が接触し、前記第３及び第４の半導体チップの短辺が、前記第１及び第２の半導体チップの短辺と上下に重なるように、前記第１及び第２の半導体チップ上に並んで積み重ねられていることを備える。
本発明の例によれば、マルチチップパッケージを小型化及び軽薄化でき、また、パッケージ内の結線を簡素化できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
（Ａ） 概要
本発明の例は、マルチチップパッケージ（以下、ＭＣＰ）において、複数の半導体チップが積層されるパッケージ構造に関する。
本発明の例は、スペーサーを用いずに、積層される半導体チップのワイヤボンディングのためのスペースを確保でき、パッケージ装置のサイズを小さくできる構造について説明する。
また、積層される半導体チップ上には、データ及び制御信号の入出力を行う複数のパッド（以下、チップパッド）が設けられる。そして、パッケージ基板上には、それらのパッドと接続される複数のパッド（以下、基板パッド）が設けられ、さらに、基板パッド同士を接続する基板配線が設けられる。
以下では、その基板配線の配線レイアウトについても説明し、基板配線の引き回しを簡素化できる技術を提案する。
（Ｂ） 半導体チップ
図１は、以下に述べる実施形態で用いられる半導体チップの基本構造を示す斜視図である。
図１に示すように、半導体チップ１は、その上面が短辺Ｗと長辺Ｌからなる長方形状の直方体構造である。
半導体チップ１は、例えば、ＮＡＮＤ型或いはＮＯＲ型フラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｒｙ Ｍｅｍｏｒｙ）などのメモリチップである。また、半導体チップ１は、ＬＳＩが実装された論理回路チップでもよいし、メモリとＬＳＩが混載された混載チップでもよい。
複数のパッド（図示せず）は、半導体チップ１の短辺Ｗ或いは短辺より長い長辺Ｌに沿って、半導体チップ１上面の端部に設けられた領域内（破線で囲まれた領域）に配置される。
それらのパッドは、チップに電源電圧を供給するための電源パッド、データ或いは制御信号の入出力を行うための信号入出力パッドである。
以下に、上述の半導体チップ１が、複数個積層されて、例えば、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）を用いてパッケージされた、ＭＣＰについて説明する。尚、以下に示すいくつかの実施形態において、パッケージの種類は、ＴＳＯＰに限定されず、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等、他のパッケージでも適用できる。
（Ｃ） 第１の実施形態
本実施形態では、図１に示す半導体チップにおいて、複数のパッドが半導体チップの１つの短辺Ｗに沿って設けられる半導体チップのＭＣＰについて説明する。
（１） 第１実施例
（ａ） 構造
図２は、第１実施例となるＭＣＰの構造を示す斜視図である。
図３は、第１実施例の平面図である。また、図４は、図３のＩＶ−ＩＶ線に沿う断面図であり、図５は、図３のＶ−Ｖ線に沿う断面図である。
図２乃至図５に示すように、複数の半導体チップ１０〜４０は、パッケージ基板１００上に積み重ねられる。半導体チップ１０〜４０は、例えば、同一のサイズである。また、半導体チップ１０〜４０は、例えば、フラッシュメモリからなるメモリチップである。
半導体チップ１０〜４０は、例えば、絶縁性の接着剤などの薄い絶縁層を介して、それぞれ積み重ねられている。
半導体チップ１０は、その上面に複数のパッド１１を有する。以下、半導体チップ上に設けられるパッドをチップパッドと述べる。複数のチップパッド１１は、チップの１つの短辺Ｗ１に沿って、設けられる。
また、半導体チップ２０〜４０は、半導体チップ１０と同様に、チップパッド２１〜４１をそれぞれ有する。そして、チップパッド２１〜４１は、半導体チップ２０〜４０の短辺Ｗ２〜Ｗ４に沿って、それぞれ設けられている。
第１の半導体チップ１０は、例えば、絶縁性の接着剤などの薄い絶縁層を介して、パッケージ基板１００上に配置される。
第２の半導体チップ２０は、半導体チップ２０のチップパッドが設けられていない短辺と、第１の半導体チップ１０の長辺が上下に重なるように、第１の半導体チップ１０上に積み重ねられる。そして、上層側となる第２の半導体チップ２０の底面が、第１の半導体チップ１０のチップパッド１１と接触しないように配置される。
また、上層側の半導体チップ２０の長辺が、下層側の半導体チップ１０のチップパッドが設けられない短辺と上下に重なるように配置される。
即ち、半導体チップの長辺とパッドが設けられない短辺からなる頂点が、上層側と下層側の半導体チップで上下に重なり、さらに、上層側と下層側の半導体チップの長辺が交差するように、積み重ねられている。
尚、上層側の半導体チップの短辺の長さは、上層側の半導体チップの底面が、下層側の半導体チップのチップパッドと接触しない長さである。
そのように２つの半導体チップ１０，２０を積層することで、下層側に位置する半導体チップのチップパッドが、上層側の半導体チップにより覆われない構造にできる。
それゆえ、パッケージのサイズを縮小できる。そして、下層側に位置する半導体チップのワイヤボンディングのためのスペースが確保できる。
また、半導体チップ２０の上面に設けられたチップパッド２０の配列は、例えば、半導体チップ１０上面に設けられるチップパッド１１の配列に対して、左右が反転するように配置されている。以下には、パッドの配列が、左右に反転するように配置されていることを、ミラー状に配列されている、と述べる。
第２の半導体チップ２０上には、第３の半導体チップ３０が、積み重ねられる。第３の半導体チップ３０は、２つの半導体チップ２０，３０のチップパッドの設けられない短辺と長辺からなる頂点同士が上下に重なるように、第２の半導体チップ２０上に配置される。それにより、第２の半導体チップ２０のチップパッド２１に対するワイヤボンディングのスペースが確保される。
そして、第３の半導体チップ３０の短辺Ｗ３は、第１の半導体チップ１０の短辺Ｗ１の位置する方向と同一方向に面している。そのため、半導体チップ１０のチップパッド１１の上部に、半導体チップ３０の底面が覆うように配置される。しかし、第１の半導体チップ１０と半導体チップ３０の間には、半導体チップ２０が介在しているので、チップパッド１１のワイヤボンディングのための厚み方向のスペースは、半導体チップ２０の厚さにより確保されている。
即ち、半導体チップ２０がスペーサーの役割を果たしている。
尚、第３の半導体チップ３０のチップパッド３１の配列は、例えば、第１の半導体チップ１０のチップパッド１１の配列と同じである。
第３の半導体チップ３０上には、第４の半導体チップ４０が設けられる。第４の半導体チップ４０は、チップパッドの設けられない短辺と長辺からなる頂点同士が上下に重なるように、第３の半導体チップ３０上に配置される。それにより、第３の半導体チップ３０のチップパッド３１に対するワイヤボンディングのスペースが確保される。
そして、第２の半導体チップ２０の短辺Ｗ２と第４の半導体チップ４０の短辺Ｗ４が位置する方向は、同一方向である。チップパッド２１のワイヤボンディングのための厚み方向のスペースは、半導体チップ３０の厚さにより確保されている。
尚、第４の半導体チップ４０のチップパッド４１の配列は、例えば、第２の半導体チップ２０のチップパッド２１の配列と同じである。
また、上述においては、積層される複数の半導体チップは、チップパッドの配列がミラー状の配列を有する半導体チップを含んでいる。しかし、それに限定されず、半導体チップのチップパッドの配列は、すべて同じでもよい。
半導体チップ１０〜４０が、例えば、メモリチップである場合には、メモリコントローラチップ９０が、その底部がチップパッド４１を覆わないように、半導体チップ４０上に積み重ねられる。
メモリコントローラチップ９０は、メモリチップの制御を行う。尚、メモリコントローラチップ９０は、半導体チップ４０上に配置せずともよく、パッケージ基板１００上或いは他の基板上に別途配置しても良い。
パッケージ基板１００上には、チップパッド１１〜４１と接続される複数の基板パッド１０１，１０２が設けられる。
複数の基板パッド１０１は、例えば、半導体チップ１０，３０の短辺Ｗ１，Ｗ３と平行となるようにパッケージ基板１００上に配置される。
チップパッド１１，３１は、ボンディングワイヤ１９，３９により、基板パッド１０１と接続される。
チップパッド１１，３１が、それぞれ同一の機能を有している場合には、図２乃至５に示すように、１つの基板パッド１０１に対して、２つの半導体チップ１０，３０のチップパッド１１，３１が接続されてもよい。
同様に、複数の基板パッド１０２は、例えば、半導体チップ２０，４０の短辺Ｗ２，Ｗ４と平行となるように配置され、チップパッド２１，４１と、ボンディングワイヤ２９．４９により、それぞれ接続されている。そして、半導体チップ２０，４０のチップパッドの配列が、ミラー状に配置されている場合には、基板パッド１０２の配列も、基板パッド１０１の配列に対して、ミラー状に配置されている。
基板パッド１０１と基板パッド１０２は、それぞれ対応するパッド同士が基板配線（図示せず）により接続され、さらに、外部端子（図示せず）とも接続されている。その基板配線の配線レイアウトについては、後述する。
また、パッケージ基板１００上には、基板コントローラパッド１１０が設けられ、メモリコントローラチップ９０と、ボンディングワイヤ９９により接続される。
ボンディングワイヤ１９〜４９，９９は、例えば、Ａｕ細線などの、導電線である。
以上のように、下層側に位置する半導体チップの長辺と、上層側に位置する半導体チップのチップパッドが設けられない短辺とが、上下に重なるように積層される。即ち、半導体チップの長辺とパッドが設けられない短辺からなる頂点同士が、上層側と下層側の半導体チップで上下に重なり、さらに、上層側と下層側の半導体チップの長辺が交差するように、積み重ねられている。
また、上層側の半導体チップの底面が、下層側の半導体チップのチップパッドに接触しないように配置されている。
それにより、上層側の半導体チップ上に、さらに、異なる半導体チップを配置しても、上層側の半導体チップが、下層側の半導体チップのワイヤボンディングの厚さ方向のスペースを確保するためのスペーサーの役割を果たす。
したがって、スペーサーを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを確保でき、パッケージの厚さ方向のサイズを縮小できる。
また、それにより、複数の半導体チップを積み重ねることができ、パッケージのサイズを縮小できる。
尚、本実施例においては、４層構造のＭＣＰについて説明したが、その数に限定されない。
また、本実施形態は、異なる種類の半導体チップを用いても良い。また、複数の半導体チップが、上記のように積み重ねることができ、且つ、ワイヤボンディングのための面積が確保できるのであれば、同一サイズの半導体チップでなくともよい。
（ｂ） パッケージ基板の配線レイアウト
上述のように、パッケージ基板表面及び表面より下層には、複数の基板パッドと外部端子とを接続するための基板配線が形成される。
以下には、パッケージ基板の配線レイアウトについて説明する。尚、以下に図示する配線レイアウトは、配線を模式的に表したレイアウトであり、図示した構造に限定されない。また、ここでは、半導体チップ及びパッケージ基板に設けられるパッドの数が８個の場合を例として、その配線レイアウトについて説明を行うが、そのパッドの個数に限定されない。
図６及び図７は、パッケージ基板１００に施される配線レイアウトの模式図である。パッケージ基板１００は、例えば、ＴＳＯＰ用の基板である。
上述のように、半導体チップの複数のチップパッドとパッケージ基板の複数の基板パッドは、ボンディングワイヤにより、それぞれ接続される。
基板パッドとチップパッドは、ワイヤボンディングが煩雑にならないように、結線されることが望ましい。それゆえ、例えば、複数のチップパッドの配列が、ミラー状で配置されている場合には、それらのチップパッドと接続される複数の基板パッドの配列も、ミラー状に配置されている。
図６は、基板パッド１０２ａ〜１０２ｈの配列が、基板パッド１０１ａ〜１０１ｈの配列に対して、ミラー状に配列されている場合の配線レイアウトを示す。
図６に示すように、パッケージ基板１００上には、複数の半導体チップと接続される基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈが設けられる。基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈは、例えば、半導体チップのパッドが設けられた短辺と平行に位置するように、配置されている。また、メモリコントローラチップのコントローラパッドと接続される基板コントローラパッド１１０が、パッケージ基板１００上に設けられる。
基板パッド１０１ａ〜１０１ｈと基板パッド１０２ａ〜１０２ｈは、基板配線１０５によりそれぞれ接続されている。基板パッド１０２ａ〜１０２ｈは、基板配線１０７により、外部装置（図示せず）と接続するためのリード部１０９ａ〜１０９ｈと、それぞれ接続される。それゆえ、基板パッド１０１ａ〜１０１ｈは、基板パッド１０２ａ〜１０２ｈを介して、リード部１０９ａ〜１０９ｈと接続されている。
また、基板コントローラパッド１１０は、基板配線１０７を介して、コントローラチップ用のリード部１２０とそれぞれ接続される。
図６に示すように、基板パッド１０２ａ〜１０２ｈの配列が、基板パッド１０１ａ〜１０１ｈの配列に対して、ミラー状となるように、パッケージ基板１００上に配置される。
もし、基板パッド１０１ａ〜１０１ｈの配列が、基板パッド１０２ａ〜１０２ｈの配列が同じ順序であるならば、パッケージ基板表面のみに設けられた基板配線同士が接触しないように、配線を引き回すのは、非常に煩雑となる。また、その引き回しのために、パッケージ基板のサイズが大きくなる。
よって、本実施例のように、チップパッド及び基板パッドの配列をミラー状にすることで、それぞれ対応している基板パッド同士を接続するための配線レイアウトを簡素化できる。
また、以下には、チップパッドの配列が、上層側及び下層側のチップで同じある場合について説明する。その場合には、基板パッド１０１ａ〜１０１ｈの配列と基板パッド１０２ａ〜１０２ｈの配列も同じでよい。
図７は、基板パッド１０２ａ〜１０２ｈの配列が、基板パッド１０１ａ〜１０１ｈの配列と同じ場合の配線レイアウトを示す。
基板パッド１０１ａは、パッケージ基板１００表面に設けられた基板配線（実線）１０５により、基板パッド１０２ａと電気的に接続される。
また、パッケージ基板１００内に、スルーホールが形成され、そのスルーホール内には、導電材料からなるコンタクト部１０８が埋め込まれている。
そのコンタクト部１０８により、パッケージ基板１００裏面に設けられた基板配線（破線）１０６が、パッケージ基板１００表面に設けられた基板配線１０５と接続される。
それにより、基板パッド１０１ｂ〜１０１ｈは、基板パッド１０２ｂ〜１０２ｈとそれぞれ電気的に接続されている。
よって、パッケージ基板の表面及び裏面に設けられた複数の基板配線を、コンタクト部により接続することで、半導体チップ及びパッケージ基板のパッドの配列が同じであっても、基板配線の引き回しを簡素化できる。
以上のように、図６及び図７の配線レイアウトを用いることにより、基板配線の引き回しを簡素化できる。
（ｃ） まとめ
上述の半導体チップの積層構造及びパッケージ基板の配線レイアウトにより、スペーサーを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを確保できる。さらには、複数の半導体チップを積み重ねることができるため、パッケージのサイズを縮小できる。
また、パッケージ基板の基板配線の引き回しを、簡素化できる。
（２） 第２実施例
第１実施例に示すＭＣＰ構造においては、半導体チップのパッドが設けられた辺が、異なる２つの方向に面している。それゆえ、複数の半導体チップのボンディングワイヤが、１つの方向に片寄り、ワイヤ同士のショートが懸念される。
以下には、ワイヤ同士のショートを防止できるＭＣＰについて説明する。
尚、第１実施例で示した部材と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。
（ａ） 構造
図８乃至図１１を用いて、本実施例のＭＣＰについて、説明する。
図８は、本実施例のＭＣＰ構造の斜視図を示す。また、図９は、本実施例の平面図を示す。また、図１０は、図９のＸ−Ｘ線に沿う断面図を示し、図１１は、図９のＸＩ−ＸＩ線に沿う断面図を示す。
第１の半導体チップ１０は、パッケージ基板１００上に配置される。そして、第２の半導体チップ２０は、第１及び第２の半導体チップ１０，２０のチップパッドの設けられない短辺と長辺からなる頂点同士が上下に重なり、長辺同士が上下に交差するように、半導体チップ１０上に配置されている。
それにより、チップパッド１１のワイヤボンディングのためのスペースが確保されている。
第３の半導体チップ３０は、チップパッド３１が設けられた短辺Ｗ３が、第２の半導体チップのパッド２１が設けられた短辺Ｗ２が位置している方向と反対の方向を向くように、半導体チップ２０上に配置される。また、半導体チップ３０は、その底面が半導体チップ２０のチップパッド２１と接触しないように、短辺Ｗ３が位置する方向に平行移動されている。それにより、パッド２１のワイヤボンディングのためのスペースが確保されている。
第４の半導体チップ４０は、チップパッド４１が設けられた短辺Ｗ４が、第１の半導体チップのパッド１１が設けられた短辺Ｗ１が位置している方向と反対の方向を向くように、半導体チップ３０上に配置される。また、第４の半導体チップ４０は、半導体チップ３０の長辺と、チップパッド４１が設けられない短辺が上下に重なるように、配置されている。
チップパッド１１〜４１の配列は、ミラー状に配列されても良いし、同じ配列でも良い。パッドがミラー状に配列される場合には、例えば、チップパッド３１，４１の配列が、チップパッド１１，２１の配列に対して、ミラー状になるように配置される。
パッケージ基板１００上に設けられる基板パッド１０１〜１０４は、複数の半導体チップからなる積層体の周囲を取り囲むように配置されている。
基板パッド１０１は、チップパッド１１と接続される。基板パッド１０２は、チップパッド２１と接続される。そして、基板パッド１０３はチップパッド３１と、基板パッド１０４はチップパッド４１と、それぞれ接続されている。
上述のように半導体チップ１０〜４０を配置することにより、パッドが設けられた短辺を、それぞれ異なる４方向に位置するように積み重ねることができる。
それにより、半導体チップ毎に、それぞれ異なる方向に、ボンディングワイヤを引き出すことができ、ボンディングワイヤ同士のショートを防止できる。
尚、本実施例においては、ボンディングワイヤ１９〜４９は、それぞれ異なる４方向に引き出されていればよい。即ち、チップパッド１１〜４１が設けられた短辺Ｗ１〜Ｗ４が、それぞれ異なる方向に位置していればよく、下層側に位置する半導体チップの長辺と上層側に位置する半導体チップのパッドが設けられない短辺からなる頂点が上下に重なり、長辺同士が、上下に交差するように積層されていれば、半導体チップ１０〜４０の短辺Ｗ１〜Ｗ４の向きは限定されない。
例えば、半導体チップ１０の短辺Ｗ１と半導体チップ３０の短辺Ｗ３が、互いに反対の方向を向き、半導体チップ２０の短辺Ｗ２と半導体チップ４０の短辺Ｗ４が、互いに反対の方向を向いて積み重ねられた構造でもよい。
（ｂ） パッケージ基板の配線レイアウト
図１２乃至図１４は、図８乃至図１１に示すＭＣＰ構造が搭載されるパッケージ基板１００の配線レイアウトを示す模式図である。尚、半導体チップ及びパッケージ基板に設けられるパッドの数を８個とした場合の配線レイアウトについて説明を行うが、その個数に限定されない。
上述のように、複数の半導体チップのチップパッドが設けられた短辺は、それぞれ異なる４方向に位置している。
そのため、図１２に示すように、それらのチップパッドと接続される基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈ，１０３ａ〜１０３ｈ，１０４ａ〜１０４ｈも、パッケージ基板１００上のそれぞれ異なる４方向に位置して配置される。
基板パッド１０３ａ〜１０３ｈ，１０４ａ〜１０４ｈの配列は、例えば、基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈの配列に対して、ミラー状になるように配置されている。
そして、基板パッド１０１ａ〜１０１ｈと基板パッド１０３ａ〜１０３ｈが、基板配線１０５Ａにより接続される。基板パッド１０２ａ〜１０２ｈと基板パッド１０４ａ〜１０４ｈが、基板配線１０５Ｂにより接続される。
また、図１３に示すように、基板配線１０５Ａ，１０５Ｂが設けられた層よりも下層側に基板配線１０５Ｃが設けられる。基板配線１０５Ａは、コンタクト部１０８ａ〜１０８ｈと基板配線１０５Ｃによって、基板配線１０５Ｂと接続される。それにより、基板パッド１０１ａ〜１０１ｈ，１０３ａ〜１０３ｈは、基板パッド１０２ａ〜１０２ｈを介して、外部端子１０９ａ〜１０９ｈと接続される。
尚、基板配線１０５Ｃは、パッケージ基板１００裏面に設けられてもよい。
また、図１４は、積層された半導体チップのチップパッドの配列が、すべてのチップで同じ場合の配線レイアウトを示す図である。
図１４に示すように、チップパッドの配列が同じであるため、基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈ，１０３ａ〜１０３ｈ，１０４ａ〜１０４ｈの配列も、それぞれ同じ配列となる。
パッケージ基板１００表面に設けられる基板配線（実線）１０５或いはパッケージ基板１００裏面に設けられる基板配線（破線）１０６は、格子状のレイアウトとなるように、基板パッド１０１ａ〜１０１ｈ，１０２ａ〜１０２ｈ，１０３ａ〜１０３ｈ，１０４ａ〜１０４ｈのそれぞれから、引き出されている。
複数のコンタクト部１０８は、Ｘ字上に配列するように、パッケージ基板１００内に形成される。
それらのコンタクト部１０８を介して、基板配線１０５が、基板配線１０６と接続される。
それらにより、基板パッド１０１ａ〜１０１ｈ，１０３ａ〜１０３ｈ，１０４ａ〜１０４ｈが、基板パッド１０２ａ〜１０２ｈと接続され、さらに、外部端子１０９ａ〜１０９ｈと接続される。例えば、基板パッド１０１ａは、基板表面の基板配線１０５により、基板パッド１０３ａと接続される。基板パッド１０４ａは、基板配線１０５により、基板パッド１０２ａと接続される。そして、基板パッド１０１ａ，１０３ａは、２つのコンタクト部１０８と基板裏面の基板配線１０６を介して、基板パッド１０２ａと接続される。
よって、複数の基板パッドが、４方向に位置するように配置された場合においても、パッケージ基板配線の引き回しを簡素化できる。
（ｃ） 応用例
図１５は、本実施例の応用例を示す斜視図である。
図１５は、８個の半導体チップが積層されており、図８乃至図１１に示すＭＣＰが、２組分積み重ねられた構造である。
図１５に示すように、半導体チップ５０が、半導体チップ４０上に、さらに積み重ねられる。
半導体チップ５０のチップパッド５１が設けられた短辺Ｗ５は、半導体チップ４０のチップパッドが設けられた辺Ｗ４が位置している方向と逆方向に位置している。そして、半導体チップ５０の底面が、半導体チップ４０のチップパッド４１と接触しないように、半導体チップ５０は、短辺Ｗ５が位置する方向に平行移動されている。それにより、ワイヤボンディングのためのスペースが確保されている。また、その辺Ｗ５は、半導体チップ１０のパッドが設けられた辺Ｗ１と同じ方向に位置している。
また、半導体チップ１０のワイヤボンディングのための厚み方向のスペースは、半導体チップ１０と半導体チップ５０の間に、３つの半導体チップ２０〜４０が介在してあるため、十分に確保されている。
半導体チップ５０のチップパッド５１は、そのパッドが設けられた短辺Ｗ５が、半導体チップ１０のパッドが設けられた短辺Ｗ１が同じ方向に位置しているので、基板パッド１０１に接続される。
半導体チップ６０〜８０は、そのそれぞれが、半導体チップ２０〜４０の配置と同じになるように、半導体チップ５０上に順次積み重ねられている。
そして、半導体チップ６０のチップパッド６１は、チップパッド２１と同じ基板パッド１０２に接続される。同様に、半導体チップ７０のチップパッド７１は、チップパッド３１と、また、半導体チップ８０のチップパッド８１は、チップパッド４１と、同じ基板パッドと接続される。
以上のように、４つ以上の半導体チップを積層することも可能である。
（ｄ） 変形例
第２実施例においては、ワイヤ同士のショートを防止できるＭＣＰについて、説明した。本変形例においては、上述の効果に加え、パッケージのサイズをさらに縮小できるＭＣＰについて、図１６乃至図１９を用いて説明する。
図１６は、本変形例のＭＣＰを示す斜視図である。図１７は、本変形例の平面図を示す。また、図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図を示し、図１９は、図１７のＸＩＸ−ＸＩＸ線に沿う断面図を示す。
尚、上述と同一部材については、同一符号を付し、詳細な説明は省略する。
パッケージ基板２００上には、半導体チップ１０〜４０が順次積層されている。また、第２実施例と同様に、チップパッドが設けられた短辺Ｗ１〜Ｗ４が、異なる４方向を向くように、配置されている。
そして、チップパッド１１は、基板パッド２０１と接続される。また、チップパッド２１は基板パッド２０２と接続される。また、チップパッド３１は基板パッド２０３と、チップパッド４１は基板パッド２０４と、それぞれ接続されている。
本変形例において、チップパッド２１，３１の配列は、例えば、チップパッド１１，４１の配列に対して、ミラー状となるように配置されている。そのような場合、図１６乃至図１９に示す半導体チップ１０〜４０が搭載されるパッケージ基板２００の配線レイアウトは、図１２及び図１３に示す配線レイアウトを適用できる。
それゆえ、図１６乃至図１９に示す基板パッド２０２，２０３の配列は、チップパッド２１，３１の配列と同様の配列となり、チップパッド１１，４１と接続される基板パッド２０１，２０４の配列に対して、ミラー状となるように、配置される。
その際、図１６乃至図１９の基板パッド２０１及び基板パッド２０４の配列は、図１２に示す基板パッド１０１ａ〜１０１ｈ及び基板パッド１０２ａ〜１０２ｈに、それぞれ対応する。同様に、基板パッド２０２及び基板パッド２０３の配列は、図１２の基板パッド１０３ａ〜１０３ｈ及び基板パッド１０４ａ〜１０４ｈに、それぞれ対応する。
また、図１６乃至図１９に示す半導体チップ２０，３０のチップパッド２１，３１の配列は、チップパッド１１，４１の配列と同じでもよい。その場合には、図１４に示す配線レイアウトを適用でき、図１６乃至図１９に示す基板パッド２０１の配列は、図１４に示す基板パッド１０１ａ〜１０１ｈに対応し、基板パッド２０２の配列は、基板パッド１０３ａ〜１０３ｈに対応する。また、図１６乃至図１９に示す基板パッド２０３の配列は、図１４に示す基板パッド１０４ａ〜１０４ｈに対応し、基板パッド２０４の配列は、基板パッド１０２ａ〜１０２ｈに対応する。
以下、図２０Ａ乃至図２０Ｃを用いて、本変形例の構造について、段階的に説明を行う。
図２０Ａに示すように、第１の半導体チップ１０は、パッケージ基板２００上に配置される。
第２の半導体チップ２０は、半導体チップの長辺とパッドが設けられない短辺からなる頂点が、上層側と下層側の半導体チップで上下に重なるように積層されている。そして、チップパッド１１のワイヤボンディングのためのスペースは、確保されている。
図２０Ｂに示すように、第３の半導体チップ３０は、半導体チップ３０のパッド３１が設けられた短辺Ｗ３が、半導体チップ２０の長辺と上下に重なるように、半導体チップ２０上に積み重ねられる。そして、半導体チップ３０の短辺Ｗ３と対向する短辺が、半導体チップ１０の短辺Ｗ１と同じ方向に位置するように、配置される。
そのため、チップパッド１１の上部に半導体チップ３０の底面が位置することになるが、半導体チップ１０のパッド１１のワイヤボンディングのための厚さ方向のスペースは、半導体チップ２０の厚さによって、確保されている。
図２０Ｃに示すように、半導体チップ４０は、半導体チップ４０のチップパッドが設けられた短辺Ｗ４が、半導体チップ３０の長辺と上下に重なるように、半導体チップ３０上に積み重ねられる。そして、半導体チップ４０の短辺Ｗ４と対向する短辺が、半導体チップ２０の短辺Ｗ２と同じ方向に位置するように、配置される。
この際、半導体チップ２０のパッド２１のワイヤボンディングのための厚さ方向のスペースは、半導体チップ３０の厚さによって、確保されている。
よって、以上のように、複数の半導体チップを積層することで、ボンディングワイヤ同士のショートを防止でき、パッケージのサイズをさらに縮小することができる。
（Ｄ） 第２の実施形態
第１の実施形態においては、１つの短辺に沿って複数のパッドが設けられた半導体チップのＭＣＰ構造について説明した。
チップパッドは、１つの短辺に沿って設けられることに限定されず、２つの短辺に沿って設けられた半導体チップも存在する。
本実施形態においては、２つの短辺に沿ってパッドが設けられた半導体チップのＭＣＰ構造について説明する。
尚、第１の実施形態と同一部材については、同一符号を付し、詳細な説明を省略する。
（ａ） 構造
図２１乃至図２４を用いて、本実施形態のＭＣＰの構造を説明する。
図２１は、本実施形態のＭＣＰ構造を示す斜視図である。図２２は、本実施形態の構造を示す平面図である。また、図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図であり、図２４は、図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。
図２１乃至図２４に示すように、パッケージ基板３００上には、例えば、８個の半導体チップ１０〜８０が積み重ねられている。それらの半導体チップ１０〜８０は、例えば、メモリチップである。
第１の半導体チップ１０は、パッケージ基板３００上に配置される。半導体チップ１０上面には、複数のチップパッド１１，１２が設けられる。
それらのチップパッドのうち、チップパッド１１は、半導体チップの短辺Ｗ１Ａに沿って設けられる。また、チップパッド１２は、短辺Ｗ１Ｂに沿って設けられる。つまり、半導体チップ１０は、２つの短辺に沿って、チップパッド１１，１２が設けられている。
チップパッド１２の配列は、例えば、チップパッド１１の配列に対して、ミラー状に配列される。
第１の半導体チップ１０上には、第２の半導体チップ２０が、積み重ねられる。
第２の半導体チップ２０は、短辺Ｗ２Ａに沿って、チップパッド２１が設けられ、短辺Ｗ２Ｂに沿って、チップパッド２２が設けられる。
第２の半導体チップ２０は、半導体チップ２０の長辺と、第１の半導体チップ１０の長辺が交差し、半導体チップ２０が、第１の半導体チップ１０のチップパッド１１，１２と接触しないように、２つの短辺Ｗ１Ａ，Ｗ１Ｂの間に配置されて、積み重ねられている。
この際、下層側に位置する半導体チップのワイヤボンディングのスペースを確保するため、上層側に位置する半導体チップの短辺の長さは、下層側の半導体チップの長辺より短く、下層側の半導体チップのチップパッドと重ならないように設定された長さである。
また、チップパッド２１の配列は、例えば、チップパッド１１の配列と同じ配列となる。また、チップパッド２２の配列は、例えば、チップパッド２１の配列に対して、ミラー状に配列される。
第２の半導体チップ２０上には、第３の半導体チップ３０が、積み重ねられる。
第３の半導体チップ３０は、半導体チップ３０の長辺と、第２の半導体チップ２０の長辺が交差するように、積み重ねられている。
また、第３の半導体チップ３０は、短辺Ｗ３Ａに沿って、チップパッド３１が設けられ、短辺Ｗ３Ｂに沿って、チップパッド３２が設けられる。チップパッド３１，３２の配列は、チップパッド１１，１２の配列とそれぞれ同じように配列される。
この際、第３の半導体チップ３０は、第１の半導体チップ１０のチップパッドが設けられた短辺Ｗ１Ａ，Ｗ１Ｂの上部に位置するが、半導体チップ１０の厚さ方向のワイヤボンディングのスペースは、第２の半導体チップ２０の厚さによって確保されている。
第４乃至第８の半導体チップ４０〜８０は、第１乃至第３の半導体チップと同様に、それぞれの長辺が上下に重なるように、交互に積み重ねられる。
半導体チップ８０上には、メモリコントローラチップ９０が配置される。
半導体チップ５０〜８０のチップパッド５１〜８１の配列は、半導体チップ１０のチップパッド１１の配列と同じである。また、半導体チップ５０〜８０のチップパッド５２〜８２の配列は、半導体チップ１０のチップパッド１２の配列と同様に、例えば、ミラー状の配列となっている。
そして、チップパッド１１，３１，５１，７１は、パッケージ基板３００上の基板パッド３０１Ａと接続され、チップパッド１２，３２，５２，７２は、パッケージ基板３００上の基板パッド３０１Ｂと接続される。
また、チップパッド２１，４１，６１，８１は、パッケージ基板３００上の基板パッド３０２Ａと接続され、チップパッド２２，４２，６２，８２は、パッケージ基板３００上の基板パッド３０２Ｂと接続される。
図２１乃至図２４に示す積層された半導体チップ１０〜８０のチップパッド１２〜８２が、例えば、チップパッド１１〜８１に対して、ミラー状に配列される場合、パッケージ基板３００の配線レイアウトは、図１２及び図１３に示す配線レイアウトを適用できる。その際、図２１乃至図２４に示す基板パッド３０１Ｂ，３０２Ｂの配列は、チップパッド１２〜８２の配列と同様の配列となり、基板パッド３０１Ａ，３０２Ａの配列に対して、ミラー状となるように、配置されている。
その際、図２１乃至図２４の基板パッド３０２Ａ及び基板パッド３０１Ａの配列は、図１２に示す基板パッド１０１ａ〜１０１ｈ及び基板パッド１０２ａ〜１０２ｈに、それぞれ対応する。同様に、基板パッド３０１Ｂ及び基板パッド３０２Ｂの配列は、図１２の基板パッド１０３ａ〜１０３ｈ及び基板パッド１０４ａ〜１０４ｈに、それぞれ対応する。
また、図２１乃至図２４に示す半導体チップ１０〜８０のチップパッドの配列は、すべて同じ配列となってもよい。その場合には、図２１乃至図２４に示す基板パッド３０２Ａの配列は、図１４に示す基板パッド１０１ａ〜１０１ｈに対応し、基板パッド３０１Ｂの配列は、基板パッド１０３ａ〜１０３ｈに対応する。また、図２１乃至図２４に示す基板パッド３０２Ｂの配列は、図１４に示す基板パッド１０４ａ〜１０４ｈに対応し、基板パッド３０１Ａの配列は、基板パッド１０２ａ〜１０２ｈに対応する。
以上のように、半導体チップの２つの短辺に沿ってパッドが設けられる場合、下層側に位置する半導体チップの長辺と、上層側に位置する半導体チップの長辺が交差するように積み重ねられる。また、上層側の半導体チップは、下層側の半導体チップの２つの短辺の間に配置されて、積み重ねられている。
それにより、上層側の半導体チップ上に、さらに、異なる半導体チップを積み重ねても、上層側の半導体チップが、下層側の半導体チップのワイヤボンディングの厚さ方向のスペースを確保するためのスペーサーの役割を果たす。
それゆえ、スペーサーを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを確保できる。
したがって、スペーサーを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを確保でき、ＭＣＰの厚さ方向のサイズを縮小できる。
さらには、パッケージ基板の基板配線の引き回しを、簡素化できる。
尚、本実施の形態は、異なる種類の半導体チップを用いても良い。また、複数の半導体チップが、上記のように積み重ねることができ、且つ、ワイヤボンディングのための面積が確保できるのであれば、同一サイズの半導体チップでなくともよい。
（Ｅ） 第３実施形態
第１及び第２の実施形態においては、パッドが短辺に沿って設けられた半導体チップのＭＣＰ構造について説明した。
しかし、パッドは、チップの短辺に沿って設けられることに限定されず、図１に示す半導体チップ１上面の長辺Ｌに沿って設けてもよい。
そこで、本実施形態においては、１つの長辺に沿ってパッドが設けられる半導体チップのＭＣＰ構造について説明する。
図２５乃至図２８を用いて、本実施形態のＭＣＰ構造について説明する。尚、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、詳細な説明を省略する。
図２５は、本実施形態の斜視図である。また、図２６は、本実施形態の平面図を示す。図２７は、図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図であり、図２８は図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
半導体チップ１０Ａ〜８０Ａ，１０Ｂ〜８０Ｂ上面には、１つの長辺Ｌ１Ａ〜Ｌ８Ａ，Ｌ１Ｂ〜Ｌ８Ｂに沿って、複数のパッド１１Ａ〜８１Ａ，１１Ｂ〜８１Ｂが、それぞれ設けられている。そして、それらのチップ１０Ａ〜８０Ａ，１０Ｂ〜８０Ｂは、パッケージ基板４００上に積み重ねられる。
半導体チップ１０Ａ及び半導体チップ１０Ｂは、パッケージ基板１００上に配置される。半導体チップ１０Ａと半導体チップ１０Ｂは、チップパッド１１Ａが設けられた辺Ｌ１Ａと対向する辺とチップパッド１１Ｂが設けられた辺Ｌ１Ｂと対向する辺、即ち、パッドが設けられない長辺同士が、接触するように、パッケージ基板４００上に並んで配置されている。
また、チップパッド１１Ｂのパッドの配列は、チップパッド１１Ａの配列に対して、例えば、ミラー状に配列されている。
半導体チップ２０Ａ及び半導体チップ２０Ｂは、半導体チップ１０Ａ，１０Ｂ上に積み重ねられる。
半導体チップ２０Ａと半導体チップ２０Ｂは、半導体チップ１０Ａ，１０Ｂと同様に、パッドが設けられない長辺同士が接触するように並んで配置される。
そして、半導体チップ２０Ａ，２０Ｂは、半導体チップ２０Ａ，２０Ｂの短辺が、半導体チップ１０Ａ，１０Ｂの短辺と上下に交差するように、半導体チップ１０Ａ，１０Ｂ上に並んで積み重ねられている。
この際、半導体チップ１０Ａ，１０Ｂのパッド１１Ａ，１１Ｂが、ワイヤボンディングできるように、そのための面積が確保されなければならない。
それゆえ、本実施形態において、下層側となる半導体チップのワイヤボンディングのための面積を確保するには、下層側の半導体チップの短辺の長さが、上層側の半導体チップの長辺の半分の長さよりも長くなければならない。
半導体チップ２０Ａのチップパッド２１Ａの配列は、半導体チップ１０Ａのチップパッド１１Ａの配列と同じ配列となっている。また、半導体チップ２０Ｂのチップパッド２１Ｂの配列は、半導体チップ２０Ａのチップパッド２１Ａの配列に対して、ミラー状に配列されている。
さらに、半導体チップ２０Ａ，２０Ｂ上には、半導体チップ３０Ａ，３０Ｂが、積み重ねられる。半導体チップ３０Ａ，３０Ｂは、パッドが設けられない長辺同士が接触するように、並んで配置されている。また、半導体チップ３０Ａ，３０Ｂは、半導体チップ３０Ａ，３０Ｂの短辺が、半導体チップ２０Ａ，２０Ｂの短辺と上下に交差するように、半導体チップ２０Ａ，２０Ｂ上に積み重ねられている。
そして、第４乃至第８の半導体チップ４０Ａ〜８０Ａ、４０Ｂ〜８０Ｂは、半導体チップ１０Ａ〜３０Ａ，１０Ｂ〜３０Ｂと同様に、２つの半導体チップのパッドが設けられない長辺同士が接触するように並んで配置され、上層側の半導体チップの短辺が、下層側の半導体チップの短辺と上下に交差するように、交互に積み重ねられる。
チップパッド１１Ａ，３１Ａ，５１Ａ，７１Ａは、パッケージ基板４００上の基板パッド４０１Ａと接続され、チップパッド１１Ｂ，３１Ｂ，５１Ｂ，７１Ｂは、パッケージ基板４００上の基板パッド４０１Ｂと接続される。
また、チップパッド２１Ａ，４１Ａ，６１Ａ，８１Ａは、パッケージ基板４００上の基板パッド４０２Ａと接続され、チップパッド２１Ｂ，４１Ｂ，６１Ｂ，８１Ｂは、パッケージ基板４００上の基板パッド４０２Ｂと接続される。
上述のように、チップパッドの配列がミラー状となっている半導体チップが用いられる場合、パッケージ基板３００の配線レイアウトは、図１２及び図１３に示す配線レイアウトを適用できる。その際、図２５乃至図２８に示す基板パッド４０１Ｂ，４０２Ｂの配列は、チップパッド１１Ｂ，２１Ｂの配列と同様の配列となり、基板パッド４０１Ａ，４０２Ａの配列に対して、ミラー状となるように、配置されている。尚、図２５乃至図２８の基板パッド４０１Ａ及び基板パッド４０２Ａの配列は、図１２に示す基板パッド１０２ａ〜１０２ｈ及び基板パッド１０１ａ〜１０１ｈに、それぞれ対応する。同様に、基板パッド４０１Ｂ及び基板パッド４０２Ｂの配列は、図１２の基板パッド１０３ａ〜１０３ｈ及び基板パッド１０４ａ〜１０４ｈに、それぞれ対応する。
また、図２５乃至図２８に示す半導体チップ１０Ａ〜８０Ａ，１０Ｂ〜８０Ｂのチップパッドの配列は、すべて同じ配列となってもよい。その場合には、図２５乃至図２８に示す基板パッド４０２Ａの配列は、図１４に示す基板パッド１０１ａ〜１０１ｈに対応し、基板パッド４０１Ｂの配列は、基板パッド１０３ａ〜１０３ｈに対応する。また、図２５乃至図２８に示す基板パッド４０２Ｂの配列は、図１４に示す基板パッド１０４ａ〜１０４ｈに対応し、基板パッド４０１Ａの配列は、基板パッド１０２ａ〜１０２ｈに対応する。
以上のように、半導体チップの１つの長辺に沿ってパッドが設けられる場合、下層側に配置される２つの半導体チップは、パッドが設けられない長辺同士が接触するように、並んで、配置される。そして、上層側に配置される２つの半導体チップは、パッドが設けられない長辺同士が接触し、上層側の半導体チップの短辺と、下層側の半導体チップの短辺が上下に交差するように、下層側の２つの半導体チップ上に、並んで積層される。
それゆえ、本実施の形態に示すように、１６個の半導体チップを、８個分の半導体チップの厚みで積み重ねることができる。つまり、ＭＣＰの厚さが、そのＭＣＰに用いられる半導体チップの厚さの和の半分となるように、複数の半導体チップをパッケージングできる。
それにより、上層側の半導体チップ上に、さらに、異なる半導体チップを配置しても、上層側の半導体チップが、下層側の半導体チップのワイヤボンディングの厚さ方向のスペースを確保するためのスペーサーの役割を果たす。
したがって、スペーサーを用いずとも、下層側の半導体チップのワイヤボンディングのためのスペースを確保でき、パッケージの厚さ方向のサイズを縮小できる。
さらには、パッケージ基板の基板配線の引き回しを、簡素化できる。
尚、本実施の形態は、異なる種類の半導体チップを用いても良い。また、複数の半導体チップが、上記のように積み重ねることができ、且つ、ワイヤボンディングのための面積が確保できるのであれば、同一サイズの半導体チップでなくともよい
３． 適用例
図２９は、本発明の例の適用例であるメモリカードを示す図である。
メモリカード３内には、複数の半導体チップからなるＭＣＰ２が搭載される。複数の半導体チップは、例えば、フラッシュメモリからなるメモリチップである。
そして、それらのメモリチップは、第１乃至第３の実施形態に示すいずれかの構造で積み重ねられ、絶縁性パッケージにより封止されている。
メモリカード３は、例えば、デジタルカメラ、携帯電話、オーディオ機器等に用いられる。
以上のように、本発明の例のＭＣＰは、メモリカードの記憶容量を大きくでき、且つ、カードのサイズを小さくできる。
２． その他
本発明の例は、マルチチップパッケージ装置を小型化及び軽薄化でき、また、パッケージ装置内の結線を簡素化できる。
本発明の例は、マルチチップパッケージの製造コストを低減できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
半導体チップの基本構造を示す斜視図。 第１実施例の斜視図。 第１実施例の平面図。 図３のＩＶ−ＩＶ線に沿う断面図。 図３のＶ−Ｖ線に沿う断面図。 パッケージ基板の配線レイアウトを示す模式図。 パッケージ基板の配線レイアウトを示す模式図。 第２実施例の構造を示す斜視図。 第２実施例の平面図。 図９のＸ−Ｘ線に沿う断面図。 図９のＸＩ−ＸＩ線に沿う断面図。 パッケージ基板の配線レイアウトを示す模式図。 パッケージ基板の配線レイアウトを示す模式図。 パッケージ基板の配線レイアウトを示す模式図。 第２実施例の応用例を示す斜視図。 第２実施例の変形例を示す斜視図。 第２実施例の変形例を示す平面図。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 図１７のＸＩＸ−ＸＩＸ線に沿う断面図。 変形例の構造を段階的に示す平面図。 変形例の構造を段階的に示す平面図。 変形例の構造を段階的に示す平面図。 第２の実施形態の構造を示す斜視図。 第２の実施形態の構造を示す平面図。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。 図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。 第３の実施形態の構造を示す斜視図。 第３の実施形態の構造を示す平面図。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。 図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。 本発明の例の適用例を示す図。
符号の説明
１，１０〜８０，１０Ａ〜８０Ａ，１０Ｂ〜８０Ｂ：半導体チップ、１１〜８１、１１ａ〜１１ｈ，２１ａ〜２１ｈ：チップパッド、１９〜９９：ワイヤ、９０：メモリコントローラチップ、９１：コントローラパッド、１００〜４００：パッケージ基板、１０１〜１０４，２０１〜２０４，３０１Ａ，３０１Ｂ，３０２Ａ，３０２Ｂ，４０１Ａ，４０１Ｂ，４０２Ａ，４０２Ｂ：基板パッド、１０５，１０５Ａ，１０５Ｂ，１０５Ｃ，１０６：基板配線、１０７：リード接続配線、１０８：コンタクト部、１０９，１２０：リード部、１１０：基板コントローラパッド、Ｗ１〜Ｗ８，Ｗ１Ａ〜Ｗ８Ａ，Ｗ１Ｂ〜Ｗ８Ｂ：短辺、Ｌ１〜Ｌ８：長辺、２：ＭＣＰ、３：メモリカード。

Claims (5)

  1. パッケージ基板と、長方形状の上面を有し、前記パッケージ基板上に積層されている第１及び第２の半導体チップとを具備し、前記第１の半導体チップは、１つの短辺に沿って設けられる複数の第１のパッドを有し、前記第２の半導体チップは、１つの短辺に沿って設けられる複数の第２のパッドを有し、前記第２の半導体チップの長辺と前記複数の第２のパッドが設けられない短辺からなる頂点と、前記第１の半導体チップの長辺と前記複数の第１のパッドが設けられない短辺からなる頂点とが上下に重なり、第１及び第２の半導体チップの長辺が交差するように積み重ねられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置は、長方形状の上面を有する第３の半導体チップを、さらに具備し、前記第３の半導体チップは、１つの短辺に沿って設けられる複数の第３のパッドを有し、第２の半導体チップは、第１及び第３の半導体チップの間に配置され、前記第３の半導体チップは、前記第３の半導体チップの長辺と前記複数の第３のパッドが設けられた短辺からなる頂点と、前記第２の半導体チップの長辺と前記複数の第２のパッドが設けられない短辺からなる頂点が上下に重なり、前記第２及び第３の半導体チップの長辺が交差するように、前記第２の半導体チップ上に積み重ねられ、前記第３のパッドが設けられた短辺が、前記第１のパッドが設けられた短辺の位置と反対の方向に位置していることを特徴とする請求項１に記載の半導体装置。
  3. パッケージ基板と、前記パッケージ基板上に積み重ねられる第１及び第２の半導体チップとを具備し、前記第１の半導体チップは、２つの短辺に沿ってそれぞれ設けられる第１及び第２のパッドを有し、前記第２の半導体チップは、２つの短辺に沿ってそれぞれ設けられる第３及び第４のパッドを有し、前記パッケージ基板は、前記第１及び第２の半導体チップ取り囲むようにパッケージ基板上に配置される第１乃至第４の基板パッドを有し、前記第１及び第３の基板パッドは、前記パッケージ基板表面に形成される第１の基板配線により接続され、前記第２及び第４の基板パッドは、前記パッケージ基板表面に形成される第２の基板配線により接続され、前記第１及び第２の基板配線は、前記パッケージ基板内に形成されるコンタクト部を介して、前記パッケージ基板表面より下層に設けられる第３の基板配線により接続され、前記第２の半導体チップは、前記第１の半導体チップの前記第１及び第２のパッド間に配置され、前記第１及び第２の半導体チップの長辺が交差するように、前記第１の半導体チップ上に積み重ねられていることを特徴とする半導体装置。
  4. パッケージ基板と、長方形状の上面を有し、１つの長辺に沿って複数のパッドが設けられる第１乃至第４の半導体チップとを具備し、前記第１及び第２の半導体チップは、前記パッドが設けられない長辺同士が接触するようにパッケージ基板上に並んで配置され、前記第３及び第４の半導体チップは、前記パッドが設けられない長辺同士が接触し、前記第３及び第４の半導体チップの短辺が、前記第１及び第２の半導体チップの短辺と上下に重なるように、前記第１及び第２の半導体チップ上に並んで積み重ねられていることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置を有するメモリカード。
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