CN108010898A - 一种芯片封装结构 - Google Patents

一种芯片封装结构 Download PDF

Info

Publication number
CN108010898A
CN108010898A CN201711064404.7A CN201711064404A CN108010898A CN 108010898 A CN108010898 A CN 108010898A CN 201711064404 A CN201711064404 A CN 201711064404A CN 108010898 A CN108010898 A CN 108010898A
Authority
CN
China
Prior art keywords
chip
substrate
pad
cushion
packaging structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711064404.7A
Other languages
English (en)
Inventor
徐孟峯
董浩然
晁岱義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhangjiagang Kangdexin Optronics Material Co Ltd
Original Assignee
SHANGHAI WEI ZHOU MICROELECTRONICS TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHANGHAI WEI ZHOU MICROELECTRONICS TECHNOLOGY Co Ltd filed Critical SHANGHAI WEI ZHOU MICROELECTRONICS TECHNOLOGY Co Ltd
Priority to CN201711064404.7A priority Critical patent/CN108010898A/zh
Publication of CN108010898A publication Critical patent/CN108010898A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4811—Connecting to a bonding area of the semiconductor or solid-state body located at the far end of the body with respect to the bonding area outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H01L2224/48132—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48149—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H01L2224/49052—Different loop heights

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种芯片封装结构，该芯片封装结构包括基板，依次堆叠于所述基板一侧的第一芯片、缓冲层和第二芯片，其中所述缓冲层在所述基板上的垂直投影以及所述第二芯片在所述基板上的垂直投影位于所述第一芯片在所述基板上的垂直投影内；位于所述第一芯片远离所述基板的一侧表面的电源焊盘，所述电源焊盘在所述基板上的垂直投影全部或部分位于所述第二芯片在所述基板上的垂直投影内，所述电源焊盘通过导线直接或间接与所述基板电连接，以使所述基板向所述第一芯片供电。本发明实施例提供的技术方案可以实现减小封装体积以及扩大打线范围等效果。

Description

一种芯片封装结构
技术领域
本发明实施例涉及芯片封装工艺，尤其涉及一种芯片封装结构。
背景技术
随着电子产业的蓬勃发展，电子产品逐渐迈入多功能、高性能的研发方向，以满足半导体封装件高度集成度和微型化的封装需求。
一般在单一封装件的芯片承载件上接置至少两个半导体芯片，两芯片间需要互相打线时，为了节省空间，会采用堆叠方式接置。当需要增加主芯片的供电能力时，需要在芯片中心附近增加电源焊盘，打线到基板以增加其供电能力。图1是现有技术中一种芯片封装结构的截面示意图。如图1所示，一般会采用主芯片在上，副芯片在下，并且以缓冲芯片填充主芯片下方空间的封装结构。而这种封装结构为了能使主芯片与副芯片之间可以打线连接，通常会采用将副芯片与主芯片错开的堆叠方式，这种堆叠结构会增大封装体积，增加封装成本。
发明内容
本发明提供一种芯片封装结构，以达到减少封装体积，节省封装成本的目的。
本发明实施例提出一种芯片封装结构，该芯片封装结构包括基板，依次堆叠于所述基板一侧的第一芯片、缓冲层和第二芯片，其中所述缓冲层在所述基板上的垂直投影以及所述第二芯片在所述基板上的垂直投影位于所述第一芯片在所述基板上的垂直投影内；
位于所述第一芯片远离所述基板的一侧表面的电源焊盘，所述电源焊盘在所述基板上的垂直投影全部或部分位于所述第二芯片在所述基板上的垂直投影内，所述电源焊盘通过导线直接或间接与所述基板电连接，以使所述基板向所述第一芯片供电。
可选的，所述电源焊盘位于所述第一芯片远离所述基板的一侧表面的中心区域。
可选的，芯片封装结构还包括第一焊盘，所述第一焊盘位于所述电源焊盘远离所述第一芯片中心区域的一侧，所述第一焊盘用于在所述电源焊盘通过导线与所述基板间接电连接时，桥接所述电源焊盘与所述基板之间的导线。
可选的，所述缓冲层在所述基板上的垂直投影面积小于所述第二芯片在所述基板上的垂直投影面积。
可选的，所述缓冲层包括多个间隔设置的子缓冲层，所述多个子缓冲层用于支撑所述第二芯片，以在所述第一芯片远离所述基板一侧的表面预留所述电源焊盘的设置区域。
可选的，芯片封装结构，还包括位于所述第一芯片远离所述基板一侧表面的第二焊盘，位于所述第二芯片远离所述基板一侧表面的第三焊盘，所述第二焊盘与所述第三焊盘通过导线电连接。
可选的，所述第二焊盘与所述基板通过导线电连接，所述第三焊盘与所述基板通过导线电连接，以实现所述基板对所述第一芯片和所述第二芯片的控制。
可选的，所述缓冲层为缓冲芯片，所述缓冲芯片为无功能电路的空白芯片。
可选的，所述第一芯片的面积为S1，其中7000μm2≤S1≤8000μm2；所述第二芯片的面积为S2，其中4000μm2≤S2≤6000μm2。
可选的，在垂直于所述基板的方向上，所述第一芯片的厚度为L1，其中，100μm≤L1≤200μm；所述第二芯片的厚度为L2，其中100μm≤L2≤200μm。
本发明实施例通过提出一种芯片封装结构，包括基板，依次堆叠于基板一侧的第一芯片、缓冲层和第二芯片，其中缓冲层在基板上的垂直投影以及第二芯片在基板上的垂直投影位于第一芯片在基板上的垂直投影内；位于第一芯片远离基板的一侧表面的电源焊盘，电源焊盘在基板上的垂直投影位于第二芯片在基板上的垂直投影内，电源焊盘通过导线与基板电连接，以使基板向第一芯片供电。以此解决现有封装结构封装体积大、成本高的问题，实现减小封装结构的封装体积、降低封装成本的效果。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术中一种芯片封装结构的截面示意图；
图2是本发明实施例提出的一种芯片封装结构的截面示意图；
图3是本发明实施例提出的又一种芯片封装结构的截面示意图；
图4是本发明实施例提出的一种芯片封装结构的俯视图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
一般情况下，参见图1，为了在第一芯片2上打线更加方便，一般采用第一芯片2在最上方，第二芯片4在第一芯片2下方，缓冲芯片3位于第一芯片2下方，与第二芯片4平行放置在基板1上方的结构。为了可以使第一芯片2与第二芯片4之间可以打线连接，通常会将第一芯片2与第二芯片4错位放置，留出打线空间。一般错位面积可以为第二芯片4面积的三分之一到二分之一左右。即，采用图1中的封装结构，封装芯片面积为第一芯片2的面积与错位面积之和，而封装芯片的面积会决定封装结构的封装体积，为了减小封装体积，本发明实施例提出一种新的芯片封装结构。
图2是本发明实施例提出的一种芯片封装结构的截面示意图。本发明实施例提出的芯片封装结构包括基板1，依次堆叠于基板1一侧的第一芯片2、缓冲层3和第二芯片4，其中缓冲层2在基板1上的垂直投影以及第二芯片4在基板1上的垂直投影位于第一芯片2在基板1上的垂直投影内。
位于第一芯片2远离基板1的一侧表面的电源焊盘5，电源焊盘5在基板1上的垂直投影全部或部分位于第二芯片4在基板1上的垂直投影内，电源焊盘5通过导线6直接或间接与基板1电连接，以使基板1向第一芯片2供电。
其中，第一芯片2可以是主芯片，如逻辑功能芯片等，第二芯片4可以是副芯片，如记忆体DDR芯片等，也可以是第一芯片2为副芯片，第二芯片4为主芯片。缓冲层3位于第一芯片2和第二芯片4之间，撑起并稳固第二芯片4，并且缓冲层3的面积可以小于第二芯片4的面积，为在垂直基板1的方向上，第一芯片2与第二芯片4的重叠区域提供打线空间，使第一芯片2与第二芯片4重叠区域也可以实现打线，改善现有技术中，第一芯片2与第二芯片4直接堆叠时二者重叠区域不能打线的现状。
在基板1上依次堆叠第一芯片2、缓冲层3和第二芯片4，其中，缓冲层3和第二芯片4在基板1上的垂直投影均位于第一芯片2在基板1上的垂直投影内。即缓冲层3和第二芯片4在第一芯片2的垂直投影范围内，不再采用错位堆叠方式，使封装芯片面积可以只是第一芯片2的面积，减小了芯片封装结构的封装芯片面积，从而减小了封装体积。
由于第一芯片2的面积较大，容易出现供电不均匀的现象，可以在第一芯片2远离基板1的一侧表面设置电源焊盘5，电源焊盘5通过导线6与基板1电连接，基板1通过导线6向第一芯片1供电，可以增加第一芯片2的供电能力，避免第一芯片2内部出现供电不足或供电不均匀的现象。
电源焊盘5在基板1上的垂直投影可以位于第二芯片4在基板1上的垂直投影内，并且在缓冲层3撑起的打线空间内，与缓冲层3所在位置不重叠。电源焊盘5通过导线6与基板1电连接，以使基板1向第一芯片2供电。导线6可以从电源焊盘5直接打线到基板1上，也可以通过桥接的方式，从电源焊盘5打线到基板1上。
本发明实施例提出的芯片封装结构，通过缓冲层3撑起并稳固第二芯片4，可以使第一芯片2与第二芯片4重叠的区域内实现打线，可以提高第一芯片2的供电能力；并且，将第一芯片2、缓冲层3和第二芯片4依次堆叠在基板1上，缓冲层3在基板1上的垂直投影以及第二芯片4在基板1上的垂直投影均位于第一芯片2在基板1上的垂直投影内，整个新品封装结构的封装面积为第一芯片2的面积，减小了芯片封装结构的封装芯片面积，达到了减小封装体积的效果。
可选的，电源焊盘5位于第一芯片2远离基板1的一侧表面的中心区域。
示例性的，在多个芯片堆叠设计时，为了保证多个芯片堆叠时的稳固性，一般设计多个芯片的中心位于同一条直线上。本发明实施例中，通过缓冲层3撑起与第一芯片2的中心位于同一条直线的第二芯片2，露出第一芯片2的中心区域，并且在第一芯片2的中心区域设置电源焊盘5，通过电源焊盘5与基板1电连接，如图2所示，可以增强第一芯片2的中心区域的供电能力，提高第一芯片2的整体供电能力，避免第一芯片2内部出现供电不足或供电不均匀的现象。
需要说明的是，图2仅以电源焊盘5位于第一芯片2远离基板1一侧的表面上为例进行说明，多个芯片的中心位于同一条直线上只是出于芯片堆叠设计时的一般考虑，可以理解的是，对于一些特定情况，例如，多个芯片的中心不位于同一条直线上，在垂直基板1的方向上，第二芯片4与第一芯片2发生重叠的区域不位于第一芯片2的中心区域，此时同样可以通过缓冲层3撑起第二芯片4，露出与第二芯片4发生重叠的第一芯片2的区域，在此区域上设置电源焊盘5(图中未示出)，电源焊盘5通过导线6与基板1电连接，为此区域的第一芯片2供电，提高该区域的供电能力。
图3是本发明实施例提出的又一种芯片封装结构的截面示意图。可选的，如图3所示，芯片封装结构还包括第一焊盘7，第一焊盘7位于电源焊盘5远离第一芯片2中心区域的一侧，第一焊盘7用于在电源焊盘5通过导线6与基板1间接电连接时，桥接电源焊盘5与基板1之间的导线6。
需要说明的是，由于缓冲层3的厚度会有一定的限制，因此，缓冲层3撑起的打线空间具有一定的高度限制，当电源焊盘5直接打线到基板1受到高度限制时，电源焊盘5与基板1之间可以通过低弧度的桥接打线方式间接电连接。第一焊盘7为桥接焊盘，用于为电源焊盘5与基板1之间的导线6提供桥接过渡点，第一焊盘7本身不与第一芯片2内部连接。需要说明的是，一般情况下，当第一芯片2需要增强供电的区域不止一处时，电源焊盘5的个数可以是不受限制的，可以按照实际需要情况增加所需个数的电源焊盘5。各个电源焊盘5与基板1之间的打线时可以通过各自对应的第一焊盘7进行桥接打线。当第一芯片2上的打线个数较多时，为了减少第一芯片2上的打线个数，多个电源焊盘5与基板1之间在打线桥接过程中也可以共用一个第一焊盘7。
可选的，缓冲层3在基板1上的垂直投影面积小于第二芯片4在基板1上的垂直投影面积。
由于缓冲层3除了要稳固第二芯片4外，还需要撑起第二芯片4，为在垂直基板1的方向上，第一芯片2与第二芯片4的重叠区域提供打线空间，使第一芯片2与第二芯片4重叠区域也可以实现打线，因此，缓冲层3在基板1上的垂直投影面积可以小于第二芯片4在基板1上的垂直投影面积。如此，不仅可以保证在第一芯片2与第二芯片4的重叠区域实现打线，而且保证缓冲层3的面积较小，可以减少制备缓冲层3时所需的材料成本，进而降低整个芯片封装结构的封装成本。
图4是本发明实施例提出的一种芯片封装结构的俯视图。参见图4，可选的，缓冲层3可以包括多个间隔设置的子缓冲层31，多个子缓冲层31用于支撑第二芯片4，以在第一芯片2远离基板1一侧的表面预留电源焊盘5的设置区域。
缓冲层3用于支撑稳固第二芯片4，并撑起打线空间。可以理解的是，为了扩大在第一芯片2与第二芯片4重叠区域中的打线空间，可以减少缓冲层3中不必要的面积，缓冲层3可以不仅是一个整体的结构(如图2和图3所示)，也可以包括多个间隔设置的子缓冲层31。多个子缓冲层31共同支撑第二芯片4，而子缓冲层31的个数、形状及位置均不做具体限制。缓冲层3可以为图4所示的两个平行长方体，也可以有其他个数、形状或位置的子缓冲层31构成。在保证第二芯片4稳固的前提下，可以尽可能减小各个子缓冲层31的面积，以此扩大电源焊盘5的设置区域，也可以扩大在第一芯片2与第二芯片4重叠区域中可以打线的区域。同时设置多个间隔设置的子缓冲层31，还可以保证整个缓冲层3的覆盖的面积较小，减少制备缓冲层3时所需的材料成本，进而降低整个芯片封装结构的封装成本。
可选的，继续参见图3，芯片封装结构还包括位于第一芯片2远离基板1一侧表面的第二焊盘8，位于第二芯片4远离基板1一侧表面的第三焊盘9，第二焊盘8与第三焊盘9通过导线6电连接。
由于第一芯片2与第二芯片4之间可能存在控制关系或者其他需要电连接的关系，可以通过位于第一芯片2上的第二焊盘8和位于第二芯片4上的第三焊盘9通过导线6相连接以传输信号。其中，第二焊盘8和第三焊盘9的个数和位置也不做任何限制。
可选的，继续参见图3，第二焊盘8与基板1通过导线6电连接，第三焊盘9与基板1通过导线6电连接，以实现基板1对第一芯片2和第二芯片4的控制。
需要说明的是，第二焊盘8可以与第三焊盘9之间通过导线6直接打线连接，实现第一芯片2对第二芯片4的控制；第二焊盘8也可以与第三焊盘9以及基板1之间通过导线6桥接打线的方式连接，将第一芯片2与第二芯片4上功能相同的点相连接，实现基板1对第一芯片2和第二芯片4的控制；第二焊盘8和第三焊盘9也可以分别与基板1通过导线6相连接，实现基板1对第一芯片2以及第二芯片4的分别控制。即，基板1与第一芯片2和第二芯片4之间可以根据实际控制需要，适时调节第二焊盘8、第三焊盘9以及基板1之间的打线连接情况。
可选的，缓冲层3为缓冲芯片，缓冲芯片为无功能电路的空白芯片。
可以选用无功能电路的空白芯片作为缓冲层3，因为无功能电路的空白芯片与第一芯片2和第二芯片4均为芯片，在材质、导电性能等物理特性方面相同，且研磨减薄切割的方式也相同，可以节省制作工艺，不需要单独为了缓冲层3的研磨切割等步骤进行额外的加工工艺，节约成本，有利于批量生产制作。需要说明的是，由于缓冲层3主要作用为支撑第二芯片4，本发明实施例不对缓冲层3的材料进行限定，缓冲层3可以为无功能电路的空白芯片，也可以选择使用其他材料。
可选的，第一芯片2的面积为S1，其中7000μm2≤S1≤8000μm2；第二芯片4的面积为S2，其中4000μm2≤S2≤6000μm2。
示例性地，第一芯片2的面积可以在7000μm2-8000μm2范围之间，第二芯片4的面积可以在4000μm2-6000μm2范围之间。参照图1和图2，对比现有技术中的芯片封装结构和本发明实施例提供的芯片封装结构，当现有技术中第一芯片2与第二芯片4之间错位面积为第二芯片面积的二分之一时，该封装结构的封装芯片面积在9000μm2-11000μm2范围之间。
而本发明实施例提供的芯片封装结构，第一芯片2与第二芯片4打线区域很大，由于缓冲层3撑起第二芯片4，在现有技术中第一芯片2与第二芯片4重叠部分不能打线的区域也可以实现打线，并且第二芯片4在基板1上的垂直投影在第一芯片2在基板1上的垂直投影内，该封装结构的封装芯片面积为第一芯片的面积，在7000μm2-8000μm2范围之间，比现有技术的封装体积小很多，可以减小封装体积，节省了封装成本。
可选的，在垂直于所述基板的方向上，第一芯片2的厚度为L1，其中，100μm≤L1≤200μm；第二芯片4的厚度为L2，其中100μm≤L2≤200μm。
在现有芯片封装结构中，大部分芯片整体封装厚度在1000μm-2000μm之间，而具体到每个芯片，芯片会依实际状况研磨到100μm-200μm之间，因此，本发明实施例提供的芯片封装结构，即使增加了缓冲层3的厚度，芯片整体的封装厚度在300μm-600μm之间，其封装厚度没有超过一般工艺中芯片的整体封装厚度，也不会影响最后的封装体积，不会增加芯片的封装成本。
本发明实施例提供的芯片封装结构，包括基板，依次堆叠于基板一侧的第一芯片、缓冲层和第二芯片，其中缓冲层在基板上的垂直投影以及第二芯片在基板上的垂直投影位于第一芯片在基板上的垂直投影内，使现有技术中不能打线的区域可以打线，减小了封装结构的封装体积，降低了封装成本。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装结构，其特征在于，包括基板，依次堆叠于所述基板一侧的第一芯片、缓冲层和第二芯片，其中所述缓冲层在所述基板上的垂直投影以及所述第二芯片在所述基板上的垂直投影位于所述第一芯片在所述基板上的垂直投影内；
位于所述第一芯片远离所述基板的一侧表面的电源焊盘，所述电源焊盘在所述基板上的垂直投影全部或部分位于所述第二芯片在所述基板上的垂直投影内，所述电源焊盘通过导线直接或间接与所述基板电连接，以使所述基板向所述第一芯片供电。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述电源焊盘位于所述第一芯片远离所述基板的一侧表面的中心区域。
3.根据权利要求2所述的芯片封装结构，其特征在于，还包括第一焊盘，所述第一焊盘位于所述电源焊盘远离所述第一芯片中心区域的一侧，所述第一焊盘用于在所述电源焊盘通过导线与所述基板间接电连接时，桥接所述电源焊盘与所述基板之间的导线。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述缓冲层在所述基板上的垂直投影面积小于所述第二芯片在所述基板上的垂直投影面积。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述缓冲层包括多个间隔设置的子缓冲层，所述多个子缓冲层用于支撑所述第二芯片，以在所述第一芯片远离所述基板一侧的表面预留所述电源焊盘的设置区域。
6.根据权利要求1所述的芯片封装结构，其特征在于，还包括位于所述第一芯片远离所述基板一侧表面的第二焊盘，位于所述第二芯片远离所述基板一侧表面的第三焊盘，所述第二焊盘与所述第三焊盘通过导线电连接。
7.根据权利要求6所述的芯片封装结构，其特征在于，所述第二焊盘与所述基板通过导线电连接，所述第三焊盘与所述基板通过导线电连接，以实现所述基板对所述第一芯片和所述第二芯片的控制。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述缓冲层为缓冲芯片，所述缓冲芯片为无功能电路的空白芯片。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述第一芯片的面积为S1，其中7000μm2≤S1≤8000μm2；所述第二芯片的面积为S2，其中4000μm2≤S2≤6000μm2。
10.根据权利要求1所述的芯片封装结构，其特征在于，在垂直于所述基板的方向上，所述第一芯片的厚度为L1，其中，100μm≤L1≤200μm；所述第二芯片的厚度为L2，其中100μm≤L2≤200μm。
CN201711064404.7A 2017-11-02 2017-11-02 一种芯片封装结构 Pending CN108010898A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711064404.7A CN108010898A (zh) 2017-11-02 2017-11-02 一种芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711064404.7A CN108010898A (zh) 2017-11-02 2017-11-02 一种芯片封装结构

Publications (1)

Publication Number Publication Date
CN108010898A true CN108010898A (zh) 2018-05-08

Family

ID=62052086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711064404.7A Pending CN108010898A (zh) 2017-11-02 2017-11-02 一种芯片封装结构

Country Status (1)

Country Link
CN (1) CN108010898A (zh)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355568A (zh) * 2000-11-27 2002-06-26 矽品精密工业股份有限公司 芯片堆叠封装结构
US20020180057A1 (en) * 2001-05-31 2002-12-05 I-Tseng Lee Chip stack-type semiconductor package
CN1551351A (zh) * 2003-04-08 2004-12-01 ���ǵ�����ʽ���� 半导体多芯片封装和制备方法
CN101043033A (zh) * 2006-03-23 2007-09-26 恩益禧电子股份有限公司 半导体集成电路装置
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件
CN101149964A (zh) * 2006-09-22 2008-03-26 株式会社东芝 半导体存储装置
CN101211902A (zh) * 2006-12-27 2008-07-02 株式会社东芝 半导体装置
CN101814474A (zh) * 2009-02-20 2010-08-25 联发科技股份有限公司 线接合芯片封装结构
CN203774319U (zh) * 2014-02-26 2014-08-13 清华大学 堆叠式封装结构
CN104795382A (zh) * 2014-01-22 2015-07-22 联发科技股份有限公司 半导体封装
CN105789146A (zh) * 2014-12-16 2016-07-20 中芯国际集成电路制造(上海)有限公司 一种堆叠式芯片封装结构
CN206532776U (zh) * 2017-02-17 2017-09-29 成都芯锐科技有限公司 多芯片堆叠封装结构
CN207353237U (zh) * 2017-11-02 2018-05-11 上海玮舟微电子科技有限公司 一种芯片封装结构

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355568A (zh) * 2000-11-27 2002-06-26 矽品精密工业股份有限公司 芯片堆叠封装结构
US20020180057A1 (en) * 2001-05-31 2002-12-05 I-Tseng Lee Chip stack-type semiconductor package
CN1551351A (zh) * 2003-04-08 2004-12-01 ���ǵ�����ʽ���� 半导体多芯片封装和制备方法
CN101043033A (zh) * 2006-03-23 2007-09-26 恩益禧电子股份有限公司 半导体集成电路装置
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件
CN101149964A (zh) * 2006-09-22 2008-03-26 株式会社东芝 半导体存储装置
CN101211902A (zh) * 2006-12-27 2008-07-02 株式会社东芝 半导体装置
CN101814474A (zh) * 2009-02-20 2010-08-25 联发科技股份有限公司 线接合芯片封装结构
CN104795382A (zh) * 2014-01-22 2015-07-22 联发科技股份有限公司 半导体封装
CN203774319U (zh) * 2014-02-26 2014-08-13 清华大学 堆叠式封装结构
CN105789146A (zh) * 2014-12-16 2016-07-20 中芯国际集成电路制造(上海)有限公司 一种堆叠式芯片封装结构
CN206532776U (zh) * 2017-02-17 2017-09-29 成都芯锐科技有限公司 多芯片堆叠封装结构
CN207353237U (zh) * 2017-11-02 2018-05-11 上海玮舟微电子科技有限公司 一种芯片封装结构

Similar Documents

Publication Publication Date Title
CN103946980B (zh) 允许装置互连中的变化的堆栈式存储器
CN103985648B (zh) 半导体的晶圆级封装方法和半导体封装件
CN109643704A (zh) 用于管理多芯片封装上的专用功率门控的方法和设备
CN102468263A (zh) 具有分布式电源的集成电路系统
US20080220607A1 (en) Signal routing on redistribution layer
CN207353237U (zh) 一种芯片封装结构
CN102800644A (zh) Ddr信号布线封装基板以及ddr信号布线封装方法
CN108010898A (zh) 一种芯片封装结构
CN101404279A (zh) 一种多芯片3d堆叠封装结构
CN203774319U (zh) 堆叠式封装结构
CN102891137A (zh) 半导体封装件
US20010050433A1 (en) Ball grid array package semiconductor device having improved power line routing
CN110648991B (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
US20100328980A1 (en) Multi-chip memory device
CN102157485B (zh) 一种半导体封装框架
CN206022359U (zh) 存储器芯片堆叠封装结构
CN101599480B (zh) 半导体芯片封装结构
JP2001077298A (ja) マルチチップパッケージ
CN104900622A (zh) 导线架以及芯片封装结构
US7999370B2 (en) Semiconductor chip capable of increased number of pads in limited region and semiconductor package using the same
US7429703B2 (en) Methods and apparatus for integrated circuit device power distribution via internal wire bonds
CN110047764B (zh) 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN202352658U (zh) 一种新的半导体封装引线框架
CN113743047B (zh) 一种芯片
US20230170330A1 (en) Memory module with reduced bonding wires

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200401

Address after: 215634 north side of Chengang road and west side of Ganghua Road, Jiangsu environmental protection new material industrial park, Zhangjiagang City, Suzhou City, Jiangsu Province

Applicant after: ZHANGJIAGANG KANGDE XIN OPTRONICS MATERIAL Co.,Ltd.

Address before: 201203, room 5, building 690, No. 202 blue wave road, Zhangjiang hi tech park, Shanghai, Pudong New Area

Applicant before: WZ TECHNOLOGY Inc.