CN103441107A - 半导体封装件及其制造方法 - Google Patents

半导体封装件及其制造方法 Download PDF

Info

Publication number
CN103441107A
CN103441107A CN2013103128958A CN201310312895A CN103441107A CN 103441107 A CN103441107 A CN 103441107A CN 2013103128958 A CN2013103128958 A CN 2013103128958A CN 201310312895 A CN201310312895 A CN 201310312895A CN 103441107 A CN103441107 A CN 103441107A
Authority
CN
China
Prior art keywords
semiconductor package
substrate
package part
bonding
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013103128958A
Other languages
English (en)
Other versions
CN103441107B (zh
Inventor
沈鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN201310312895.8A priority Critical patent/CN103441107B/zh
Publication of CN103441107A publication Critical patent/CN103441107A/zh
Application granted granted Critical
Publication of CN103441107B publication Critical patent/CN103441107B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body

Abstract

本发明提供了一种半导体封装件及其制造方法。所述半导体封装件包括:基板;芯片,位于基板上;多个键合焊盘,设置在芯片上;键合引线,将所述多个键合焊盘分别电连接到基板,其中,所述多个键合焊盘位于不同的水平面上。根据本发明的半导体封装件可以避免在将键合焊盘电连接到基板的过程中键合引线之间的短路。

Description

半导体封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法,更具体地讲,本发明涉及一种具有高密度键合焊盘的半导体封装件及其制造方法。
背景技术
随着信息技术的发展,人们对半导体封装件的需要越来越高。此外,人们需要性能更高并且电路结构更加复杂的半导体封装件,对此,在半导体封装件中,高密度焊盘设计越来越重要。
图1是根据现有技术的半导体封装件的示意图。参照图1,根据现有技术的半导体封装件包括:基板1;芯片2,位于基板1上;键合焊盘3,设置在芯片2上,其中,半导体封装件可以包括多个键合焊盘3,如图1中所示,半导体封装件包括位于同一水平面上的三个键合焊盘3-1、3-2和3-3;键合引线4,将键合焊盘3电连接到基板1,其中,半导体封装件可以包括多条键合引线4,如图1中所示,半导体封装件包括三条键合引线4-1、4-2和4-3。为了将键合焊盘3电连接到基板1,键合引线4的数量与键合焊盘3的数量对应。
如图1中所示,所有的键合焊盘3-1、3-2和3-3在芯片2上位于同一水平面上,在这种情况下,随着键合焊盘和键合引线的数量增加,用于内侧焊盘3-2和3-3的键合引线4-2和4-3会受到外侧键合引线4-1的影响。为了将键合焊盘电连接到基板,位于内侧的键合引线4-2和4-3需要复杂的设计来避免键合引线4-2和4-3与键合引线4-1之间的短路。
因此,需要一种具有简单设计的键合焊盘结构的半导体封装件及其制造方法。
发明内容
为了解决现有技术中的问题,本发明提供了一种半导体封装件。所述半导体封装件包括:基板;芯片,位于基板上;多个键合焊盘,设置在芯片上;键合引线,将所述多个键合焊盘分别电连接到基板,其中,所述多个键合焊盘位于不同的水平面上。
根据本发明的实施例,所述多个焊盘中位于最高水平面上的键合焊盘通过最外侧的键合引线电连接到基板,所述多个焊盘中位于最低水平面上的键合焊盘通过最内侧的键合引线电连接到基板。所述半导体封装件还包括塑封料,用于包封芯片、键合焊盘和键合引线。
本发明还提供了一种半导体封装件,所述半导体封装件包括:基板;芯片,位于基板上并且芯片上设置有多个凹槽;多个键合焊盘,设置在芯片的所述多个凹槽中;键合引线,将所述多个键合焊盘分别电连接到基板。
根据本发明的实施例,所述多个凹槽位于相同的水平面中,所述多个凹槽位于不同的水平面中。
本发明还提供了一种制造半导体封装件的方法,所述方法包括以下步骤:将芯片设置在基板上;在芯片上形成多个台阶;在每个台阶上设置一个或多个键合焊盘;通过键合引线将键合焊盘分别电连接到基板。
本发明还提供了一种制造半导体封装件的方法,所述方法包括以下步骤:将芯片设置在基板上;在芯片上形成多个凹槽;在每个凹槽中设置键合焊盘;通过键合引线将键合焊盘分别电连接到基板。
根据本发明的半导体封装件可以避免在将键合焊盘电连接到基板的过程中键合引线之间的短路。
附图说明
通过结合附图对本发明实施例的详细描述,本发明的特征和优点将变得更加清楚,在附图中:
图1是根据现有技术的半导体封装件的示意图;
图2是根据本发明第一实施例的半导体封装件的示意图;
图3是根据本发明实施例的制造半导体封装件的方法的流程图;
图4是根据本发明第一实施例的半导体封装件的俯视平面图;
图5是根据本发明第二实施例的半导体封装件的透视图;
图6是根据本发明第三实施例的半导体封装件的透视图;
图7是根据本发明第四实施例的半导体封装件的透视图。
具体实施方式
为了克服现有技术中的问题,本发明提供了一种半导体封装件。在本发明的半导体封装件中,将键合焊盘设计为多层结构,即,多个键合焊盘位于不同的水平面上,从而即使在具有高密度键合焊盘的半导体封装件中,也可以避免键合引线之间电短路。
具体地,图2是根据本发明第一实施例的半导体封装件的示意图。参照图2,根据本发明第一实施例的半导体封装件包括:基板10;芯片20,位于基板10上;键合焊盘30,设置在芯片20上,其中,半导体封装件可以包括多个键合焊盘30并且多个键合焊盘30位于不同的水平面上,如图2中所示,半导体封装件包括三个键合焊盘30-1、30-2和30-3;键合引线40,将键合焊盘30电连接到基板10,其中,半导体封装件可以包括多条键合引线40-1、40-2和40-3。为了将键合焊盘30电连接到基板10,键合引线40的数量与键合焊盘30的数量对应。
参照图2,多个键合焊盘30在芯片20上形成为多层,即,多个键合焊盘30位于不同的水平面上。具体地讲,对于多个键合焊盘30,位于最高位置处的键合焊盘30-1通过最外侧的键合引线40-1电连接到基板10,位于最低位置处的键合焊盘30-3通过最内侧的键合引线40-3电连接到基板10,从而当将键合焊盘30电连接到基板10时,由于键合焊盘之间存在高度差,进而键合引线之间也存在高度差,从而可以避免多条键合引线40之间的电短路。
另外,根据本发明的半导体封装件还可以包括用于包封芯片、键合焊盘和键合引线的塑封料,从而防止芯片受外部环境的影响。
图3是根据本发明实施例的制造半导体封装件的方法的流程图。参照图3,根据本发明实施例的制造半导体封装件的方法包括以下步骤:提供芯片20;在芯片20上布置电路之前,利用传统蚀刻工艺在芯片20上蚀刻多个台阶,例如,如图3中所示可以在芯片20的外周蚀刻台阶A、B和C;在台阶A、B和C上形成键合焊盘30-1、30-2和30-3;通过键合引线将位于不同台阶上的键合焊盘电连接到基板。
图4是根据本发明第一实施例的半导体封装件的俯视平面图。参照图4可知,每个台阶A、B或C上可以设置一个或多个键合焊盘。
图5是根据本发明第二实施例的半导体封装件的透视图。参照图5,根据本发明第二实施例的半导体封装件在芯片20的一侧形成台阶,并且在台阶上设置键合焊盘。
图6是根据本发明第三实施例的半导体封装件的透视图。参照图6,根据本发明第三实施例的半导体封装件在芯片20的一个拐角处形成台阶,并且在台阶上设置键合焊盘。
图7是根据本发明第四实施例的半导体封装件的透视图。参照图7,根据本发明第四实施例的半导体封装件在芯片上形成多个凹槽,然后将键合焊盘设置在凹槽中。根据本发明的第四实施例,所述多个凹槽可以位于同一水平面或不同水平面。
根据本发明的半导体封装件,通过在芯片的不同高度上设置键合焊盘,可以避免在将键合焊盘电连接到基板的过程中键合引线之间的短路。因此,根据本发明的实施例,即使在高密度键合焊盘的情况下,也可以保证键合引线的回路。
以上参照本发明的具体实施例示出并描述了本发明,但是本发明的范围不限于此。在不脱离本发明权利要求所限定范围的情况下,可以对上述实施例进行各种修改和改变。

Claims (8)

1.一种半导体封装件,其特征在于所述半导体封装件包括:
基板;
芯片,位于基板上;
多个键合焊盘,设置在芯片上;
键合引线,将所述多个键合焊盘分别电连接到基板,
其中,所述多个键合焊盘位于不同的水平面上。
2.根据权利要求1所述的半导体封装件,其特征在于所述多个焊盘中位于最高水平面上的键合焊盘通过最外侧的键合引线电连接到基板,所述多个焊盘中位于最低水平面上的键合焊盘通过最内侧的键合引线电连接到基板。
3.根据权利要求1所述的半导体封装件,其特征在于所述半导体封装件还包括塑封料,用于包封芯片、键合焊盘和键合引线。
4.一种半导体封装件,其特征在于所述半导体封装件包括:
基板;
芯片,位于基板上并且芯片上设置有多个凹槽;
多个键合焊盘,设置在芯片的所述多个凹槽中;
键合引线,将所述多个键合焊盘分别电连接到基板。
5.根据权利要求4所述的半导体封装件,其特征在于所述多个凹槽位于相同的水平面中。
6.根据权利要求4所述的半导体封装件,其特征在于所述多个凹槽位于不同的水平面中。
7.一种制造半导体封装件的方法,其特征在于所述方法包括以下步骤:
将芯片设置在基板上;
在芯片上形成多个台阶;
在每个台阶上设置一个或多个键合焊盘;
通过键合引线将键合焊盘分别电连接到基板。
8.一种制造半导体封装件的方法,其特征在于所述方法包括以下步骤:
将芯片设置在基板上;
在芯片上形成多个凹槽;
在每个凹槽中设置键合焊盘;
通过键合引线将键合焊盘分别电连接到基板。
CN201310312895.8A 2013-07-24 2013-07-24 半导体封装件及其制造方法 Active CN103441107B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310312895.8A CN103441107B (zh) 2013-07-24 2013-07-24 半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310312895.8A CN103441107B (zh) 2013-07-24 2013-07-24 半导体封装件及其制造方法

Publications (2)

Publication Number Publication Date
CN103441107A true CN103441107A (zh) 2013-12-11
CN103441107B CN103441107B (zh) 2016-08-10

Family

ID=49694795

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310312895.8A Active CN103441107B (zh) 2013-07-24 2013-07-24 半导体封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN103441107B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110736938A (zh) * 2019-10-23 2020-01-31 中国电子科技集团公司第四十四研究所 一种用于判断引线键合是否短路的检测结构及方法
CN115656789A (zh) * 2022-12-26 2023-01-31 惠州市金百泽电路科技有限公司 一种台阶焊盘结构及其测试方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040529A1 (en) * 2003-08-20 2005-02-24 Kyu-Jin Lee Ball grid array package, stacked semiconductor package and method for manufacturing the same
CN1641874A (zh) * 2004-01-13 2005-07-20 三星电子株式会社 多芯片封装
CN101449375A (zh) * 2006-06-29 2009-06-03 英特尔公司 用于集成电路封装中的无导线连接的设备、系统和方法
KR20090116365A (ko) * 2008-05-07 2009-11-11 주식회사 하이닉스반도체 스택 패키지
CN101621012A (zh) * 2008-06-30 2010-01-06 桑迪士克股份有限公司 具有用于线接合的局部化空腔的堆叠式半导体封装及其制造方法
CN102282661A (zh) * 2009-01-27 2011-12-14 松下电工株式会社 半导体芯片的安装方法、使用该方法获得的半导体装置以及半导体芯片的连接方法与表面设有布线的立体结构物及其制法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040529A1 (en) * 2003-08-20 2005-02-24 Kyu-Jin Lee Ball grid array package, stacked semiconductor package and method for manufacturing the same
CN1641874A (zh) * 2004-01-13 2005-07-20 三星电子株式会社 多芯片封装
CN101449375A (zh) * 2006-06-29 2009-06-03 英特尔公司 用于集成电路封装中的无导线连接的设备、系统和方法
KR20090116365A (ko) * 2008-05-07 2009-11-11 주식회사 하이닉스반도체 스택 패키지
CN101621012A (zh) * 2008-06-30 2010-01-06 桑迪士克股份有限公司 具有用于线接合的局部化空腔的堆叠式半导体封装及其制造方法
CN102282661A (zh) * 2009-01-27 2011-12-14 松下电工株式会社 半导体芯片的安装方法、使用该方法获得的半导体装置以及半导体芯片的连接方法与表面设有布线的立体结构物及其制法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110736938A (zh) * 2019-10-23 2020-01-31 中国电子科技集团公司第四十四研究所 一种用于判断引线键合是否短路的检测结构及方法
CN115656789A (zh) * 2022-12-26 2023-01-31 惠州市金百泽电路科技有限公司 一种台阶焊盘结构及其测试方法
CN115656789B (zh) * 2022-12-26 2024-04-09 惠州市金百泽电路科技有限公司 一种台阶焊盘结构及其测试方法

Also Published As

Publication number Publication date
CN103441107B (zh) 2016-08-10

Similar Documents

Publication Publication Date Title
KR102190382B1 (ko) 반도체 패키지
CN102163595B (zh) 堆叠半导体封装
KR20130117109A (ko) 반도체 패키지 및 그 제조 방법
CN102646663B (zh) 半导体封装件
TW201312723A (zh) 晶片封裝結構及其製造方法
CN203721707U (zh) 芯片封装结构
TWI521666B (zh) Multi-component chip package structure
CN103579208A (zh) 三维集成电路及其制作方法
CN103199075A (zh) 具堆叠芯片的晶圆级半导体封装构造及其制造方法
CN101452860B (zh) 多芯片堆叠结构及其制法
CN103441107A (zh) 半导体封装件及其制造方法
CN103337486B (zh) 半导体封装构造及其制造方法
TWI395273B (zh) 多晶片堆疊結構及其製法
CN203774319U (zh) 堆叠式封装结构
US8907464B2 (en) Helix substrate and three-dimensional package with same
JP2010087403A (ja) 半導体装置
CN110648991B (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
CN103515361A (zh) 具堆栈结构的封装件及其制法
CN203812873U (zh) 导线框架与无外引脚封装构造
JP2016515772A (ja) ワイヤボンディングを備えた半導体パッケージ
KR101239458B1 (ko) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
CN202111073U (zh) 集成电路的高低焊线结构
TWM546016U (zh) 多晶片堆疊封裝結構
KR101384344B1 (ko) 적층형 멀티칩 반도체 패키지 제조방법
US20150028081A1 (en) Method for fabricating wire bonding structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant