CN203812873U - 导线框架与无外引脚封装构造 - Google Patents
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Abstract
本实用新型提供了一种导线框架与无引脚封装构造,所述导线框架包括:导线框架单元和连接支架,所述导线框架单元包括与所述连接支架相连的数个引脚,所述引脚远离所述导线框架单元的一端的厚度小于所述引脚的厚度,所述引脚远离所述导线框架单元中心的一端具有一厚度小于所述引脚厚度的第一部分,所述第一部分的一侧为切割道;所述封装构造包括:所述导线框架单元、芯片、数个电性连接元件和塑封体,所述芯片通过所述数个电性连接元件电性连接到所述引脚,所述塑封体包封所述芯片、所述电性连接元件以及囊封所述引脚。本实用新型提供的导线框架与无引脚封装构造有利于减少切割刀具的损耗和提高切割效率,同时还可可提高芯片封装的可靠性。
Description
技术领域
本实用新型涉及集成电路封装技术领域,特别涉及一种导线框架与无外引脚封装构造,本实用新型还涉及一种导线框架的构造。
背景技术
在集成电路芯片的无引脚封装中,裸芯片经由其上的焊垫与封装基材电性连接,再用封装料将裸芯片加以包覆,最后切割封装料和封装基材形成芯片封装结构。封装的目的在于,防止外部水汽、污染物及外部温度对裸芯片的影响,同时提高裸芯片与外部电路电性连接的媒介。
图1A为现有技术中一种无引脚封装构造组件100在切割分离前的剖面结构示意图。组件100由多个连接支架11封装构造12组成,每一封装构造12中的引脚121-1连接在连接支架11上,各相邻的封装构造12通过连接支架11相连。芯片122通过一组键合引线123电连接到引脚121-1上,塑封料124囊封(“囊封”指不完全包封、包裹,可有部分器件暴露于所述塑封料之外)组件100,只裸露出引脚121-1整个底部和连接支架11的整个底部。在组件100制造完成后,再利用切割刀具切除连接支架11即可形成多个如图1B所示的无引脚封装封装构造12。
在上述无引脚封装构造中,引脚121-1与连接支架11的的各处具有相同的厚度,即切割道具有较大的厚度,因而增加了切割时的难度且易加速切割刀具的损耗。此外,切割完后引脚121-1与塑封料124的接触面积较小,这样的结构不利于在锁定住塑封料,当水气或其它污染物进入塑封体时,塑封料容易脱离引脚从而影响了芯片封装的可靠性。
发明内容
有鉴于此,本实用新型的目的在于提供一种改进的无外引脚封装构造与导线框架以解决现有技术的无引脚封装构造在切割的过程中造成切割刀具易损耗和容易引起塑封料脱离引脚的问题。
根据本实用新型的第一方面,提供一种无引脚封装构造的导线框架,包括:
数条连接支架,各所述连接支架交错排列;
数个导线框架单元,排列在所述连接支架定义的空间内,每一所述导线框架单元包括数个引脚,所述引脚连接在所述连接支架上;
其中,所述引脚远离所述导线框架单元中心的一端为第一端,所述第一端具有一厚度小于所述引脚厚度的第一部分,所述第一部分的远离所述导线框架单元的一侧为所述导线框架的切割道。
优选地,在所述导线框架中,各所述连接支架垂直交叉排列,所述数个导线框架单元排列在各所述连接支架垂直交叉排列所定义的矩形空间内。
优选地,在所述导线框架中,所述第一部分的宽度为大于50μm。
优选地,在所述导线框架中,所述第一部分与所述连接支架相连接。
优选地,在所述导线框架中,所述连接支架的第二部分厚度小于所述引脚的厚度,所述第二部分与所述第一部分相连接。
优选地,在所述导线框架中,所述引脚靠近所述导线框架单元的一端的厚度小于所述引脚的厚度。
优选地,在所述导线框架中,所述导线框架单元还包括一承载座,所述数个引脚位于所述承载座的周围。
根据本实用新型的第二方面,提供一种无引脚封装构造,包括:
一导线框架单元,所述导线框架单元包括数个引脚,所述引脚远离所述导线框架单元中心的一端为第一端,所述第一端的厚度小于所述引脚的厚度;
一芯片,所述芯片固定在所述导线框架单元的区域内;
数个电性连接元件,所述数个电性连接元件将所述芯片电性连接到所述数个引脚上;
一塑封体,所述塑封体包封所述芯片、所述数个电性连接元件以及囊封所述数个引脚;
其中,所述数个引脚的底部裸露于所述塑封体的下表面上,所述第一端的外缘裸露于所述塑封体的侧表面上。
优选地,在所述无引脚封装构造中,所述数个引脚靠近所述导线框架单元中心的一端为第二端,所述第二端的厚度小于所述引脚的厚度。
优选地,在所述无引脚封装构造中,所述导线框架单元还包括一承载座,所述数个引脚位于所述承载座的周围,所述芯片固定在所述承载座之上。
与现有技术相比,本实用新型提供的无引脚封装构造的导线框架中,引脚远离所述导线框架单元的一端具有一厚度小于所述引脚厚度的一部分,使所述第一部分的一侧作为切割道,从而以减薄了切割处金属层的厚度从而避免切割刀具与金属的过度摩擦,使得切割刀具不易被损耗,进而提高切割速率;此外,将所述导线框架应用于本实用新型的封装构造中,使得在所述无引脚封装构造中,引脚与远离芯片封装单元中心的一端的厚度小于所述引脚的厚度,从而增加了引脚与塑封料的接触面积,使得塑封料不易脱离引脚以及增加了水气和其它污染物进入塑封体内电子元件处的路径,进而提高了芯片封装的可靠性。
附图说明
图1A为现有技术中一种无引脚封装构造组件在切割分离前的剖面结构示意图;
图1B为现有技术中一种无引脚封装构造的剖面结构示意图;
图2A为本实用新型实施例的导线框架的俯视图;
图2B本实用新型实施例的导线框架剖面结构示意图;
图3A为本实用新型实施例的无引脚封装构造的剖面结构示意图;
图3B为本实用新型实施例的无引脚封装构造的底视图;
图3C为本实用新型实施例的无引脚封装构造的侧视图;
具体实施方式
以下结合附图和具体实施例对本实用新型提出的无引脚封装构造与导线框架作进一步详细说明。根据下面说明和权利要求书,本实用新型的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本实用新型实施例的目的。
请参照图2A与图2B所示,本实用新型一实施例的无引脚封装构造的导线框架200一般可由铜、铝或合金等金属板状材质经过蚀刻、冲压或其他工艺形成,其主要包括:数条连接支架21、数个导线框架单元221。所述的数条连接支架21交错排列,各所述导线框架单元221排列在所述连接支架21所定义的空间内,即通过所述连接支架21支撑和隔离的空间。在一本实用新型的实施例中,为了便于芯片在所述导线框架上的安装,各所述连接支架21以垂直交叉的方式交错排列,使得通过各所述连接支架21交错排列所定义的空间为矩形,各所述导线框架单元221排列在所述的矩形空间内。每一个导线框架单元221包括数个引脚221-1,所述的各引脚221-1连接在所述连接支架21上。其中,所述引脚221-1远离所述导线框架单元221中心的一端为第一端,所述第一端具有一厚度小于所述引脚221-1厚度的第一部分221-11,所述第一部分221-11远离所述导线框架单元的一侧221-111为所述导线框架的切割道。
在完成塑封工艺后进行切割工艺时,需要切割导线框架以形成各个分离的封装构造,切割刀具在导线框架上的切割处即为导线框架的切割道。在本申请实施例中,可通过蚀刻工艺蚀刻所述第一部分221-11,使得所述第一部分221-11的厚度小于所述引脚221-1的厚度,其中所述的蚀刻可以从所述第一部分的顶部开始也可以从第一部分的底部开始。由于所述第一部分具有较薄的厚度,即其远离所述导线框架单元的一侧切割道221-111的厚度较小,则在将导线框架200应用于无引脚封装时所需要切割的金属的厚度较小,从而有利于提高切割速率且不易损耗切割刀具。此外,由于所述第一部分除切割道外的剩余部分的厚度也小于所述引脚221-1的厚度,可以使得所述剩余部分可以被塑封料包封,从而增加了所述引脚221-1与塑封料的接触面积进而提高封装的可靠性。
所述第一部分221-11可以设置在所述第一端的最外侧,所述第一部分221-11与所述连接支架21相连,即切割道221-111与所述连接支架21相连,使得被切割掉的引脚221-1部分只占所述引脚221-1的一小部分,从而可以最大化的利用所述导线框架200的引脚221-1,节约了导线框架材料。由于切割误差的存在,进一步的,可以使所述连接支架21的第二部分21`的厚度小于所述引脚221-1的厚度,所述的第二部分21`与所述第一部分221-11相连接。
由于在切割工艺过程中存在一定的工艺误差,切割刀具可能偏离切割道进行切割,因此所述第一部分221-11的宽度可设置为大于50μm,以确保在切割完成后,保留在封装构造的塑封料中的所述第一部分221-11仍具有交大的宽度,可使所述引脚221-1与塑封料的接触面积能有较大的增加,进而可有效的提高封装的可靠性。
在本申请实施例中,所述引脚221-1靠近所述导线框架单元221中心的一端为第二端221-12,第二端221-12的厚度小于所述引脚221-1的厚度,从而可进一步提高将所述导线框架200应用于无引脚封装时所述引脚221-1与塑封料的接触面积而提高了封装的可靠性。
此外,在本申请的实施例中,为了使芯片能更好的固定在所述导线框架单元221中,所述导线框架单元221还包括了一承载座221-2用于承载芯片,所述引脚221-1位于所述承载座221-2的周围。
请参考图3A至图3C所示,分别为本实用新型提供的一种无外引脚封装构造300的剖面结构示意图、底视图和侧视图,所述封装构造300主要包括:一导线框架单元321、一芯片322、数个电性连接元件323以及塑封体324。所述导线框架单元321包括数个引脚321-1,所述引脚321-1远离所述导线框架单元321的一端为第一端,所述第一端的厚度小于所述引脚321-1的厚度。所述芯片322固定在所述导线框架单元321的区域内,并通过所述电性连接元件323电性连接到所述引脚321-1上,所述封装体324包封所述芯片322、所述电性连接元件323以及囊封所述引脚321-1,其中所述引脚321-1的底部裸露于所述塑封体324的下表面及所述第一端321-11外缘裸露于所述塑封体324的侧表面上,即被裸露的所述引脚321-1的底部不与所述塑封体324的下表面边缘接触及被裸露的第一端外缘不与所述塑封料324的侧表面边缘接触。在封装构造300中,所述引脚321-1的底部为所述引脚321-1远离所述芯片322的一面。
由上可见,本实用新型提供的无引脚封装构造中,远离所述导线框架单元321中心的一端321-11的厚度小于所述引脚321-1的厚度,可使得所述第一端321-11除外缘外均可被塑封料包封,从而可增加引脚321-1与塑封体324的接触面积,使得塑封料不易脱离引脚以及增加了水气和其它污染物进入塑封体内电子元件处的路径,进而提高了芯片封装的可靠性。
为了进一步提高芯片的封装可靠性,在本实施例的无引脚封装构造300中,引脚321-1靠近所述导线框架单元321中心的一端为第二端321-12,所述第二端321-12的厚度小于所述引脚321-1的厚度,可进一步增大引脚321-1与塑封体324的接触面积,因而可提高芯片的封装可靠性。
此外,在本实施例的无外引脚封装构造300中,为了使芯片322能更好的固定在所述导线框架单元321中,所述导线框架单元321还包括了一承载座321-2,用于承载芯片322,所述引脚321-1位于所述承载座321-2的周围。所述芯片322可通过粘胶层固定在所述芯片承载座321-2上,芯片322上的电子元件电极端子通过数个电性连接元件323电性连接到引脚321-1的顶部,其中顶部为与上述提到的底部相对的一面,电性连接元件323可包括键合引线或导电凸块。
以上所有实施例中,所提到的宽度,是指从所述引脚的第一端到到第二端方向上的尺寸。
综上所述,本实用新型提供的无引脚封装构造的导线框架中,所述引脚远离所述导线框架单元中心的一端具有第一部分,所述第一部分的厚度小于所述引脚得厚度,且以所述第一部分的远离所述导线框架单元得一侧作为切割道,使得切割处金属层的厚度较小,从而避免切割刀具与金属的过度摩擦,使得切割刀具不易损耗,进而提高切割速率;此外,在所提供的无引脚封装构造中,所述引脚与远离所述导线框架单元中心一端的厚度小于所述引脚的厚度,使得该端处外缘外均被塑封料包封,从而增加了引脚与塑封料的接触面积,使得塑封料不易脱离引脚以及增加了水气和其它污染物进入塑封体内电子元件处的路径,进而提高了芯片封装的可靠性。
上述描述仅是对本实用新型较佳实施例的描述,并非对本实用新型范围的任何限定,本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种无外引脚的封装构造的导线框架,其特征在于,包括:
数条连接支架,各所述连接支架交错排列;
数个导线框架单元,排列在所述连接支架定义的空间内,每一所述导线框架单元包括数个引脚,所述引脚连接在所述连接支架上;
其中,所述引脚远离所述导线框架单元中心的一端为第一端,所述第一端具有一厚度小于所述引脚厚度的第一部分,所述第一部分远离所述导线框架单元的一侧为所述导线框架的切割道。
2.如权利要求1所述的导线框架,其特征在于,各所述连接支架垂直交叉排列,所述数个导线框架单元排列在各所述连接支架垂直交叉排列所定义的矩形空间内。
3.如权利要求1所述的导线框架,其特征在于,所述第一部分的宽度大于50μm。
4.如权利要求1所述的导线框架,其特征在于,所述第一部分与所述连接支架相连接。
5.如权利要求4所述的导线框架,其特征在于,所述连接支架的第二部分厚度小于所述引脚的厚度,所述第二部分与所述第一部分相连接。
6.如权利要求1所述的导线框架,其特征在于,所述引脚靠近所述导线框架单元的一端的厚度小于所述引脚的厚度。
7.如权利要求1~6任意一所述的导线框架,其特征在于,所述导线框架单元还包括一承载座,所述数个引脚位于所述承载座的周围。
8.一种无引脚的封装构造,其特征在于,包括:
一导线框架单元,所述导线框架单元包括数个引脚,所述引脚远离所述导线框架单元中心的一端为第一端,所述第一端的厚度小于所述引脚的厚度;
一芯片,所述芯片固定在所述导线框架单元的区域内;
数个电性连接元件,所述数个电性连接元件将所述芯片电性连接到所述数个引脚上;
一塑封体,所述塑封体包封所述芯片、所述数个电性连接元件以及囊封所述数个引脚;
其中,所述数个引脚的底部裸露于所述塑封体的下表面上,所述第一端的外缘裸露于所述塑封体的侧表面上。
9.如权利要求8所述的无引脚封装构造,其特征在于,所述数个引脚靠近所述导线框架单元中心的一端为第二端,所述第二端的厚度小于所述引脚的厚度。
10.如权利要求8或9所述的无引脚封装构造,其特征在于,所述导线框架单元还包括一承载座,所述数个引脚位于所述承载座的周围,所述芯片固定在所述承载座之上。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103928353A (zh) * | 2014-04-14 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 无外引脚封装构造及其制造方法与导线框架 |
CN105789068A (zh) * | 2014-12-25 | 2016-07-20 | 无锡华润安盛科技有限公司 | 一种qfn封装器件的制备方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP02 | Change in the address of a patent holder |
Address after: 310051 No. 6 Lianhui Street, Xixing Street, Binjiang District, Hangzhou City, Zhejiang Province Patentee after: SILERGY SEMICONDUCTOR TECHNOLOGY (HANGZHOU) Co.,Ltd. Address before: 310012 Wensanlu Road, Hangzhou Province, No. 90 East Software Park, science and technology building A1501 Patentee before: SILERGY SEMICONDUCTOR TECHNOLOGY (HANGZHOU) Co.,Ltd. |
|
CP02 | Change in the address of a patent holder | ||
CX01 | Expiry of patent term |
Granted publication date: 20140903 |