KR101474135B1 - 적층형 반도체 패키지 및 반도체다이 - Google Patents

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Abstract

본 발명은 적층형 반도체 패키지 및 반도체다이에 관한 것으로, 더욱 상세하게는 제2반도체다이의 하부에 와이어 수용홈을 형성함으로써, 종래 제1본딩와이어와 제2접착부재 사이에서 발생하는 제2접착부재의 박리(delamination) 현상을 근본적으로 없앨 수 있으며, 다양한 형상의 블레이드를 이용하여 손쉽게 와이어 수용홈을 형성할 수 있는 적층형 반도체 패키지 및 반도체다이에 관한 것이다.

Description

적층형 반도체 패키지 및 반도체다이{Stacked semiconductor package and semiconductor die}
본 발명은 적층형 반도체 패키지 및 반도체다이에 관한 것으로, 더욱 상세하게는 제2반도체다이의 하부에 와이어 수용홈을 형성함으로써, 종래 제1본딩와이어와 제2접착부재 사이에서 발생하는 제2접착부재의 박리(delamination) 현상을 근본적으로 없앨 수 있으며, 다양한 형상의 블레이드를 이용하여 손쉽게 와이어 수용홈을 형성할 수 있는 적층형 반도체 패키지 및 반도체다이에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.
도 6은 종래 적층형 반도체 패키지를 도시하는 도면이다.
도 6을 참조하면, 종래 적층형 반도체 패키지는 기판 상에 DAF(die attach film), 제1다이, DAF(die attach film) 및 제2다이가 순차적으로 적층되어 있으며, 제1다이 및 제2다이 상에는 wire-bond가 접속되어 있다.
다만, 종래 적층형 반도체 패키지는 wire-bond 상에 직접 DAF(die attach film)가 적층되는 구조로 이루어지기 때문에 FOW(film over wire) 계면에 박리(delamination) 현상이 발생하여 반도체 패키지의 신뢰성이 낮아진다는 문제가 있다.
상술한 문제점을 해결하기 위하여 제1다이와, 제2다이 사이에 스페이서가 삽입된 구조의 반도체 패키지가 고안되었다.
도 7은 종래 스페이서가 삽입된 구조의 적층형 반도체 패키지를 도시하는 도면으로서, 종래 스페이서가 삽입된 구조의 적층형 반도체 패키지는 기판 상에 DAF(die attach film), 제1다이, DAF(die attach film), 스페이서(spacer), DAF 및 제2다이가 순차적으로 적층된 구조로 이루어진다.
다만, 이러한 구조의 적층형 반도체 패키지는 DAF 및 스페이서를 부착하는 공정이 추가되어 비효율적이며 제조비용이 상승하고, 추가되는 DAF 및 스페이서 만큼 반도체 패키지가 커진다는 문제가 있다.
대한민국 공개특허 10-2007-0118869호 적측형 상부기판을 갖는 반도체 패키지 및 그 제조방법 (공개일 : 2007.12.18.)
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 제2반도체다이의 하부에 와이어 수용홈을 형성함으로써, 종래 제1본딩와이어와 제2접착부재 사이에서 발생하는 제2접착부재의 박리(delamination) 현상을 근본적으로 없애고 신뢰성이 높은 적층형 반도체 패키지, 반도체다이를 제공하는 것이다.
또한, 본 발명의 목적은 다양한 형상의 블레이드를 이용하여 손쉽게 와이어 수용홈을 형성할 수 있는 적층형 반도체 패키지용 웨이퍼의 커팅방법을 제공하는 것이다.
이를 위해 본 발명에 따른 적층형 반도체 패키지는 접속부가 형성된 기판과;
상기 기판 상에 탑재되는 제1반도체다이와; 상기 제1다이 상에 적층되는 제2반도체다이와; 상기 제1, 2반도체다이를 각각 상기 기판의 접속부에 접속시키는 제1, 2본딩 와이어;를 포함하며, 상기 제2반도체다이의 하부 영역에는 상기 제1반도체다이 상에 접속하는 상기 제1본딩와이어의 일단부가 실장될 수 있도록 와이어 수용홈이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 접속부는 상기 제1, 2본딩와이어와 접속되는 상부 단자와, 솔더 범프가 형성되는 하부 단자와, 상기 상부 및 하부 단자를 전기적으로 연결하는 비아콘택을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 제1, 2반도체다이는 각각 제1, 2접착부재(DAF,die attach film)에 의해 고정되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 제2반도체다이는 상면보다 하면이 짧게 형성되고, 상면과 하면의 테두리 사이에는 경사면이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 제2반도체다이는 상면보다 하면이 짧게 형성되고, 상면과 하면의 테두리 사이에는 계단형 단차가 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체다이는 적층형 반도체 패키지에 탑재되고 본딩와이어로 기판과 접속하는 것으로서, 상기 반도체다이는 상면보다 하면이 짧게 형성되어 하부에 위치한 반도체다이와 접속하는 본딩와이어가 실장될 수 있는 와이어 수용홈이 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체다이의 와이어 수용홈은 상기 반도체다이 상면과 하면의 테두리 사이에 형성되는 경사진 형상으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체다이의 와이어 수용홈은 상기 반도체다이 상면과 하면의 테두리 사이에 형성되고 내측으로 요입되는 계단형 단차 형상으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법은 하면에 접착테이프가 부착된 웨이퍼 및 상기 웨이퍼를 커팅하는 블레이드(blade)를 마련하는 S1단계와; 상기 블레이드를 이용하여 상기 웨이퍼를 커팅하는 S2단계;를 포함하되, 상기 웨이퍼의 커팅된 영역은 하부보다 상부의 커팅된 폭이 더 넓게 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 블레이드는 상기 웨이퍼를 관통하는 절단부와, 상기 절단부보다 큰 폭으로 형성되는 와이어 수용홈 형성부를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 와이어 수용홈 형성부는 외측단부가 경사지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 와이어 수용홈 형성부는 외측단부가 상기 절단부와 계단형 단차를 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 블레이드는 상기 웨이퍼의 일부를 커팅하는 제1블레이드와, 상기 제1블레이드보다 작은 폭으로 형성되어 상기 웨이퍼를 관통하는 제2블레이드로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 S2단계는 상기 제1블레이드로 상기 웨이퍼의 일부를 커팅하는 S21단계와, 상기 제2블레이드로 상기 웨이퍼를 관통하도록 커팅하는 S22단계로 이루어지는 것을 특징으로 한다.
이상과 같은 구성의 본 발명에 따른 적층형 반도체 패키지, 반도체다이는 제2반도체다이의 하부에 와이어 수용홈을 형성함으로써, 종래 제1본딩와이어와 제2접착부재 사이에서 발생하는 제2접착부재의 박리(delamination) 현상을 근본적으로 없애고 신뢰성을 높일 수 있는 효과가 있다.
또한, 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법은 다양한 형상의 블레이드를 이용하여 손쉽게 와이어 수용홈을 형성할 수 있는 효과가 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.
도 2는 본 발명에 따른 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.
도 3a 및 도 3b는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법에 사용되는 블레이드를 도시하는 도면이다.
도 4a 내지 도 4c는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 각 공정을 도시하는 단면도들이다.
도 5a 내지 도 5d는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 다른 실시예를 도시하는 단면도들이다.
도 6은 종래 적층형 반도체 패키지를 도시하는 도면이다.
도 7은 종래 스페이서가 삽입된 구조의 적층형 반도체 패키지를 도시하는 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지(100)는 크게 기판(130)과, 제1, 2반도체다이(140,150)와, 상기 제1, 2본딩와이어(170,175)와, 제1, 2접착부재(160,165) 및 몰딩부(180)를 포함할 수 있다.
상기 기판(130)은 회로패턴 및 접속부(131)를 구비하고, 상기 접속부는 상면 및 하면에 각각 형성되는 상부 단자(133) 및 하부 단자(134)와, 상기 상부 단자(133) 및 하부 단자(134)를 연결하는 비아콘택(135)으로 이루어질 수 있다.
상기 상부 단자(133), 하부 단자(134) 및 비아콘택(135)은 기판(130)에 적층되는 반도체다이의 개수에 대응되는 개수로 이루어지게 된다.
상기 상부 단자(133)에는 제1, 2본딩와이어(170,175)와 접속하고, 상기 하부 단자(134)에는 솔더범프(139)가 형성된다.
상기 기판(130) 상에는 복수의 반도체다이(140,150), 구체적으로 상기 기판에 직접 탑재되는 제1반도체다이(140)와, 상기 제1반도체다이(140) 상에 탑재되는 제2반도체다이(150)가 적층된다. 도면에서는 2개의 반도체다이를 도시하였으나, 이는 예시에 불과하며 2개 이상의 반도체다이가 적층될 수 있다.
상기 제1반도체다이(140)는 제1본딩와이어(170)에 의해 기판에 접속되며, 상기 제2반도체다이(150)는 제2본딩와이어(175)에 의해 기판(130)에 접속된다.
구체적으로, 상기 제1본딩와이어(170)는 일단은 상기 기판(130)의 상부 단자(133)에 접속되고 타단은 상기 제1반도체다이(140)에 형성된 제1본딩패드(141)에 접속되며, 마찬가지로 상기 제2본딩와이어(175)는 일단은 상기 기판(130)의 상부 단자(143a)에 접속되고 타단은 상기 제2반도체다이(150)에 형성된 제2본딩패드(151)에 접속된다.
한편, 상기 제1반도체다이(140)는 제1접착부재(160)(DAF,die attach film)에 의해 기판(130) 상에 고정될 수 있으며, 상기 제2반도체다이(150)는 제2접착부재(165)에 의해 제1반도체다이(140) 상에 고정될 수 있다.
상기 제2반도체다이(150)는 상면보다 하면이 짧게 형성되고, 상면과 하면의 테두리 사이에는 경사면이 형성될 수 있다. 그리고, 상기 제2반도체다이(150)의 상면과 하면의 길이차에 의해 형성된 경사면을 통해 와이어 수용홈(143)이 형성된다.
이때, 상기 제2접착부재(165)는 상면보다 짧게 형성된 상기 제2반도체의 하면과 대응되며, 상기 제1본딩패드(141) 내지 제1본딩와이어(170)를 덮지 않는 크기로 형성되는 것이 바람직하다.
상기 와이어 수용홈(143)은 상면과 하면의 길이차에 의해 생기는 공간을 의미하는 것으로서, 제1본딩와이어(170)를 수용하여 FOW(film over wire) 계면에서 발생하는 박리(delamination) 현상을 방지하는 역할을 한다.
즉, 종래에는 제1반도체다이에 접속된 제1본딩와이어 상에 제2접착부재가 부착되는 구조(FOW, film over wire)로 이루어지기 때문에 박리 현상이 발생(도 6 참조)하여 반도체 패키지의 불량 또는 신뢰성이 저하되는 문제가 있었으나, 본 발명에 따른 적층형 반도체 패키지는 제2반도체다이에 와이어 수용홈을 형성함으로써, 본딩와이어 상에 제2접착부재가 부착되지 않기 때문에 제2접착부재의 박리(delamination) 현상을 근본적으로 없앨 수 있는 장점이 있다.
도 2는 본 발명에 따른 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.
도 2를 참조하면, 본 실시예에 따른 적층형 반도체 패키지(100a)는 제2반도체다이(150a) 내지 와이어 수용홈(143a)의 형상을 제외한 나머지 구성이 제1실시예와 동일 내지 유사하므로 중복되는 내용에 대한 자세한 설명은 생략한다.
본 발명에 따른 제2반도체다이(150a)는 상면보다 하면이 짧게 형성되고, 와이어 수용홈(143)은 상면과 하면의 테두리 사이에 형성되며 내측으로 요입되는 계단형 단차 형상으로 이루어질 수 있다.
상술한 바와 같이, 제1본딩와이어(170)는 계단형 단차 형상의 상기 와이어 수용홈(143a)에 수용되고, 상기 제2접착부재(165)는 제2본딩패드(151) 내지 본딩와이어(170)에 부착되지 않는다.
이하에서는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법에 사용되는 블레이드를 도시하는 도면이고, 도 4a 내지 도 4c는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 각 공정을 도시하는 단면도들이다.
본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법은 S1단계 및 S2단계를 포함할 수 있다.
도 3a, 도 3b 및 4a를 참조하면, 상기 S1단계는 하면에 접착테이프(201)가 부착된 웨이퍼 및 상기 웨이퍼를 커팅하는 블레이드(blade)를 마련하는 단계이다.
본 발명에 따른 블레이드(300)는 절단부(301)와, 와이어 수용홈 형성부(303)를 포함할 수 있으며, 회전하면서 웨이퍼(200)를 커팅하는 역할을 한다.
구체적으로, 상기 블레이드(300)는 최외곽에 형성되는 절단부(301)와, 상기 절단부(301)에서 연장되고 상기 절단부(301)보다 큰 폭으로 형성되는 와이어 수용홈 형성부(303)를 포함할 수 있다.
상기 블레이드의 절단부(301)는 상기 웨이퍼(200)를 상하로 관통하는 반면, 상기 와이어 수용홈 형성부(303)는 웨이퍼(200)를 관통하지 않고 일부만 커팅하게 된다.
상기 블레이드(300)는 도 3a와 같이, 상기 와이어 수용홈 형성부(303)는 외측단부가 경사지도록 구성할 수 있으며, 도 3b와 같이, 상기 와이어 수용홈 형성부(303a)는 외측단부가 상기 절단부(301)와 계단형 단차를 형성하도록 구성할 수도 있다.
도 4b를 참조하면, 상기 S2단계는 상기 블레이드(300)를 이용하여 상기 웨이퍼(200)를 커팅하는 단계이다.
구체적으로, 상기 S2단계는 상기 블레이드(300)의 절단부(301)가 상기 웨이퍼(200)를 관통하는 깊이까지 커팅하고, 상기 와이어 수용홈 형성부(303)가 웨이퍼(200)의 하면과 이격되도록 깊이까지 커팅이 이루어진다.
이와 같이, 웨이퍼의 커팅면은 수직이 아닌, 상부 폭이 넓게 되도록 커팅이 이루어지게 된다.
도 4c를 참조하면, 상기 웨이퍼(200)가 커팅되어 분리된 각각의 반도체다이(150)는 짧은 하면과 넓은 상면 사이에 와이어 수용홈(143)이 형성된다.
그리고 상기 반도체다이(150)는 하면에 접착부재를 도포 내지 부착한 상태로 반도체다이 상에 적층된다.
도 5a 내지 도 5d는 본 발명에 따른 적층형 반도체 패키지용 웨이퍼의 커팅방법의 다른 실시예를 도시하는 단면도들이다.
도 5a를 참조하면, 먼저 S1단계는 하면에 접착테이프(201)가 부착된 웨이퍼(200) 및 상기 웨이퍼(200)를 커팅하는 블레이드(300)(blade)를 마련하는 단계이다.
상기 블레이드는 상기 웨이퍼(200)의 일부를 커팅하는 제1블레이드(300)와, 상기 제1블레이드(300)보다 작은 폭으로 형성되어 상기 웨이퍼(200)를 관통하는 제2블레이드(300)로 이루어지게 된다.
도 5b 및 도 5c를 참조하면, S2단계는 웨이퍼(200)를 커팅하는 것으로서, S21단계 및 S22단계로 구분할 수 있다.
상기 S21단계는 폭이 큰 제1블레이드(300)로 상기 웨이퍼의 일부를 커팅하는 것이고(도 5b 참조), S22단계는 폭이 작은 상기 제2블레이드(300)로 상기 웨이퍼(200)를 관통하도록 커팅하는 것이다.
도 5d를 참조하면, 상기 웨이퍼(200)가 커팅되어 분리된 각각의 반도체다이(150a)는 짧은 하면과 넓은 상면 사이에 와이어 수용홈(143)이 형성된다.
그리고 상기 반도체다이(150a)는 하면에 접착부재를 도포 내지 부착한 상태로 반도체다이 상에 적층된다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 반도체 패키지 130 : 기판
131 : 접속부 133 : 상부 단자
134 : 하부 단자 135 : 비아콘택
139 : 솔더범프 140 : 제1반도체다이
141 : 제1본딩패드 143 : 와이어 수용홈
150 : 제2반도체다이 151 : 제2본딩패드
160 : 제1접착부재 165 : 제2접착부재
170 : 제1본딩와이어 175 : 제2본딩와이어
180 : 몰딩부 200 : 웨이퍼
201 : 접착테이프 300 : 블레이드
301 : 절단부 303 : 와이어 수용홈 형성부

Claims (13)

  1. 접속부가 형성된 기판과;
    상기 기판 상에 탑재되는 제1반도체다이와;
    상기 제1반도체다이 상에 적층되는 제2반도체다이와;
    상기 제1, 2반도체다이를 각각 상기 기판의 접속부에 접속시키는 제1, 2본딩 와이어; 및
    상기 제1, 2반도체다이를 각각 고정시키는 제1, 2접착부재(DAF,die attach film);를 포함하며,
    상기 제2반도체다이의 하부 영역에는 상기 제1반도체다이 상에 접속하는 상기 제1본딩와이어의 일단부가 실장될 수 있도록 와이어 수용홈이 형성되되,
    상기 접속부는 상기 제1, 2본딩와이어와 접속되는 상부 단자와, 솔더 범프가 형성되는 하부 단자와, 상기 상부 및 하부 단자를 전기적으로 연결하는 비아콘택을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
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  3. 제1항에 있어서,
    상기 제2반도체다이는 상면보다 하면이 짧게 형성되고, 상면과 하면의 테두리 사이에는 경사면이 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2반도체다이는 상면보다 하면이 짧게 형성되고, 상면과 하면의 테두리 사이에는 계단형 단차가 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 적층형 반도체 패키지에 탑재되고 본딩와이어로 기판과 접속하는 반도체다이에 있어서,
    상기 반도체다이는 상면보다 하면이 짧게 형성되어 하부에 위치한 반도체다이와 접속하는 본딩와이어가 실장될 수 있는 와이어 수용홈이 형성되되,
    상기 와이어 수용홈은 상기 반도체다이 상면과 하면의 테두리 사이에 형성되고 내측으로 요입되는 계단형 단차 형상으로 이루어지는 것을 특징으로 하는 반도체다이.
  6. 제5항에 있어서,
    상기 와이어 수용홈은 상기 반도체다이 상면과 하면의 테두리 사이에 형성되는 경사진 형상으로 이루어지는 것을 특징으로 하는 반도체다이.

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