CN211578741U - 导线框架及包含其的集成电路封装体 - Google Patents

导线框架及包含其的集成电路封装体 Download PDF

Info

Publication number
CN211578741U
CN211578741U CN201921833667.4U CN201921833667U CN211578741U CN 211578741 U CN211578741 U CN 211578741U CN 201921833667 U CN201921833667 U CN 201921833667U CN 211578741 U CN211578741 U CN 211578741U
Authority
CN
China
Prior art keywords
pin
lead frame
supporting disk
chip
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201921833667.4U
Other languages
English (en)
Inventor
廖弘昌
陈晓林
田亚南
刘振东
胡光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Riyuexin semiconductor (Weihai) Co.,Ltd.
Original Assignee
Riyueguang Semiconductor Weihai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Riyueguang Semiconductor Weihai Co ltd filed Critical Riyueguang Semiconductor Weihai Co ltd
Priority to CN201921833667.4U priority Critical patent/CN211578741U/zh
Application granted granted Critical
Publication of CN211578741U publication Critical patent/CN211578741U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请实施例涉及导线框架及包含其的集成电路封装体。根据本申请一实施例的导线框架包括支撑盘以及位于支撑盘周围的引脚阵列。引脚阵列包括连接至支撑盘且从支撑盘的侧面沿着垂直于支撑盘表面的方向折弯后向外延伸的第一引脚,第一引脚的折弯部表面上有第一通孔,使得折弯部的锁胶功能增强,从而提高了导线框架与包含其的集成电路封装体之间的粘附性,进而提高了该集成电路封装体的结构稳定性及密封性。

Description

导线框架及包含其的集成电路封装体
技术领域
本申请实施例大体上涉及半导体领域,更具体地,涉及导线框架及包含其的集成电路封装体。
背景技术
半导体封装材料主流是环氧模塑料,其具有较高的吸湿性,且塑封料与Si(芯片主要成分)、Cu(导线框架主要成分)等其他材质存在膨胀系数的差异,在不可能避免的温湿度环境中产生内部应力形成分层,进而空气、水或酸碱液进入产品内部导致电性能潜在失效或失效,从而影响了半导体芯片及封装的性能。
因此,现有的导线框架及包含其的集成电路封装体需进一步改进。
实用新型内容
本申请实施例的目的之一在于提供一种导线框架及包含其的集成电路封装体,其可有效加强半导体导线框架与封装壳体的结合强度。
本申请的一实施例提供一种导线框架,其包括:支撑盘,其经配置为承载芯片以及位于支撑盘周围的引脚阵列,该引脚阵列包括连接至支撑盘的第一引脚,该第一引脚从支撑盘的侧面沿着垂直于支撑盘表面的方向折弯后向外延伸,其中第一引脚的折弯部的表面上有第一通孔,且折弯部的表面与支撑盘的表面之间的夹角为110°-160°。
根据本申请的另一实施例,第一通孔形状为选自椭圆形、或多边形的狭长通孔。
根据本申请的另一实施例,引脚阵列还包括与第一引脚间隔排列的第二引脚,该第二引脚的表面上有第二通孔,第二通孔的形状为圆形、椭圆形或多边形。
根据本申请的另一实施例,第一引脚和第二引脚远离支撑盘的一端的宽度大于或等于所述第一引脚和所述第二引脚的厚度的3倍。
根据本申请的另一实施例,第一引脚和第二引脚上分别具有额外的第一卡槽。
根据本申请的另一实施例,支撑盘具有散热区,该散热区具有第三通孔及第二卡槽。
根据本申请的另一实施例,第三通孔的形状为圆形、椭圆形或多边形。
根据本申请的另一实施例,导线框架的材质是铜。
根据本申请的另一实施例,第二引脚与支撑盘之间有高低差。
本申请的另一实施例还提供一种集成电路封装体,其包括:上述的导线框架;芯片,其经配置以设置在导线框架的支撑盘上;引线,其经配置以将芯片连接至第二引脚;及封装壳体,其经配置以囊封芯片、导线框架和引线。
与现有技术相比,本申请实施例提供的导线框架及包含其的集成电路封装体具有更强的锁胶功能从而增强了封装体的结构稳定性及密封性能。
附图说明
在下文中将简要地说明为了描述本申请实施例或现有技术所必要的附图以便于描述本申请的实施例。显而易见地,下文描述中的附图仅只是本申请中的部分实施例。对本领域技术人员而言,在不需要创造性劳动的前提下,依然可以根据这些附图中所例示的结构来获得其他实施例的附图。
图1为根据本申请一些实施例的导线框架100的示意图
图2为根据本申请的一些实施例的导线框架100在包装盒内的摆放示意图
图3为根据本申请的一些实施例的导线框架100的制造流程示意图
图4为根据本申请一些实施例的集成电路封装体170的示意图
具体实施方式
为更好的理解本申请实施例的精神,以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中,将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
如本文中所使用,术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时,所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说,当结合数值使用时,术语可指代小于或等于所述数值的±10%的变化范围,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%、或小于或等于±0.05%。举例来说,如果两个数值之间的差值小于或等于所述值的平均值的±10%(例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%、或小于或等于±0.05%),那么可认为所述两个数值“大体上”相同。
在本说明书中,除非经特别指定或限定之外,相对性的用词例如:“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便,且并不要求将本申请以特定的方向建构或操作。
另外,有时在本文中以范围格式呈现量、比率和其它数值。应理解,此类范围格式是用于便利及简洁起见,且应灵活地理解,不仅包含明确地指定为范围限制的数值,而且包含涵盖于所述范围内的所有个别数值或子范围,如同明确地指定每一数值及子范围一般。
再者,为便于描述,“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请实施例中,除非经特别指定或限定之外,“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地,而且本领域技术人员可根据具体的情况以理解上述的用词可以是,比如,固定连结、可拆式连结或集成连结;其也可以是机械式连结或电连结;其也可以是直接链接或通过中介结构的间接链接;也可以是两个组件的内部通讯。
本申请实施例对一种导线框架作了进一步的改进,改进后的导线框架包括支撑盘和引脚阵列,引脚阵列包含有第一引脚和第二引脚,其中第一引脚包含表面上有通孔的折弯部。当该导线框架与封装料结合以制造集成电路封装体时,第一引脚的表面上带有通孔的折弯部能使封装料在折弯点处的结合能力有效增强,从而提高了该导线框架的锁胶能力。
图1为根据本申请一些实施例的导线框架100的示意图。
如图1所示,根据本申请一些实施例的导线框架100包括支撑盘104和位于支撑盘104周围的引脚阵列101,支撑盘104可经配置为承载芯片。引脚阵列101包括连接至支撑盘104的第一引脚122,第一引脚122从支撑盘104的侧面沿着垂直于支撑盘104表面的方向折弯后向外延伸。第一引脚122的折弯部112的表面上有第一通孔121,以增强第一引脚122的折弯部112的锁胶功能。第一通孔121的形状没有任何限制,可为选自例如,但不限于,椭圆形、长方形、菱形或其它多边形的狭长通孔。折弯部112的表面与支撑盘104的表面之间有一定的夹角,以便于导线框架100在包装盒内部的摆放,如图2所示。垂直的夹角容易产生叠料干涉问题,导致包装不整齐或者产品挤压变形,而合适的夹角可避免上述问题,根据本申请一些实施例,折弯部112的表面与支撑盘104的表面之间的夹角可在例如,但不限于,110°-160°范围内。
在一些实施例中,如图1所示,引脚阵列101还包括与第一引脚122间隔排列的第二引脚120,第二引脚120的表面上有第二通孔131,以加强与封装料的结合强度,该第二通孔的形状没有任何限制,可为例如,但不限于,圆形、椭圆形、正方形、长方形、菱形、三角形、星形或其它多边形。根据本申请一些实施例,第一引脚122或第二引脚120的宽度W分别大于或等于它们的厚度的3倍,且第二引脚120与支撑盘104之间有高低差。
导线框架100的材质为金属,例如,但不限于,铜。如图3所示,图1中的导线框架100可由其在平整状态时(a)通过冲压(b)、折弯(c)的加工过程制成,该过程会使第一引脚122的折弯部112向外延伸,同时,第一通孔121也会随之变形,从而使第一通孔121原有的尺寸发生改变,使后续的加在折弯部112的封装壳体材料在第一引脚122上的流动性变强,进一步增强了折弯部112的锁胶功能。
在一些实施例中,为了进一步加强导线框架100的锁胶功能,引脚阵列101上可包含有额外的卡槽,比如第一引脚122和第二引脚120上可分别具有额外的卡槽,例如,但不限于,鸠尾槽(Dove tail)或V型槽(V-groove)。
在一些实施例中,如图1所示,支撑盘104具有散热区111,其上有通孔110a及卡槽110b,其中通孔110a的形状没有任何限制,可为例如,但不限于,圆形、椭圆形、正方形、长方形、菱形、三角形、星形或其它多边形。卡槽110b的形状可以是例如,但不限于,鸠尾槽(Dovetail)或V-groove。
如图1及图4所示,根据本申请的一些实施例的集成电路封装体170可由封装壳体108、图1中的导线框架100和半导体芯片150(未于图4示出)组成。半导体芯片150通过黏胶140(未于图4示出)固定在支撑盘104上,第二引脚120的焊线区130通过焊线160与半导体芯片150相连接,封装壳体108包覆导线框架100的第一引脚122的折弯部112的第一通孔121及其卡槽、第二引脚120的第二通孔131及其卡槽以及支撑盘104的散热区111的通孔110a及卡槽110b。由于导线框架100与封装壳体108的接触面积增加,从而增强了封装壳体108与导线框架100之间的粘附性并提高了封装体170结构的可靠性。
本申请的技术内容及技术特点已揭示如上,然而熟悉本领域的技术人员仍可能基于本申请的教示及揭示而作种种不背离本申请精神的替换及修饰。因此,本申请的保护范围应不限于实施例所揭示的内容,而应包括各种不背离本申请的替换及修饰,并为本专利申请权利要求书所涵盖。

Claims (11)

1.一种导线框架,其特征在于包括:
支撑盘,其经配置为承载芯片;以及
位于所述支撑盘周围的引脚阵列,所述引脚阵列包括连接至所述支撑盘的第一引脚,所述第一引脚从所述支撑盘的侧面沿着垂直于所述支撑盘表面的方向折弯后向外延伸;
其中所述第一引脚的折弯部的表面上有第一通孔,且所述折弯部的表面与所述支撑盘的表面之间的夹角为110°-160°。
2.根据权利要求1所述的导线框架,其特征在于:所述第一通孔的形状为选自椭圆形或多边形的狭长通孔。
3.根据权利要求1所述的导线框架,其特征在于:所述引脚阵列还包括与所述第一引脚间隔排列的第二引脚,所述第二引脚的表面上有第二通孔,所述第二通孔的形状为圆形、椭圆形或多边形。
4.根据权利要求3所述的导线框架,其特征在于:所述第一引脚和所述第二引脚远离所述支撑盘的一端的宽度大于或等于所述第一引脚和所述第二引脚的厚度的3倍。
5.根据权利要求3所述的导线框架,其特征在于:所述第一引脚和所述第二引脚上分别具有额外的第一卡槽。
6.根据权利要求1所述的导线框架,其特征在于:所述支撑盘具有散热区,所述散热区具有第三通孔及第二卡槽。
7.根据权利要求6所述的导线框架,其特征在于:所述第三通孔的形状为圆形、椭圆形或多边形。
8.根据权利要求1所述的导线框架,其特征在于:所述导线框架的材质是铜。
9.根据权利要求3所述的导线框架,其特征在于:所述第二引脚与所述支撑盘之间有高低差。
10.一种集成电路封装体,其特征在于包括:
根据权利要求3-5和9中任一权利要求所述的导线框架;
芯片,其经配置以设置在所述的导线框架的支撑盘上;
引线,其经配置以将所述芯片连接至所述第二引脚;及
封装壳体,其经配置以囊封所述芯片、所述导线框架和所述引线。
11.一种集成电路封装体,其特征在于包括:
根据权利要求6-8中任一权利要求所述的导线框架,其中所述引脚阵列还包括与所述第一引脚间隔排列的第二引脚;
芯片,其经配置以设置在所述的导线框架的支撑盘上;
引线,其经配置以将所述芯片连接至所述第二引脚;及
封装壳体,其经配置以囊封所述芯片、所述导线框架和所述引线。
CN201921833667.4U 2019-10-29 2019-10-29 导线框架及包含其的集成电路封装体 Active CN211578741U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201921833667.4U CN211578741U (zh) 2019-10-29 2019-10-29 导线框架及包含其的集成电路封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201921833667.4U CN211578741U (zh) 2019-10-29 2019-10-29 导线框架及包含其的集成电路封装体

Publications (1)

Publication Number Publication Date
CN211578741U true CN211578741U (zh) 2020-09-25

Family

ID=72530044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201921833667.4U Active CN211578741U (zh) 2019-10-29 2019-10-29 导线框架及包含其的集成电路封装体

Country Status (1)

Country Link
CN (1) CN211578741U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992819A (zh) * 2021-04-26 2021-06-18 佛山市国星光电股份有限公司 一种封装器件及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992819A (zh) * 2021-04-26 2021-06-18 佛山市国星光电股份有限公司 一种封装器件及其制作方法
CN112992819B (zh) * 2021-04-26 2022-03-18 佛山市国星光电股份有限公司 一种封装器件及其制作方法

Similar Documents

Publication Publication Date Title
US6175149B1 (en) Mounting multiple semiconductor dies in a package
US8008758B1 (en) Semiconductor device with increased I/O leadframe
KR100630741B1 (ko) 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법
US8319319B2 (en) Semiconductor package and mounting method thereof
US8441110B1 (en) Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7977774B2 (en) Fusion quad flat semiconductor package
US9013030B2 (en) Leadframe, semiconductor package including a leadframe and method for producing a leadframe
US8395251B2 (en) Integrated circuit package to package stacking system
EP3440697B1 (en) Flat no-leads package with improved contact leads
CN103946976A (zh) 具有翻转式球接合表面的双层级引线框架及装置封装
US20160148876A1 (en) Flat no-leads package with improved contact pins
KR20150109284A (ko) 반도체 장치 및 그 제조 방법
US8072050B1 (en) Semiconductor device with increased I/O leadframe including passive device
JP2009064854A (ja) リードフレーム、半導体装置、及び半導体装置の製造方法
CN108292609B (zh) 具有含多层组装垫的引线框的半导体封装
CN211578741U (zh) 导线框架及包含其的集成电路封装体
US6803648B1 (en) Integrated circuit packages with interconnects on top and bottom surfaces
US4278991A (en) IC Package with heat sink and minimal cross-sectional area
US20080179723A1 (en) Semiconductor device including a plural chips with protruding edges laminated on a die pad section that has a through section
US9318423B2 (en) Leadless package type power semiconductor module
US12009287B2 (en) Semiconductor device with packaging material and metal member protruding from the packaging material
US20200126895A1 (en) Press-fit semicondcutor device
ITMI20120710A1 (it) Metodo per fabbricare dispositivi elettronici
CN203812873U (zh) 导线框架与无外引脚封装构造
US9214447B2 (en) Non-leaded type semiconductor package and method of assembling same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 264205 No. 16-1, Hainan Road, North District, comprehensive bonded zone, Weihai Economic and Technological Development Zone, Shandong Province

Patentee after: Riyuexin semiconductor (Weihai) Co.,Ltd.

Address before: 264205 no.16-1 Hainan Road, export processing zone, Weihai Economic Development Zone, Shandong Province

Patentee before: RIYUEGUANG SEMICONDUCTOR(WEIHAI) Co.,Ltd.

CP03 Change of name, title or address