KR20150109284A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20150109284A KR20150109284A KR1020150037418A KR20150037418A KR20150109284A KR 20150109284 A KR20150109284 A KR 20150109284A KR 1020150037418 A KR1020150037418 A KR 1020150037418A KR 20150037418 A KR20150037418 A KR 20150037418A KR 20150109284 A KR20150109284 A KR 20150109284A
- Authority
- KR
- South Korea
- Prior art keywords
- lead
- suspending
- island
- throttle portion
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000011347 resin Substances 0.000 claims abstract description 37
- 229920005989 resin Polymers 0.000 claims abstract description 37
- 238000007747 plating Methods 0.000 claims abstract description 20
- 238000005520 cutting process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 238000009713 electroplating Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000005476 soldering Methods 0.000 abstract 1
- 238000007789 sealing Methods 0.000 description 17
- 240000004050 Pentaglottis sempervirens Species 0.000 description 8
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(과제) 기판과의 접합이 강고하여, 신뢰성이 높은 반도체 장치를 제공한다.
(해결 수단) 아우터 리드 (5) 가 이너 리드를 통하여 이너 리드 서스펜딩 리드 (3) 와 전기적으로 접속됨으로써, 아우터 리드 절단면 (11) 에도 도금 피막이 형성되고, 봉지 수지 (10) 로부터 연장되는 아우터 리드 전체 표면에 땜납층이 형성되기 쉬워진다. 또, 이너 리드 서스펜딩 리드 (3) 에는 제 1 스로틀부 (12a) 가 형성되어, 이너 리드 서스펜딩 리드의 절단시의 데미지를 억제할 수 있다.
(해결 수단) 아우터 리드 (5) 가 이너 리드를 통하여 이너 리드 서스펜딩 리드 (3) 와 전기적으로 접속됨으로써, 아우터 리드 절단면 (11) 에도 도금 피막이 형성되고, 봉지 수지 (10) 로부터 연장되는 아우터 리드 전체 표면에 땜납층이 형성되기 쉬워진다. 또, 이너 리드 서스펜딩 리드 (3) 에는 제 1 스로틀부 (12a) 가 형성되어, 이너 리드 서스펜딩 리드의 절단시의 데미지를 억제할 수 있다.
Description
본 발명은 리드 프레임을 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 휴대 전자 기기의 소형화에 수반하여, 사용되는 반도체 패키지에도 소형화, 박형화이면서 또한 실장 강도를 확보한 반도체 패키지가 필요시되고 있다. 반도체 패키지를 소형화하는 대책으로서, 외부 단자를 기판 실장면에 대해 평행하게 내는 표면 실장형 패키지가 알려져 있다. 이 타입의 패키지로는 SON (Small Outline Non-Lead Package), QFN (Quad Flat Non-Lead Package) 등이 있다. 이들 패키지는 DIP (Dual Inline Package) 나 SOP (Small Outline Package) 와 비교하면 기판에 실장할 때의 외부 전극이 작기 때문에, 기판 실장 후의 땜납 필렛 형성이 적어 실장 강도가 약하다는 특징이 있다. 또 이들 패키지의 제조는 스탬핑 금형, 혹은 에칭에 의한 가공에 의해 제조되는 리드 프레임을 사용하는 경우가 많다. 리드 프레임의 재료에는 194 alloy 재나 구리 합금을 사용하는 것이 일반적이다.
이 리드 프레임을 사용한 반도체 장치의 제조에서는 리드 프레임 상에 반도체 칩을 탑재하고, 반도체 칩과 리드 프레임을 전기적으로 와이어로 접속하여 수지 봉지 가공을 실시하며, 버 제거 처리를 실시한 후에, 구리면에 대해 외장 도금 처리를 실시한다. 외장 도금 처리 후, 반도체 장치를 소정의 사이즈로 리드 프레임으로부터 떼어낸다. 이와 같이 외장 도금 처리 후에 리드 프레임으로부터 반도체 장치를 떼어내기 때문에, 아우터 리드 절단면에는 외장 도금 피막이 형성되지 않는다. 그 때문에 반도체 장치를 기판에 실장할 때, 땜납 젖음성이 나쁘다는 문제가 있다. 이들 조건에서 작성된 반도체 패키지의 실장 강도를 향상시키기 위해, 아우터 리드 선단부의 평면 형상이나 단면 형상을 변경하여 기판 실장 후의 땜납 젖음성을 향상시키기 위해 땜납 필렛을 형성하기 쉽게 하여 실장 강도를 높이는 형상이 제안되어 있다 (예를 들어, 특허문헌 1, 2 참조).
그러나, 반도체 장치의 소형화, 박형화가 진행되는 가운데, 반도체 장치의 기판 실장 강도의 추가적인 향상이 요구되고 있다. 본 발명은, 반도체 장치의 기판에 대한 땜납 접착 강도를 높이는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 이하의 수단을 사용하였다.
우선, 리드 프레임의 아일랜드 상에 재치 (載置) 된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치로서, 상기 아우터 리드와 접속된 이너 리드와, 상기 이너 리드에 접속되고, 상기 봉지 수지로부터 연장되는 이너 리드 서스펜딩 리드와, 상기 아우터 리드 전체 표면에 형성된 도금 피막으로 이루어지고, 상기 이너 서스펜딩 리드는, 평면에서 볼 때에 상기 봉지 수지의 외형과 중첩하는 제 1 스로틀부를 갖는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 이너 리드 서스펜딩 리드는, 평면에서 볼 때에 상기 봉지 수지 내에 제 2 스로틀부를 갖는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 1 스로틀부에는 V 노치가 형성되는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 제 1 스로틀부와 상기 제 2 스로틀부 사이에는 스루홀이 형성되는 것을 특징으로 하는 반도체 장치로 하였다.
또한, 리드 프레임의 아일랜드 상에 재치된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치의 제조 방법으로서, 상기 아일랜드와, 상기 아일랜드와 근접하는 이너 리드와, 상기 이너 리드에 접속된 이너 리드 서스펜딩 리드 및 상기 아우터 리드와, 상기 아일랜드에 접속된 아일랜드 서스펜딩 리드를 구비하고, 상기 이너 리드 서스펜딩 리드에는 제 1 스로틀부를 갖는 리드 프레임을 준비하는 공정과, 상기 반도체 칩을 다이 본딩과 와이어 본딩과 수지 봉지하는 공정과, 상기 아우터 리드의 선단을 절단하는 공정과, 전해 도금에 의해 상기 아우터 리드의 절단면에 도금 피막을 형성하는 공정과, 상기 이너 리드 서스펜딩 리드를 상기 제 1 스로틀부에서 절단하는 공정과, 상기 아일랜드 서스펜딩 리드를 절단하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법으로 하였다.
또, 상기 이너 리드 서스펜딩 리드의 절단과 아일랜드 서스펜딩 리드의 절단 사이에 전기 특성 검사 공정을 갖는 것을 특징으로 하는 청구항 5 에 기재된 반도체 장치의 제조 방법으로 하였다.
본 발명에 의하면, 반도체 장치를 기판 실장할 때에, 아우터 리드의 봉지 수지로부터 노출되어 있는 면 전체에 후막 땜납층을 형성하기 때문에, 기판과의 사이에 강고한 접합이 가능해진다. 또, 리드 프레임으로부터 반도체 장치를 떼어낼 때에 이너 리드에 스트레스로 가해지는 데미지를 억제할 수 있어, 반도체 소자와 전기적으로 접속되는 와이어와의 이너 리드의 접속이 확실하게 유지되어 신뢰성의 향상을 도모할 수 있다.
도 1 은, 본 발명의 반도체 장치의 실시예를 나타내는 조감도이다 (아우터 리드를 위로 하여 도시).
도 2 는, 본 발명의 반도체 장치의 도 1 의 A 방향에서 본 측면도이다 (아우터 리드를 아래로 하여 도시).
도 3 은, 본 발명의 반도체 장치의 도 1 의 A 방향에서 본 아우터 리드 확대도이다.
도 4 는, 본 발명의 반도체 장치의 도 1 의 B 방향에서 본 측면도이다.
도 5 는, 본 발명의 반도체 장치의 도 1 의 B 방향에서 본 아우터 리드 확대도이다.
도 6 은, 본 발명의 반도체 장치의 발명의 제조 방법을 설명하는 도면이다.
도 7 은, 본 발명의 반도체 장치에 사용하는 리드 프레임의 실시예를 나타내는 평면도이다.
도 8 은, 본 발명의 반도체 장치의 실시예를 나타내는 단면도이다.
도 2 는, 본 발명의 반도체 장치의 도 1 의 A 방향에서 본 측면도이다 (아우터 리드를 아래로 하여 도시).
도 3 은, 본 발명의 반도체 장치의 도 1 의 A 방향에서 본 아우터 리드 확대도이다.
도 4 는, 본 발명의 반도체 장치의 도 1 의 B 방향에서 본 측면도이다.
도 5 는, 본 발명의 반도체 장치의 도 1 의 B 방향에서 본 아우터 리드 확대도이다.
도 6 은, 본 발명의 반도체 장치의 발명의 제조 방법을 설명하는 도면이다.
도 7 은, 본 발명의 반도체 장치에 사용하는 리드 프레임의 실시예를 나타내는 평면도이다.
도 8 은, 본 발명의 반도체 장치의 실시예를 나타내는 단면도이다.
이하, 본 발명을 도면에 기초하여 설명한다.
도 1 은, 본 발명의 반도체 장치의 제 1 실시예를 나타내는 조감도이다. 여기에서는 아우터 리드 (5) 를 상측으로 하여 도시하고 있다. 아우터 리드 (5) 는, 그 상면 (실장면), 측면 (아우터 리드 절단면), 실장면과 마주보는 반대면, 그리고, 실장면과 반대면과 아우터 리드 절단면의 각각과 직각을 이루는 면을 갖고, 봉지 수지 (10) 로부터 연장되어 있다. 또, 대략 직방체의 반도체 장치의 측면에는, 절단된 이너 리드 서스펜딩 리드 (3) 와 아일랜드 서스펜딩 리드 (4) 의 단면이 봉지 수지 (10) 로부터 노출되어 있다.
도 2 는, 도 1 에 있어서의 A 방향에서 본 측면도이다. 여기에서는 아우터 리드 (5) 를 하측으로 하여 도시하고 있고, 기판에 실장되는 경우의 실장면은 본 도면의 하면이 된다. 아우터 리드 (5) 의 주위에는 도금 피막 (5a) 이 형성되고, 기판 실장측 하면, 반대측의 상면, 측면 및 아우터 리드 절단면 (11) 모두가 도금 피막 (5a) 으로 덮여 있다.
도 3 은, 도 1 에 있어서의 A 방향에서 본 아우터 리드 확대도이다. 아우터 리드의 주위 모두가 도금 피막 (5a) 에 의해 덮이고, 기판 실장측 하면에 형성된 도금 피막 (5a) 의 하면은, 봉지 수지 본체 하면보다 하방에 위치한다.
도 4 는, 도 1 에 있어서의 B 방향에서 본 측면도이다. 여기에서는 아우터 리드 (5) 를 하면으로 하여 도시하고 있고, 기판에 실장되는 경우의 실장면은 본 도면의 하면이다. 아우터 리드 (5) 의 기판 실장면측 하면, 반대측의 상면 및 아우터 리드 절단면 (11)이 봉지 수지로부터 노출되어, 아우터 리드의 노출면 전체가 도금 피막 (5a) 에 의해 덮여 있다.
도 5 는, 도 1 에 있어서의 B 방향에서 본 아우터 리드 확대도이다.
아우터 리드는, 봉지 수지 (10) 의 측면으로부터 연장되어 있고, 그 절단면 (지면 위, 우측단) 에도 도금 피막 (5a) 이 피착되어 있는 것을 나타내고 있다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다.
도 6 은, 본 발명의 반도체 장치의 제 1 실시예의 제조 방법을 나타내는 조감도이다.
도 6(a) 는, 본 실시예의 리드 프레임 (1) 을 나타내는 조감도이다. 리드 프레임 (1) 은, 이후에 반도체 칩을 재치하는 아일랜드 (6) 와, 아일랜드 (6) 와 떨어져 배치된 이너 리드 (2) 와, 이너 리드 (2) 와 연결되는 아우터 리드 (5) 를 갖고 있다. 그리고, 이너 리드 (2) 는 이너 리드 서스펜딩 리드 (3), 아일랜드 (6) 는 아일랜드 서스펜딩 리드 (4) 에 의해 리드 프레임 틀에 접속되어 있다.
이너 리드 서스펜딩 리드 (3) 에는 제 1 스로틀부 (12a) 가 형성되어 있다. 또, 이너 리드 (2) 와 아우터 리드 (5) 사이에는 단차부가 있어, 아우터 리드 하면이 이너 리드 하면보다 낮아지도록 되어 있다. 또한, 이너 리드 하면은 아일랜드 하면과 동일한 높이가 되도록 되어 있다. 이너 리드 서스펜딩 리드 (3) 와 아일랜드 서스펜딩 리드 (4) 에는 절곡부가 있어, 이너 리드 (2) 와 접속하는 부분의 이너 리드 서스펜딩 리드 (3) 의 하면에 대해, 주위의 리드 프레임 틀과 접속하는 부분의 이너 리드 서스펜딩 리드 (3) 의 하면은 상대적으로 낮게 되어 있다.
아일랜드 서스펜딩 리드 (4) 에 대해서도 마찬가지로, 아일랜드 (6) 와 접속하는 부분의 아일랜드 서스펜딩 리드 (4) 의 하면에 대해, 주위의 리드 프레임 틀과 접속하는 부분의 아일랜드 서스펜딩 리드 (4) 의 하면은 상대적으로 낮게 되어 있다. 즉, 본 실시예의 리드 프레임은, 아일랜드 및 이너 리드를 업세트한 리드 프레임이다. 이와 같은 리드 프레임 (1) 은, 소정 두께의 194 alloy 재 혹은 구리 합금으로 이루어지는 판재의 형 (型) 타발과 엠보싱에 의해 형성할 수 있다. 즉, 아일랜드 (6), 이너 리드 (2), 아우터 리드 (5), 이너 리드 서스펜딩 리드 (3), 아일랜드 서스펜딩 리드 (4) 의 평면 형상을 결정하기 위해서 판재의 타발을 실시한다.
이어서, 아일랜드 (6), 이너 리드 (3), 그리고, 이너 리드 서스펜딩 리드 (3) 및 아일랜드 서스펜딩 리드 (4) 의 일부가 다른 부분에 대해 상대적으로 높아지도록 아래에서 상방으로 형 가압을 실시한다. 이 때, 이너 리드 (2) 와 아우터 리드 (5) 사이에 단차가 형성되게 된다. 동시에, 이너 리드 서스펜딩 리드 (3) 및 아일랜드 서스펜딩 리드 (4) 에도 절곡부가 형성되게 된다.
도 6(b) 는, 와이어 본딩 공정 후의 조감도이다. 성형된 리드 프레임 (1) 의 아일랜드 (6) 상에 페이스트제 (8) 를 통하여 반도체 칩 (9) 을 다이 본딩하고, 이어서, 반도체 칩 표면의 전극 패드와 이너 리드 (2) 를 와이어 (7) 를 통하여 전기적으로 접속한다.
도 6(c) 는, 수지 봉지 공정 후의 조감도이다. 반도체 칩 (9), 와이어 (7), 이너 리드 (2) 를 덮도록 봉지 수지 (10) 로 봉지한다. 도시되어 있지 않지만, 아일랜드 (6) 의 하면도 봉지 수지 (10) 에 의해 덮여 있다. 아우터 리드 (5) 와 이너 리드 서스펜딩 리드 (3) 와 아일랜드 서스펜딩 리드 (4) 의 일부가 봉지 수지 (10) 로부터 노출되어, 리드 프레임 틀과 연결되어 있다. 이 때, 이너 리드 서스펜딩 리드 (3) 와 아일랜드 서스펜딩 리드 (4) 의 절곡부도 봉지 수지 (10) 밖으로 튀어나와 있다. 이너 리드 서스펜딩 리드 (3) 가 봉지 수지 (10) 에 의해 덮이는 부분과 노출되는 부분의 경계에는 제 1 스로틀부 (12a) 가 위치한다.
도 6(d) 는, 아우터 리드 절단 공정 후의 조감도이다. 봉지 수지 (10) 의 측면으로부터 노출되는 아우터 리드 (5) 의 선단부가 절단되고, 리드 프레임 틀과 분리되어 절단면 (11) 이 형성되어 있다. 이 때, 봉지 수지 (10) 의 상이한 측면에는 이너 리드 서스펜딩 리드 (3) 와 아일랜드 서스펜딩 리드 (4) 의 일부가 봉지 수지 (10) 로부터 노출되어 있지만, 리드 프레임 틀과 연결된 상태이다. 이 때문에, 리드 프레임 틀과 아우터 리드 절단면 (11) 은 전기적인 접속을 유지한 상태로서, 이 형태로 외장 전해 도금을 실시하면 아우터 리드 (5) 의 상면, 바닥면, 측면뿐만 아니라 절단면 (11) 에도 도금 피막이 형성되게 된다.
도 6(e) 는, 외장 도금 공정을 거쳐, 이너 리드 서스펜딩 리드 (3) 를 절단한 후의 조감도이다. 아우터 리드 (5) 의 표면에는 도금 피막 (5a) 이 형성되고, 불필요해진 이너 리드 서스펜딩 리드 (3) 는 제 1 스로틀부에서 절단되어 리드 프레임 틀과 분리된다. 제 1 스로틀부는, 이너 리드 서스펜딩 리드 (3) 에 비해 가늘게 (단면적이 작게) 되어 있기 때문에 절단시의 부하가 작고, 봉지 수지 내에 봉지된 이너 리드에 전달되는 데미지도 작다. 이로써, 이너 리드로부터 와이어가 빠진다는 문제를 회피하는 것이 가능해진다.
아일랜드 서스펜딩 리드 (4) 는 리드 프레임 틀과 연결되어 있으므로 복수 개의 반도체 장치는 1 장의 리드 프레임에 탑재되어 있는 상태이다. 이 상태에서 전기 특성 검사 (스트립 테스트) 를 실시함으로써 효율적인 검사가 가능해진다. 그 후, 아일랜드 서스펜딩 리드 (4) 를 떼어내어 반도체 장치를 개편화하여 도 6(f) 에 나타내는 형상을 얻는다.
이상과 같은 제조 방법을 거침으로써, 아우터 리드의 전체면에 도금 피막이 형성되어, 기판과의 접속이 강고해질 뿐만 아니라, 이너 리드와 와이어의 양호한 접합을 유지할 수 있는 반도체 장치를 얻을 수 있다.
도 7 은, 본 발명의 반도체 장치의 리드 프레임의 실시예를 나타내는 평면도이다.
도 7(a) 는, 도 6 에서 설명한 반도체 장치에 사용하는 리드 프레임으로서, 제 1 스로틀부 (12a) 를 갖는 리드 프레임의 평면도이다. 봉지 수지 (10) 의 외형과 리드 프레임의 제 1 스로틀부 (12a) 가 중첩되는 것이 본 실시예의 특징이다. 제 1 스로틀부 (12a) 의 존재에 의해, 이너 리드 서스펜딩 리드를 절단했을 때의 데미지를 작게 하는 것이 가능해진다.
도 7(b) 는, 도 7(a) 의 제 1 스로틀부 (12a) 에 추가하여, 제 2 스로틀부 (12b) 를 갖는 리드 프레임의 평면도이다. 봉지 수지 (10) 의 외형과 리드 프레임의 제 1 스로틀부 (12a) 가 중첩되는 것에 추가하여, 제 2 스로틀부 (12b) 를 봉지 수지 (10) 내에 갖는 구성이다. 제 1 스로틀부 (12a) 의 존재에 의해, 이너 리드 서스펜딩 리드를 절단했을 때의 데미지를 작게 할 수 있고, 또한, 제 2 스로틀부 (12b) 의 존재에 의해, 외부로부터의 데미지가 이너 리드에 전파되는 것을 완화시킬 수 있다.
도 7(c) 가 도 7(b) 와 상이한 점은, 제 1 스로틀부 (12a) 에 추가로 V 노치를 실시하여, 스로틀 V 노치 형상 (12c) 으로 한 것이다. V 노치란 도 8 에 나타내는 단면도와 같이, 이후에 이너 리드 서스펜딩 리드를 절단하는 부분에 V 노치를 배치한 형상이다. 이로써, 이너 리드 서스펜딩 리드를 절단시의 부하가 더욱 작아져, 봉지 수지 내에 봉지된 이너 리드에 전달되는 데미지도 더욱 작아진다.
도 7(d) 가 도 7(b) 와 상이한 점은, 이너 리드 서스펜딩 리드의 제 1 스로틀부 (12a) 와 제 2 스로틀부 (12b) 사이에 스루홀 (12d) 을 형성한 것이다. 스루홀 (12d) 중에는 봉지 수지가 충전되어, 이너 리드 서스펜딩 리드의 절단시의 데미지를 내부에 전달하기 어렵다는 효과를 갖는다. 스루홀 (12d) 의 존재는 충전된 봉지 수지에 의한 서스펜딩 리드의 고정이라는 것뿐만 아니라, 제 1 스로틀부 (12a) 와 제 2 스로틀부 (12b) 사이의 스루홀 (12d) 주위의 리드의 단면적을 작게 하기 때문에 상기와 같은 효과를 갖는다.
1 : 리드 프레임
2 : 이너 리드
3 : 이너 리드 서스펜딩 리드
4 : 아일랜드 서스펜딩 리드
5 : 아우터 리드
5a : 도금 피막
6 : 아일랜드
7 : 와이어
8 : 페이스트제
9 : 반도체 칩
10 : 봉지 수지
11 : 아우터 리드 절단면
12a : 제 1 서스펜딩 리드 스로틀부
12b : 제 2 서스펜딩 리드 스로틀부
12c : 서스펜딩 리드 스로틀 V 노치 형상
12d : 서스펜딩 리드부 스루홀 형상
2 : 이너 리드
3 : 이너 리드 서스펜딩 리드
4 : 아일랜드 서스펜딩 리드
5 : 아우터 리드
5a : 도금 피막
6 : 아일랜드
7 : 와이어
8 : 페이스트제
9 : 반도체 칩
10 : 봉지 수지
11 : 아우터 리드 절단면
12a : 제 1 서스펜딩 리드 스로틀부
12b : 제 2 서스펜딩 리드 스로틀부
12c : 서스펜딩 리드 스로틀 V 노치 형상
12d : 서스펜딩 리드부 스루홀 형상
Claims (6)
- 리드 프레임의 아일랜드 상에 재치된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치로서,
상기 아우터 리드와 접속된 이너 리드와,
상기 이너 리드에 접속되고, 상기 봉지 수지로부터 연장되는 이너 리드 서스펜딩 리드와,
상기 아우터 리드 전체 표면에 형성된 도금 피막을 구비하고,
상기 이너 리드 서스펜딩 리드는, 평면에서 볼 때에 상기 봉지 수지의 외형과 중첩되는 제 1 스로틀부를 갖는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 이너 리드 서스펜딩 리드는, 평면에서 볼 때에 상기 봉지 수지 내에 제 2 스로틀부를 갖는 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 제 1 스로틀부에는 V 노치가 형성되는 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 제 1 스로틀부와 상기 제 2 스로틀부 사이에는 스루홀이 형성되는 것을 특징으로 하는 반도체 장치. - 아일랜드와, 상기 아일랜드와 근접하는 이너 리드와, 상기 이너 리드에 접속된 이너 리드 서스펜딩 리드 및 아우터 리드와, 상기 아일랜드에 접속된 아일랜드 서스펜딩 리드를 구비하고, 상기 이너 리드 서스펜딩 리드에는 제 1 스로틀부를 갖는 리드 프레임을 준비하는 공정과,
반도체 칩을 다이 본딩과 와이어 본딩과 수지 봉지하는 공정과,
상기 아우터 리드의 선단을 절단하는 공정과,
전해 도금에 의해 상기 아우터 리드의 절단면에 도금 피막을 형성하는 공정과,
상기 이너 리드 서스펜딩 리드를 상기 제 1 스로틀부에서 절단하는 공정과,
상기 아일랜드 서스펜딩 리드를 절단하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 5 항에 있어서,
상기 이너 리드 서스펜딩 리드의 절단과 상기 아일랜드 서스펜딩 리드의 절단 사이에 전기 특성 검사 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014056450A JP6370071B2 (ja) | 2014-03-19 | 2014-03-19 | 半導体装置及びその製造方法 |
JPJP-P-2014-056450 | 2014-03-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20150109284A true KR20150109284A (ko) | 2015-10-01 |
KR102330403B1 KR102330403B1 (ko) | 2021-11-23 |
Family
ID=54121501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020150037418A KR102330403B1 (ko) | 2014-03-19 | 2015-03-18 | 반도체 장치 및 그 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (2) | US9698064B2 (ko) |
JP (1) | JP6370071B2 (ko) |
KR (1) | KR102330403B1 (ko) |
CN (1) | CN104934404B (ko) |
TW (1) | TWI654729B (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6332251B2 (ja) | 2015-12-09 | 2018-05-30 | 日亜化学工業株式会社 | パッケージの製造方法及び発光装置の製造方法、並びにパッケージ及び発光装置 |
JP6840466B2 (ja) * | 2016-03-08 | 2021-03-10 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージ及び半導体パッケージの製造方法 |
CN106048679A (zh) * | 2016-05-30 | 2016-10-26 | 北京首钢微电子有限公司 | 一种集成电路的电镀方法 |
US10896869B2 (en) * | 2018-01-12 | 2021-01-19 | Amkor Technology Singapore Holding Pte. Ltd. | Method of manufacturing a semiconductor device |
JP7156673B2 (ja) * | 2018-08-08 | 2022-10-19 | 日清紡マイクロデバイス株式会社 | 半導体装置 |
US11145574B2 (en) | 2018-10-30 | 2021-10-12 | Microchip Technology Incorporated | Semiconductor device packages with electrical routing improvements and related methods |
US11222790B2 (en) * | 2019-12-26 | 2022-01-11 | Nxp Usa, Inc. | Tie bar removal for semiconductor device packaging |
US20210305136A1 (en) * | 2020-03-27 | 2021-09-30 | Integrated Silicon Solution Inc. | Package structure |
NL2027540B1 (en) | 2021-02-11 | 2022-09-12 | Sencio B V | Semiconductor Lead-on-Chip Assembly |
US11611170B2 (en) | 2021-03-23 | 2023-03-21 | Amkor Technology Singapore Holding Pte. Ltd | Semiconductor devices having exposed clip top sides and methods of manufacturing semiconductor devices |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030116842A1 (en) * | 2001-12-25 | 2003-06-26 | Koji Motonami | Semiconductor device and manufacturing method thereof |
JP2006019465A (ja) | 2004-07-01 | 2006-01-19 | Mitsui Chemicals Inc | 半導体パッケージおよびその製造方法 |
US20080284008A1 (en) * | 2007-04-16 | 2008-11-20 | Sanyo Electric Co., Ltd. | Semiconductor device |
JP2010080914A (ja) * | 2008-08-29 | 2010-04-08 | Sanyo Electric Co Ltd | 樹脂封止型半導体装置とその製造方法、リードフレーム |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5929035U (ja) * | 1982-08-17 | 1984-02-23 | 日本電気ホームエレクトロニクス株式会社 | リ−ドフレ−ム |
JPS59147448A (ja) * | 1983-02-12 | 1984-08-23 | Fujitsu Ltd | 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法 |
JPS59178756A (ja) * | 1983-03-29 | 1984-10-11 | Toshiba Corp | 半導体装置 |
JPH0233959A (ja) * | 1988-07-22 | 1990-02-05 | Nec Kyushu Ltd | 半導体装置用リードフレーム |
JPH05190748A (ja) * | 1992-01-14 | 1993-07-30 | Toshiba Corp | 電子部品の実装パッケージ製造方法 |
KR0145768B1 (ko) * | 1994-08-16 | 1998-08-01 | 김광호 | 리드 프레임과 그를 이용한 반도체 패키지 제조방법 |
JPH1074882A (ja) * | 1996-08-29 | 1998-03-17 | Nec Kansai Ltd | リードフレーム及びタイバ切断装置 |
JP2933036B2 (ja) * | 1996-11-29 | 1999-08-09 | 日本電気株式会社 | 中空パッケージ |
JPH11145365A (ja) * | 1997-11-11 | 1999-05-28 | Toppan Printing Co Ltd | Ic用リードフレーム |
JPH11354705A (ja) * | 1998-06-04 | 1999-12-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2000294718A (ja) * | 1999-04-05 | 2000-10-20 | Sony Corp | 半導体装置及びその製造方法 |
JP2001077279A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | リードフレームとそれを用いた樹脂封止型半導体装置の製造方法 |
JP3895570B2 (ja) * | 2000-12-28 | 2007-03-22 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4011076B2 (ja) * | 2004-06-28 | 2007-11-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2006332275A (ja) * | 2005-05-25 | 2006-12-07 | Mitsumi Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
-
2014
- 2014-03-19 JP JP2014056450A patent/JP6370071B2/ja not_active Expired - Fee Related
-
2015
- 2015-03-11 US US14/644,249 patent/US9698064B2/en active Active
- 2015-03-11 TW TW104107735A patent/TWI654729B/zh not_active IP Right Cessation
- 2015-03-18 KR KR1020150037418A patent/KR102330403B1/ko active IP Right Grant
- 2015-03-19 CN CN201510121149.XA patent/CN104934404B/zh not_active Expired - Fee Related
-
2017
- 2017-04-24 US US15/495,058 patent/US10043721B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030116842A1 (en) * | 2001-12-25 | 2003-06-26 | Koji Motonami | Semiconductor device and manufacturing method thereof |
JP2006019465A (ja) | 2004-07-01 | 2006-01-19 | Mitsui Chemicals Inc | 半導体パッケージおよびその製造方法 |
US20080284008A1 (en) * | 2007-04-16 | 2008-11-20 | Sanyo Electric Co., Ltd. | Semiconductor device |
JP2010080914A (ja) * | 2008-08-29 | 2010-04-08 | Sanyo Electric Co Ltd | 樹脂封止型半導体装置とその製造方法、リードフレーム |
Also Published As
Publication number | Publication date |
---|---|
JP6370071B2 (ja) | 2018-08-08 |
US10043721B2 (en) | 2018-08-07 |
TWI654729B (zh) | 2019-03-21 |
TW201546987A (zh) | 2015-12-16 |
KR102330403B1 (ko) | 2021-11-23 |
US9698064B2 (en) | 2017-07-04 |
US20170229355A1 (en) | 2017-08-10 |
CN104934404A (zh) | 2015-09-23 |
US20150270197A1 (en) | 2015-09-24 |
CN104934404B (zh) | 2019-12-06 |
JP2015179737A (ja) | 2015-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102330403B1 (ko) | 반도체 장치 및 그 제조 방법 | |
TWI634634B (zh) | 半導體裝置及其製造方法 | |
US20160056097A1 (en) | Semiconductor device with inspectable solder joints | |
CN110010489B (zh) | 用于制作带有侧壁凹陷的半导体器件的方法及相关器件 | |
US20120126378A1 (en) | Semiconductor device package with electromagnetic shielding | |
US9779966B2 (en) | Lead frame and semiconductor device | |
US20090032977A1 (en) | Semiconductor device | |
JP2008130701A (ja) | 配線基板とそれを用いた半導体装置及び半導体装置の製造方法 | |
US9136208B2 (en) | Semiconductor device and method of manufacturing the same | |
US10090228B1 (en) | Semiconductor device with leadframe configured to facilitate reduced burr formation | |
KR20110020548A (ko) | 반도체 패키지 및 그의 제조방법 | |
EP3319122B1 (en) | Semiconductor device with wettable corner leads | |
US20110062569A1 (en) | Semiconductor device package with down-set leads | |
US9490146B2 (en) | Semiconductor device with encapsulated lead frame contact area and related methods | |
US9214447B2 (en) | Non-leaded type semiconductor package and method of assembling same | |
US20200357728A1 (en) | Through hole side wettable flank | |
TW202236537A (zh) | 半導體封裝結構及導線架 | |
JP2011192817A (ja) | 面実装半導体装置及び面実装半導体装置の製造方法 | |
JP5622128B2 (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 | |
TWM558470U (zh) | 二極體封裝結構 | |
JP2015026853A (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |