JPH11354705A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

Info

Publication number
JPH11354705A
JPH11354705A JP10155950A JP15595098A JPH11354705A JP H11354705 A JPH11354705 A JP H11354705A JP 10155950 A JP10155950 A JP 10155950A JP 15595098 A JP15595098 A JP 15595098A JP H11354705 A JPH11354705 A JP H11354705A
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
outer lead
manufacturing
tip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10155950A
Other languages
English (en)
Inventor
Koichi Sugihara
功一 杉原
Koichi Miyashita
浩一 宮下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10155950A priority Critical patent/JPH11354705A/ja
Priority to US09/324,774 priority patent/US6392293B2/en
Priority to KR1019990020724A priority patent/KR20000005939A/ko
Publication of JPH11354705A publication Critical patent/JPH11354705A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 実装基板に半導体装置をはんだ付けしたと
き、アウターリード（２）の先端部にはんだフィレット
が十分形成されないという問題があった。 【解決手段】 半導体チップを封止するパッケージ
（１）から外部に延伸し、半導体チップと接続されるて
いるアウターリード（２）を有する半導体装置におい
て、前記アウターリードの先端の断面の少なくとも一部
がはんだ付け性を向上する材料でコーティングされてい
ることを特徴とする半導体装置である。その製造方法
は、例えばガルウング形状あるいはストレート形状のア
ウターリード（２）を有する半導体装置において、アウ
ターリードを切断する位置に窪み（１１）を形成し、は
んだ付け性を向上する材料でコーティングした後、窪み
の部分でアウターリード（２）を切断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はガルウイング形状あ
るいはストレート形状のアウターリードを有する半導体
装置のアウターリード及びその製造方法に係る。
【０００２】
【従来の技術】近年、半導体装置の実装における集積密
度の高密度化が進んでおり、リードを実装する際の、リ
ードの絶縁、安定性などが求められてきている。従来よ
り、半導体装置のアウターリードと実装基板の配線部と
の接続は、一般にはんだ付けによって行われている。そ
の際、配線部表面からアウターリードに這い上がるよう
に形成されるはんだの部分をはんだフィレットと呼んで
いる。
【０００３】基板との接合強度すなわち接続の信頼性を
上げるためには、このはんだフィレットを大きく形成す
ることが必要となる。はんだフィレットの大きさは実装
基板の電極面積に依存するため、基板の電極面積は許さ
れる限り大きくすることが要求される。しかし、高密度
化と多ピン化の要求の下で、隣接する電極相互のはんだ
による短絡を避けるためには電極相互間の間隔も確保す
る必要があり、電極の形状をアウターリードの幅方向に
十分大きくとることができない。このため、電極の幅は
アウターリードの幅とほぼ等しく設計され、主にアウタ
ーリードの長さ方向に必要とするはんだフィレットが形
成されるように、十分な余裕を持って設計されるのが一
般的である。
【０００４】以上の理由により、アウターリードのはん
だ付けされる部分の側面にあたる部分は、実装基板の電
極の方に余裕がないためはんだフィレットは形成され
ず、ガルウイング形状のアウターリードを有する半導体
装置であるＱＦＰ（Quad FlatPackage ）やＳＯＰ（Sma
ll Outline Package ）等においては、そのアウターリ
ードはんだ付け部のリード先端側とリ一ド根本側の２カ
所のみにはんだフィレットが形成されることとなる。通
常、リード先端側のはんだフィレットをフロントフィレ
ットと、リード根本側のフィレットをバックフィレット
と呼ぶ。
【０００５】従来の技術を図１７から図３０を用いて説
明する。図１７から図２５までは、従来のＱＦＰ、ＳＯ
Ｐの製造プロセスの第１の例である。図１７に示すよう
に、樹脂モールド後の半導体パッケージ１０１には横方
向に延びるアウターリード１０２が配置され、リードフ
レームの外枠（図示せず）と接続されている。
【０００６】次に図１８に示すように、前記アウターリ
ード１０２の表面に例えば電気メッキなどの手段を用い
てはんだメッキ１０３を施す。次に図１９に示すよう
に、アウターリード１０２の先端をカットしフレーム外
枠から切り離す。さらに図２０に示すように、ポンチな
どの手段を用いてリード曲げを行いアウターリードの成
形が完了する。
【０００７】次に図２１から図２５までは、従来のＱＦ
Ｐ、ＳＯＰの製造プロセスの第２の例である。図１７と
同様に、図２１に示すように、半導体パッケージ１０１
にアウターリード１０２が設置されている。
【０００８】次に図２２に示すように、前記アウターリ
ード１０２に表面に電気メッキなどの手段を用いてはん
だメッキ１０３を施す。次に、図２３に示すように、長
めに形成されたリードの予備部分をパッケージ側に残し
て切断しフレーム外枠から切り離す。リードの切断は通
常カットポンチを下降させアウターリードに対する剪断
応力により行う。次に図２４に示すようにリード曲げを
行い、最後に図２５に示すように、リードの先端を再度
切断する。
【０００９】このようにして形成された従来のＱＦＰま
たはＳＯＰのアウターリード１０２の先端部は、図２６
に示すように、その全面がリード先端のカット工程にお
いて形成される切断面である。アウターリード１０２の
はんだ付け性を向上するための外装処理の代表的な方法
は、フレームを介して通電するはんだの電気メッキであ
るが、アウターリードにはんだメッキを行うためにはア
ウターリードがリードフレームと電気的に接続した状態
でなければ不可能である。従って、はんだメッキはアウ
ターリードの先端カットより前に行うより他に方法がな
かった。従って、図２６に示すように、従来のＱＦＰ、
ＳＯＰのアウターリード１０２の先端面にははんだメッ
キ１０３が付けられなかった。このため、かかるアウタ
ーリードを基板にはんだ付けした場合は、アウターリー
ド切断部の破断面にははんだがほとんど這い上がらない
ため、図２７に示すようにフロントフィレット１０４は
せいぜいアウターリード厚の半分程度の高さまでしか形
成されないという問題があった。
【００１０】なお上記リードの切断はリード先端を切断
する場合において、切断面の下部に生ずるカットバリを
実装面に出さないように切断方向を選んだ場合であり、
逆方向にカットした場合はフロントフィレット１０４は
全く形成されない。
【００１１】アウターリード厚の半分以下の小さなはん
だフィレットでは十分な接合強度を得られないため、従
来のＱＦＰ、ＳＯＰでは基板との接合強度のほとんどを
バックフィレット１０４’のみに依存していた。しかし
ながら温度サイクル試験等により複雑な応力がかかる半
導体装置においては、バックフィレット１０４’のみの
接合強度で十分な信頼性を得るのは困難であった。
【００１２】また実装後に十分なはんだフィレットが形
成されるような所定のはんだ付けが行われたかどうかを
確認する外観検査は、一般に実装基板の鉛直上方からの
顕微鏡観察等により行われるが、鉛直方向からはアウタ
ーリード１０２の陰になってバックフィレット１０４’
は観察できないため、フロントフィレット１０４の形成
状態を検査して判断する方法が取られている。しかし、
従来のＱＦＰ、ＳＯＰは図２７に示すようにフロントフ
ィレット１０４の形成が小さいために、検査し難く作業
に時間がかかっていた。
【００１３】図２８に示すように、ストレート形状のア
ウターリードを有するパッケージの一つにＳＯＮ（Smal
l Outline Non Leaded Package）がある。ＳＯＮではそ
の構造上の特徴のために、図２９に示すようにバックフ
ィレット１０４´は形成されない。しかも、前述のＱＦ
ＰまたはＳＯＰと同じ理由で、リード先端部へのフロン
トフィレット１０４の形成も十分でない。このようにバ
ックフィレットの形成されないＳＯＮにおいては、フロ
ントフィレット１０４の形成不足がそのまま基板との接
合強度の不足となるため、従来ＳＯＮ構造は高い信頼性
を要求される半導体製品には使用できなかった。
【００１４】またＳＯＮ構造はＱＦＰ、ＳＯＰに比べて
元々はんだフィレットの形成量が少ないため、特にフロ
ントフィレット１０４の形成が小さい場合にはあらかじ
め基板の電極上に塗布されたはんだペーストが余剰状態
になり、隣接する電極と短絡するという問題も発生して
いた。
【００１５】
【発明が解決しようとする課題】電子装置の小型化、軽
量化への強い要求の下で、半導体装置の実装密度の高度
化が進んでおり、これに伴い微小化されたアウターリー
ドを実装する際のリード相互の絶縁性及び実装基板とア
ウターリードとのはんだ付けの工程の安定性及び高信頼
化が求められてきている。
【００１６】従来、半導体装置のアウターリードと実装
基板の電極の接続ははんだリフロー等によって行われて
いる。その際、アウターリードの側面に這い上がるよう
に形成されるはんだフィレットの接続信頼性を向上させ
るためには、アウターリードに対する実装基板の電極の
面積を大きくし、はんだフィレットの量を大きくする必
要があるが、高密度化に伴いアウターリード実装部の側
面にあたる部分は、実装基板の電極の余裕がないためは
んだフィレットは形成されず、ガルウイング形状のアウ
ターリードを有する半導体装置のＱＦＰ、ＳＯＰにおい
ては、そのアウターリード実装部のリード先端側とリー
ド根本側の２カ所のみにはんだフィレットを形成するこ
ととなる。しかし、従来のＱＦＰ、ＳＯＰのリード先端
側ははんだ濡れ性を良くする電気メッキによるはんだ層
の形成がされず機械的切断面が露出しているためフロン
トフィレットの形成が十分でなかった。
【００１７】使用環境温度の変化や使用時の加熱などに
より複雑な応力がかかる電子装置において、半導体装置
と基板との機械的及び電気的接続に関し、バックフィレ
ットのみでこれらの接合強度の信頼性を得るのは困難で
あり、また、実装後に所定のはんだ付けが行われたかど
うかを確認する外観検査では、フロントフィレットの形
成が小さいために検査しづらく作業に時間がかかってい
た。
【００１８】本発明の目的は、フロントフィレットが十
分に形成され、基板電極との接続強度が大きく、接続に
対する信頼性が高く、外観検査も容易な半導体装置を提
供することにある。
【００１９】
【課題を解決するための手段】本発明による半導体装置
は、半導体チップを封止するパッケージから外部に延伸
し、パッケージ内で半導体チップと接続されているアウ
ターリードを有する半導体装置において、前記アウター
リードの先端の断面の少なくとも一部がはんだ付け性を
向上する材料でコーティングされていることを特徴とす
る半導体装置である。
【００２０】さらに、前記アウターリードの先端の断面
が、前記アウターリードに対しほぼ垂直の切断面とはん
だ付け性を向上する材料でコーティングされている面に
より構成されていることを特徴とする半導体装置であ
り、前記アウターリードの前記はんだ付け性を向上する
材料でコーティングされている面が、アウターリードの
根元側に引っ込む傾斜面あるいは段付きの面であること
を特徴とする半導体装置であり、前記アウターリード
が、ガルウイング形状あるいはストレート形状をしてい
ることを特徴とする半導体装置である。
【００２１】本発明によるアウターリードを有する半導
体装置の製造方法は、前記アウターリードの切り離し後
に前記アウターリードの先端となる位置に窪みを形成す
る工程と、前記アウターリードにはんだ付け性を向上す
る外装処理を行う工程と、前記窪みの一部が前記アウタ
ーリードの先端の断面に残るように切断する工程とを有
することを特徴とする半導体装置の製造方法である。
【００２２】また、本発明によるアウターリードを有す
る半導体装置の製造方法は、前記アウターリードにはん
だ付け性を向上する外装処理を行う工程と、前記アウタ
ーリードの切り離し後に前記アウターリードの先端とな
る位置に窪みを形成する工程と、前記窪みの一部が前記
アウターリードの先端の断面に残るように切断する工程
とを有することを特徴とする半導体装置の製造方法であ
る。
【００２３】また、本発明によるアウターリードを有す
る半導体装置の製造方法は、前記アウターリードにはん
だ付け性を向上する外装処理を行う工程と、前記アウタ
ーリードを切断する工程と、前記アウターリードを所定
の形状に成形する工程と、前記アウターリードに窪みを
形成する工程と、前記アウターリードを前記窪みの部分
で切断する工程とを有することを特徴とする半導体装置
の製造方法である。さらに、前記窪みがＶ字状、Ｕ字状
または矩形状であることを特徴とする半導体装置の製造
方法であり、前記アウターリードが、ガルウイング形状
あるいはストレート形状のアウターリードであり、前記
窪みの深さが、０．０７ｍｍ以上であるものであり、前
記窪みの深さが、リード断面の３５パーセント以上であ
るものであり、前記アウターリードが、ガルウイング形
状あるいはストレート形状のアウターリードである半導
体装置の製造方法である。
【００２４】
【発明の実施の形態】本発明は以下の実施の形態を図面
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は多様に
変化することができる。
【００２５】本発明の実施の形態である半導体装置の外
部リードの成形工程を以下に図面を用いて説明する。ま
ず、本発明の第１の実施形態を図１を用いて説明する。
図１（ａ）に示すように、例えば通常のプラスチックな
どを用いた樹脂モールド工程により半導体パッケージ１
の横方向にリードフレームの外枠（図示せず）と接続さ
れているアウターリード２が配置されている構造が形成
される。なお、パッケージ１は合成樹脂によるモールド
構造に限定されるものではなく、セラミック部材のパッ
ケージなどであっても良い。半導体パッケージ１内には
半導体チップが配置されその表面に形成されたボンディ
ングパッドが、アウターリード２からパッケージ１の内
部に延伸するインナーリードと、例えばワイヤボンディ
ング等により接続されている（図示せず）。アウターリ
ード２のリードの厚さは通常０．１２５〜０．４ｍｍ程
度であり、材料としてはＣｕをベースにした合金、ある
いは４２アロイなどが使用できる。
【００２６】次に図１（ｂ）に示すように、アウターリ
ード２にコイニングなどの手段を用いて、窪み１１を形
成する。このときの窪み１１の形状は本発明を特に制限
するものではないが、例えばＶ字型やＵ字型または矩形
状などの形状とすることができる。窪み１１はリードの
下、又は上下双方に形成しても良いが、図１（ｃ）は下
側に形成した例である。また、窪み１１を形成する手段
としては、コイニングなどの機械加工による方法でもエ
ッチングなどによる化学加工の方法でも良い。
【００２７】次に図１（ｃ）に示すようにアウターリー
ド２に電気メッキを行う。例えば、Ｎｉ下地パラジウム
メッキ、ＳｎＰｂ，ＳｎＡｇ，ＳｎＢｉ，ＳｎＺｉ，等
のはんだメッキ等である。さらに、Ｎｉ下地の上にＰ
ｂ、次にＡｕを重ねた３層メッキも用いられる。厚さは
特に限定しないが１０±５μ程度が望ましい。また、パ
ラジウムメッキなども挙げられる。
【００２８】次に、図１（ｄ）に示すように、アウター
リード２に窪み１１が形成された部分がリードの先端と
なるようにアウターリード２を切断する。その後、図１
（ｅ）に示すようにリード曲げを行い成形する。アウタ
ーリード先端部のはんだ材によるコーティング面は、Ｖ
字型の窪み１１を形成した場合はアウターリードの根元
側に引っ込む傾斜面となり、矩形状の窪み１１を形成し
た場合は段付きの面となる。
【００２９】なお、アウターリード２に窪み１１を形成
する工程及びはんだメッキを行う工程は、特に上記樹脂
モールド後（図１（ａ）の状態）に限定されるものでは
なく、以下に記載する他の実施の態様で示す工程によ
り、または、他えば半導体チップのマウント前の工程に
おいて行われても良い。
【００３０】かかる工程により、半導体チップを封止す
る封止樹脂１から外部に延伸し、半導体チップと封止樹
脂内で電気的に接続されているアウターリード２の先端
の切断面の少なくとも一部が、はんだ付け性を向上する
材料であるはんだメッキ層３によりコーティングされる
構造が得られる。本発明の第１の実施の形態を用いるこ
とにより、半導体装置の基板実装時のはんだ付け性が向
上し、実装基板上の配線電極及びアウターリード上に、
はんだフィレットがフロント及びバックともに十分に形
成され電気的及び機械的接続の信頼性が向上する。
【００３１】次に本発明の第２の実施の形態について、
図２を用いて説明する。図２（ａ）に示すように、半導
体パッケージ１にアウターリード２が配置されている。
次に図２（ｂ）に示すように、アウターリード２にコイ
ニングなどの手段を用いて窪み１１を形成する。このと
きの窪み１１はその形状を問わず、例えば、Ｖ字型やＵ
字型など様々な形状を選択することができ、その形状を
特に限定するものではない。
【００３２】次に、図２（ｃ）に示すように、アウター
リード２の表面に例えばパラジウムメッキやはんだメッ
キ３などを施す。次に、図２（ｄ）に示すように、アウ
ターリード２の窪み１１が形成された部分より少し先端
の部分でアウターリードを切断する。その後、図２
（ｅ）に示すようにリード曲げを行いリードを成形す
る。最後に図２（ｆ）に示すように、窪み１１の部分が
リードの先端となるようにリードカットを行う。なお、
上記の方法で用いたはんだメッキやパラジウムメッキ以
外の材質を用いることができ、はんだ付け性を向上させ
る他の材料であって良い。窪み１１を形成する手段とし
ては、コイニングなどの機械加工による方法でも、エッ
チングなどによる化学加工の方法でも構わない。以上、
本発明の第２の実施の形態を用いることにより、基板へ
の実装時のはんだリフロー工程におけるはんだ付け性が
向上し、はんだフィレットがアウターリードのフロント
及びバック部ともに十分に形成され信頼性の向上を図る
ことができる。また、２回の切断工程を採用することに
より、設計上の切断位置の決定に柔軟性をもたらし、成
形後の機械的精度をより向上させることができる。
【００３３】次に本発明の第３の実施の形態について、
図３を用いて説明する。図３（ａ）に示すように、通常
の半導体製造方法により半導体パッケージ１とアウター
リード２を有する構成が準備される。次に図３（ｂ）に
示すように、アウターリード２に例えばパラジウムメッ
キなどのはんだメッキ３を電気メッキにより施す。続い
て、図３（ｃ）に示すように、アウターリード２にコイ
ニングなどの方法を用いて、窪み１１を形成する。この
ときの窪み１１の形状は、例えばＶ字型やＵ字型など様
々な形状とすることができ、その形状を特に限定するも
のではない。次に、図３（ｄ）に示すように、窪み１１
の部分でリードの先端を切断する。その後、図３（ｅ）
に示すようにリード曲げを行いリードを成形する。第１
及び第２の実施の態様との相違は、アウターリード２表
面のはんだメッキ後に窪み１１を形成する点にある。以
上、本発明の第３の実施の形態を用いることにより、実
装時のはんだ付け性が向上し、はんだ付けの信頼性が向
上する。
【００３４】次に本発明の第４の実施の形態について、
図４を用いて説明する。通常の半導体アッセンブリ工程
により、図４（ａ）に示すように半導体パッケージ１に
アウターリード２が配置された構造が準備される。次に
図４（ｂ）に示すように、アウターリード２に例えばパ
ラジウムメッキなどのはんだメッキ３を施す。次に図４
（ｃ）に示すように、アウターリード２にコイニングな
どの手段を用いて窪み１１を形成する。このときの窪み
１１の形状は、例えばＶ字型やＵ字型など様々な形状を
とることができ、形状が限定されるものではない。次
に、図４（ｄ）に示すように、窪み１１の形成された部
分よりも先端の部分でアウターリード２を切断する。そ
の後、図４（ｅ）に示すようにリード曲げを行いリード
を成形する。最後に図４（ｆ）に示すように、窪み１１
の形成された部分でアウターリードを２を切断する。以
上、本発明の第４の実施の形態を用いることにより、ア
ウターリードのはんだ付け性が向上し、実装基板上の基
板電極の上にはんだフィレットが十分に形成され信頼性
が向上する。また、カット位置を柔軟に決めることがで
きその精度も向上させることができる。
【００３５】次に本発明の第５の実施の形態について、
図５を用いて説明する。図５（ａ）に示すように、通常
の半導体アッセンブリ工程を用いて半導体パッケージ１
とアウターリード２が配置された構造が準備される。次
に図５（ｂ）に示すように、アウターリード２に例えば
パラジウムメッキなどのはんだメッキ３を施す。次に、
図５（ｃ）に示すように、最終のリード長さより長くア
ウターリード２を予備カットする。次に、図５（ｄ）に
示すようにリード曲げを行い成形する。その後、図５
（ｅ）に示すように、アウターリード２にコイニングな
どの手段を用いて窪み１１を形成する。このときの窪み
１１の形状はＶ字型やＵ字型など様々な形状を選択する
ことができる。最後に、図５（ｆ）に示すように、窪み
１１の形成された部分でリードを切断する。窪み１１の
形成方法は、例えばコイニングなどの機械加工による方
法などを用いることができる。第１〜第４の実施の形態
との相違はガルウイング形状にアウターリードを成形し
た後に窪み１１を形成する点にある。なお、アウターリ
ード２の切断方向を特に限定するものではないが、本発
明の効果を十分に得るためには、リード先端の切断工程
においてカットバリをリ一ド実装面側に出さないように
切断方向を選択することが望ましい。
【００３６】以上、本発明の第５の実施の形態を用いる
ことにより、はんだ付け性が向上し、はんだフィレット
がアウターリードのフロント及びバックともに十分に形
成され、信頼性が向上する。
【００３７】本発明の半導体装置の製造方法で作られた
リードは、図６のＡに示すように、カット断面の下半分
に、はんだメッキ層が形成されている。このため、リー
ドを配線基板にはんだ付けすると、図７に示すようにフ
ロントフィレット４、バックフィレット４’共にはんだ
付けの信頼性が確保できるよう高い這い上がりで十分の
大きさに形成することができる。
【００３８】図８は、本発明に係る、ＳＯＮ型パッケー
ジ１にはんだメッキ３が形成されたアウターリード２が
配置されている構成を示しており、図９は上記ＳＯＮ型
半導体装置の基板へのはんだ付け状態を示している。Ｓ
ＯＮはその構造上バックフィレットが形成されないた
め、フロントフィレット４のみに物理的な接続安定性が
依存する。本発明を採用したＳＯＮ型パッケージにおい
てはフロントフィレット４が必要な高さを有して形成さ
れるため、従来のＳＯＮ型半導体装置に比べ、格段に信
頼性が向上し十分に実用に耐え得るものになっている。
【００３９】次に、本発明を実施する上においてのコイ
ニング工程について説明する。図１０に示すように、例
えばコイニングポンチ７を用いてコイニングを行う。コ
イニングのプレス荷重は例えば７０００〜８０００Ｎで
ある。アウターリードを有するフレーム材質として、例
えばニッケル４２％、鉄５８％の合金である４２アロイ
の使用が可能であり、リードの厚さは０．１２５〜０．
１５ｍｍ、はんだメッキ厚は片側で０．０１ｍｍとする
ことができる。
【００４０】図１０に示すように、ダイ８上に、モール
ド樹脂９により封止されリード２が配置されている半導
体パッケージを載せ、コイニングポンチ７でコイニング
を行う。
【００４１】図１１はアウターリード先端の切断工程を
示す。図１１に示すようにダイ８とストリッパ１０によ
り固定されたアウターリードの窪み１１の部分に先端カ
ット用ポンチ１２が降下し、ダイ８及びストリッパ１０
により固定されているリード２を窪み１１の部分で切断
する。
【００４２】図１２から図１６は、厚さ０．２０ｍｍの
リードを用いコイニング量を変えてコイニングを行つた
ときの、リードの断面を示す。図１２に示すように、コ
イニング量０．０７ｍｍのときの断面図では、窪み１１
がリード断面の中央部まで到達していない。図１３に示
すように、コイニング量０．１０ｍｍのときの断面図で
は、窪み１１が断面中央付近まで到達している。そして
図１４に示すように、コイニング量０．１２ｍｍのとき
の断面図では、窪み１１が断面中央付近を超える。かか
るリードをはんだメッキ処理し窪み１１の部分で切断し
た後、実装基板にはんだ付けした場合のはんだフィレッ
トの這い上がり状態を図１５及び図１６に示す。なお、
図１５及び図１６は、図１２〜図１４とは上下は逆の状
態で示されている。
【００４３】図１５（ａ）に示すように、コイニング量
が０．１０ｍｍのとき（図１３参照）のリードの切り口
の断面のはんだ付着状態は、はんだフィレットがリード
厚の約半分以上に這い上がる。図１５（ｂ）にリ一ドの
カット部の断面とはんだフィレットの這い上がり状態を
示す。はんだフィレットがリード厚の約半分以上に這い
上がれば、はんだフィレットの量としては十分である。
そして、図１６（ａ）に示すように、コイニング量が
０．１０ｍｍの場合は、はんだフィレットが、リード厚
の９割ほどに這い上がる。図１６（ｂ）にリ一ドのカッ
ト部の断面とはんだフィレットの這い上がり状態を示
す。なお、コイニング量０．１２ｍｍの場合（図１４参
照）は、はんだフィレットがリード厚の高さとほぼ同程
度まで遣い上がるのがわかった。
【００４４】コイニング量を大きくすることがはんだフ
ィレットの這い上がりを大きくし望ましいが、コイニン
グ量を過剰に大きくすることは、下記の点から注意しな
ければならない。
【００４５】（１）リードが断裂してしまう。少なくと
も実施の形態としてはできなくなる。 （２）また全実施の形態において、コイニングが起きや
すく、またコイニング部でのリードの伸びがフレーム変
形を引き起こしてしまう。
【００４６】また、少なくともコイニング量が０．０７
ｍｍ（リードの厚さの３５％）以上であれば効果を得ら
れるが、十分な効果を得たいのであれば、０．１０ｍｍ
（リードの厚さの５０％）以上が望ましい。以上のよう
に、適正な量のはんだフィレットが形成されることがわ
かった。
【００４７】以上のように、本発明を用いることによ
り、基板実装においてのアウターリード部に十分な大き
さのはんだフィレットが形成されるようになり、リード
の接合強度が増し、従来はんだフィレットが十分形成さ
れないことで使用が限定されていたＳＯＮなどのパッケ
ージも普通に使用できるように信頼性が向上した。
【００４８】
【発明の効果】基板実装においてのアウターリード部に
十分な大きさのはんだフィレットが形成されるようにな
り、リードの接合強度が増し、従来はんだフィレットが
十分形成されないことで、使用が限定されていたＳＯＮ
型などのパッケージにも適用できるようなった。また十
分なはんだフィレットが形成されるため、余剰はんだに
よる配線相互の短絡が防止できるようになった。また、
はんだ付け後の検査が容易になり、検査能率と検査精度
の向上を図ることができた。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＱＦＰ、ＳＯＰ
を用いた製造プロセスを示す半導体装置の工程図。
【図２】本発明の第２の実施形態に係るＱＦＰ、ＳＯＰ
を用いた製造プロセスを示す半導体装置の工程図。
【図３】本発明の第３の実施形態に係るＱＦＰ、ＳＯＰ
を用いた製造プロセスを示す半導体装置の工程図。
【図４】本発明の第４の実施形態に係るＱＦＰ、ＳＯＰ
を用いた製造プロセスを示す半導体装置の工程図。
【図５】本発明の第５の実施形態に係るＱＦＰ、ＳＯＰ
を用いた製造プロセスを示す半導体装置の工程図。
【図６】本発明の実施形態に係るＱＦＰ、ＳＯＰの半導
体装置の断面図。
【図７】本発明の実施形態に係るＱＦＰ、ＳＯＰの半導
体装置の基板実装状態を示す断面図。
【図８】本発明の実施形態に係るＳＯＮの半導体装置の
断面図。
【図９】本発明の実施形態に係るＳＯＮの半導体装置の
基板実装状態を示す断面図。
【図１０】本発明の実施形態に係る半導体装置のコイニ
ング工程を示す断面図。
【図１１】本発明の実施形態に係る半導体装置のリード
先端カットの工程を示す断面図。
【図１２】本発明の実施形態に係る半導体装置のコイニ
ング量０．０７ｍｍの場合のリード形成を表す断面図。
【図１３】本発明の実施形態に係る半導体装置のコイニ
ング量０．１０ｍｍの場合のリ一ド形成を表す断面図。
【図１４】本発明の実施形態に係る半導体装置のコイニ
ング量０．１２ｍｍの場合のリ一ド形成を表す断面図。
【図１５】本発明の実施形態に係る半導体装置のコイニ
ング量０．０７ｍｍの場合のリードの断面図。
【図１６】本発明の実施形態に係る半導体装置のコイニ
ング量０．１０ｍｍの場合のリ一ドの断面図。
【図１７】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図１８】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図１９】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２０】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２１】従末の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２２】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２３】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２４】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２５】従来の技術に係るＱＦＰ、ＳＯＰを用いた製
造プロセスの一例を示す半導体装置の工程図。
【図２６】従来の技術に係るＱＦＰ、ＳＯＰの断面図。
【図２７】 従来の技術に係るＱＦＰ、ＳＯＰの基板実
装状態を示す断面図。
【図２８】従来の技術に係るＳＯＮの断面図。
【図２９】従来の技術に係るＳＯＮの基板実装状態を示
す断面図。
【符号の説明】
１、１０１…半導体パッケージ ２、１０２…アウターリード ３、１０３…はんだメッキ ４、１０４…はんだフィレット（フロントフィレット） ４’、１０４’…はんだフィレット（バックフィレッ
ト） ５、１０５…基板電極 ６、１０６…実装基板 ７…コイニングポンチ ８…ダイ ９…モールド樹脂 １０…ストリッパ １１…窪み Ａ…リード切断端

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体チップを封止するパッケージから外
    部に延伸し、パッケージ内で半導体チップと接続されて
    いるアウターリードを有する半導体装置において、前記
    アウターリードの先端の断面の一部がはんだ付け性を向
    上する材料で被膜されていることを特徴とする半導体装
    置。
  2. 【請求項２】前記アウターリードの先端の断面が、前記
    アウターリードに対しほぼ垂直の切断面と、はんだ付け
    性を向上する材料でコーティングされている面により構
    成されていることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】前記アウターリードの前記はんだ付け性を
    向上する材料でコーティングされている面が、アウター
    リードの根元側に引っ込む傾斜面、あるいは段付きの面
    であることを特徴とする請求項１または請求項２記載の
    半導体装置。
  4. 【請求項４】前記アウターリードが、ガルウイング形状
    あるいはストレート形状をしていることを特徴とする請
    求項１から請求項３迄の何れか１項に記載の半導体装
    置。
  5. 【請求項５】アウターリードを有する半導体装置の製造
    方法において、 前記アウターリードの切り離し後に前記アウターリード
    の先端となる位置に窪みを形成する工程と、 前記アウターリードにはんだ付け性を向上する外装処理
    を行う工程と、 前記窪みの一部が前記アウターリードの先端の断面に残
    るように切断する工程とを有することを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】アウターリードを有する半導体装置の製造
    方法において、 前記アウターリードにはんだ付け性を向上する外装処理
    を行う工程と、 前記アウターリードの切り離し後に前記アウターリード
    の先端となる位置に窪みを形成する工程と、 前記窪みの一部が前記アウターリードの先端の断面に残
    るように切断する工程とを有することを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】アウターリードを有する半導体装置の製造
    方法において、 前記アウターリードにはんだ付け性を向上する外装処理
    を行う工程と、 前記アウターリードを切断する工程と、 前記アウターリードを所定の形状に成形する工程と、 前記アウターリードに窪みを形成する工程と、 前記アウターリードを前記窪みの部分で切断する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 【請求項８】前記窪みがＶ字状、Ｕ字状または矩形状で
    あることを特徴とする請求項５から請求項７迄の何れか
    １項に記載の半導体装置の製造方法。
  9. 【請求項９】前記窪みの深さが、０．０７ｍｍ以上であ
    ることを特徴とする請求項５から請求項８迄の何れか１
    項に記載の半導体装置の製造方法。
  10. 【請求項１０】前記窪みの深さが、リード断面の３５パ
    ーセント以上であることを特徴とする請求項５から請求
    項８迄の何れか１項に記載の半導体装置の製造方法。
  11. 【請求項１１】前記アウターリードが、ガルウイング形
    状あるいはストレート形状のアウターリードであること
    を特徴とする請求項５または請求項６記載の半導体装置
    の製造方法。
JP10155950A 1998-06-04 1998-06-04 半導体装置及び半導体装置の製造方法 Pending JPH11354705A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10155950A JPH11354705A (ja) 1998-06-04 1998-06-04 半導体装置及び半導体装置の製造方法
US09/324,774 US6392293B2 (en) 1998-06-04 1999-06-03 Semiconductor package with sloped outer leads
KR1019990020724A KR20000005939A (ko) 1998-06-04 1999-06-04 반도체장치및그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10155950A JPH11354705A (ja) 1998-06-04 1998-06-04 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH11354705A true JPH11354705A (ja) 1999-12-24

Family

ID=15617082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10155950A Pending JPH11354705A (ja) 1998-06-04 1998-06-04 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6392293B2 (ja)
JP (1) JPH11354705A (ja)
KR (1) KR20000005939A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237561A (ja) * 2000-12-05 2002-08-23 Ueno Seiki Kk 電子部品のリード電極切断装置
JP2002237560A (ja) * 2000-12-05 2002-08-23 Ueno Seiki Kk 電子部品のリード電極切断装置
JP2006351846A (ja) * 2005-06-16 2006-12-28 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor
JP2011071558A (ja) * 2011-01-11 2011-04-07 Rohm Co Ltd 電子部品およびその製造方法
JP2015072947A (ja) * 2013-10-01 2015-04-16 セイコーインスツル株式会社 半導体装置及びその製造方法
JP2015153913A (ja) * 2014-02-14 2015-08-24 セイコーインスツル株式会社 樹脂封止型半導体装置およびその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3622462B2 (ja) * 1997-12-16 2005-02-23 株式会社日立製作所 半導体装置
MY133357A (en) 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
EP1211011B1 (en) * 1999-10-20 2011-04-06 Senju Metal Industry Co., Ltd. Method of manufacturing a solder coated material ; corresponding solder coated material
US20020097562A1 (en) * 2000-12-18 2002-07-25 Tdk Corporation Electronic device and manufacturing same
US7772043B2 (en) * 2001-12-12 2010-08-10 Sanyo Electric Co., Ltd. Plating apparatus, plating method and manufacturing method for semiconductor device
JP3666594B2 (ja) * 2002-10-17 2005-06-29 ローム株式会社 パッケージ型電子部品におけるリード端子の切断方法
JP2004200249A (ja) * 2002-12-16 2004-07-15 Nec Electronics Corp 電子部品及びその製造方法並びに製造装置
JP4447215B2 (ja) * 2002-12-16 2010-04-07 Ｎｅｃエレクトロニクス株式会社 電子部品
KR20060030356A (ko) * 2004-10-05 2006-04-10 삼성테크윈 주식회사 반도체 리이드 프레임과, 이를 포함하는 반도체 패키지와,이를 도금하는 방법
US7268415B2 (en) * 2004-11-09 2007-09-11 Texas Instruments Incorporated Semiconductor device having post-mold nickel/palladium/gold plated leads
DE102004057485B4 (de) * 2004-11-29 2007-10-18 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US20080006937A1 (en) * 2006-06-23 2008-01-10 Texas Instruments Incorporated Solderability Improvement Method for Leaded Semiconductor Package
KR100814433B1 (ko) * 2006-11-22 2008-03-18 삼성전자주식회사 리드 프레임 유닛, 이를 갖는 반도체 패키지 및 이의 제조방법, 이를 포함하는 반도체 스택 패키지 및 이의 제조방법
JP2010087173A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP6370071B2 (ja) * 2014-03-19 2018-08-08 エイブリック株式会社 半導体装置及びその製造方法
US11195269B2 (en) * 2015-03-27 2021-12-07 Texas Instruments Incorporated Exposed pad integrated circuit package
KR101685923B1 (ko) * 2015-08-25 2016-12-14 주식회사 제이앤티씨 양면 유에스비 타입 단조 소켓 커넥터의 제조방법
US20170271244A1 (en) * 2016-03-21 2017-09-21 Texas Instruments Incorporated Lead frame with solder sidewalls

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3179913A (en) 1962-01-25 1965-04-20 Ind Electronic Hardware Corp Rack with multilayer matrix boards
US3370203A (en) 1965-07-19 1968-02-20 United Aircraft Corp Integrated circuit modules
US3459998A (en) 1967-08-15 1969-08-05 Bell Telephone Labor Inc Modular circuit assembly
US3904934A (en) 1973-03-26 1975-09-09 Massachusetts Inst Technology Interconnection of planar electronic structures
US4288841A (en) 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier
US4646128A (en) 1980-09-16 1987-02-24 Irvine Sensors Corporation High-density electronic processing package--structure and fabrication
US4502098A (en) 1981-02-10 1985-02-26 Brown David F Circuit assembly
US5019945A (en) 1983-05-31 1991-05-28 Trw Inc. Backplane interconnection system
US4574331A (en) 1983-05-31 1986-03-04 Trw Inc. Multi-element circuit construction
US4727410A (en) 1983-11-23 1988-02-23 Cabot Technical Ceramics, Inc. High density integrated circuit package
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
US4868712A (en) 1987-02-04 1989-09-19 Woodman John K Three dimensional integrated circuit package
US4862249A (en) 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4953005A (en) 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US5016138A (en) 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
US4833568A (en) 1988-01-29 1989-05-23 Berhold G Mark Three-dimensional circuit component assembly and method corresponding thereto
US6046501A (en) * 1996-10-02 2000-04-04 Matsushita Electric Industrial Co., Ltd. RF-driven semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237561A (ja) * 2000-12-05 2002-08-23 Ueno Seiki Kk 電子部品のリード電極切断装置
JP2002237560A (ja) * 2000-12-05 2002-08-23 Ueno Seiki Kk 電子部品のリード電極切断装置
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor
JP2006351846A (ja) * 2005-06-16 2006-12-28 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2011071558A (ja) * 2011-01-11 2011-04-07 Rohm Co Ltd 電子部品およびその製造方法
JP2015072947A (ja) * 2013-10-01 2015-04-16 セイコーインスツル株式会社 半導体装置及びその製造方法
JP2015153913A (ja) * 2014-02-14 2015-08-24 セイコーインスツル株式会社 樹脂封止型半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20010052643A1 (en) 2001-12-20
KR20000005939A (ko) 2000-01-25
US6392293B2 (en) 2002-05-21

Similar Documents

Publication Publication Date Title
JPH11354705A (ja) 半導体装置及び半導体装置の製造方法
US6809405B2 (en) Semiconductor device and method of manufacturing the same
US6661087B2 (en) Lead frame and flip chip semiconductor package with the same
US7368328B2 (en) Semiconductor device having post-mold nickel/palladium/gold plated leads
US7002240B2 (en) Semiconductor leadframe for staggered board attach
JP2001230360A (ja) 半導体集積回路装置およびその製造方法
CN108109972B (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
JP4789771B2 (ja) 樹脂外囲器付きリードフレームとその製造方法
JP4243270B2 (ja) 半導体装置の製造方法
CN216902924U (zh) 引线框封装结构和封装模块
JP3250900B2 (ja) 半導体装置及びその製造方法及びリードフレーム
CN108198761A (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
JPH11145369A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
EP3840039A1 (en) A semiconductor device and corresponding method
US11227820B2 (en) Through hole side wettable flank
JPH0870082A (ja) 半導体集積回路装置およびその製造方法ならびにリードフレーム
JPH07130937A (ja) 表面実装型半導体装置およびその製造に用いるリードフレーム
JP3215505B2 (ja) 標準リードフレームおよびこの標準リードフレームを用いたリードフレームの製造方法
JP2000150761A (ja) 樹脂封止型半導体装置及びその製造方法
JP3540249B2 (ja) 半導体デバイスパッケージの外部リードを外部電極に接続する方法
JPH05145004A (ja) 半導体装置の製造方法
JPS63207163A (ja) リ−ドフレ−ム
JP2004221258A (ja) 半導体装置及びその製造方法
JP2008258652A (ja) 半導体装置の製造方法
JPH04212443A (ja) リードフレーム