CN216902924U - 引线框封装结构和封装模块 - Google Patents
引线框封装结构和封装模块 Download PDFInfo
- Publication number
- CN216902924U CN216902924U CN202220246458.5U CN202220246458U CN216902924U CN 216902924 U CN216902924 U CN 216902924U CN 202220246458 U CN202220246458 U CN 202220246458U CN 216902924 U CN216902924 U CN 216902924U
- Authority
- CN
- China
- Prior art keywords
- chip
- pin
- lead frame
- hole
- base island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
本实用新型提供一种引线框封装结构和封装模块,涉及半导体封装技术领域。该引线框封装结构包括引脚和基岛,引脚设于基岛的外围,基岛上设有芯片,芯片与引脚电连接;引脚上开设有通孔,通孔内设有第一塑封体,第一塑封体远离芯片的一侧设有电镀层。可减小引脚位置的残铜率,减少信号传输金属层,进而提升信号传输率,并且有利于减少焊接气泡,提升引脚与焊盘的结合力。
Description
技术领域
本实用新型涉及半导体封装技术领域,具体而言,涉及一种引线框封装结构和封装模块。
背景技术
经发明人长期研究发现,传统可润湿侧爬(wettable flank leads)结构中,当引线框的引脚越大时,引脚采用锡膏焊接时,存在的焊锡空洞就越大。此外,QFN(Quad FlatNo-lead Package,方形扁平无引脚封装)产品与印刷电路板的热膨胀系数不同,在进行可靠性测试时,容易导致引脚焊锡断裂,影响产品性能。
实用新型内容
本实用新型的目的在于提供一种引线框封装结构和封装模块,其能够减少焊接气泡,从而缩小焊锡空洞,提高引脚与电路板焊接时的结合力,进而提升产品性能。
本实用新型的实施例是这样实现的:
第一方面,本实用新型提供一种引线框封装结构,包括引脚和基岛,所述引脚设于所述基岛的外围,所述基岛上设有芯片,所述芯片与所述引脚电连接;所述引脚上开设有通孔,所述通孔内设有第一塑封体,所述第一塑封体远离所述芯片的一侧设有电镀层。
在可选的实施方式中,每个所述引脚上开设至少一个所述通孔。
在可选的实施方式中,所述引脚包括相对设置的第一表面和第二表面,所述第一表面用于与所述芯片连接,所述第二表面用于与电路板连接,所述通孔贯穿所述第一表面和所述第二表面。
在可选的实施方式中,所述电镀层覆盖所述第二表面。
在可选的实施方式中,所述通孔的面积占所述第一表面的面积的至少三分之一。
在可选的实施方式中,所述电镀层为铜层或锡层。
在可选的实施方式中,所述芯片外侧设有第二塑封体,所述第二塑封体覆盖所述芯片、所述基岛和所述引脚,所述第一塑封体和所述第二塑封体一体成型。
在可选的实施方式中,所述芯片与所述引脚通过金属线连接,所述金属线的一端焊接在所述芯片上,另一端焊接在所述通孔靠近所述基岛的一侧。
第二方面,本实用新型提供一种封装模块,包括电路板和如前述实施方式中任一项所述的引线框封装结构,所述引线框封装结构电连接于所述电路板。
在可选的实施方式中,所述电路板上设有焊盘,所述引脚与所述焊盘焊接。
本实用新型实施例的有益效果是:
本实用新型实施例提供的引线框封装结构,引脚上开设有通孔,通孔内填充第一塑封体,可提高引线框的强度,以及减小引脚位置的残铜率,因此能够减小信号传输金属层,从而提升信号传输率;此外,还可以减小SMD锡膏与引脚的接触面积,从而达到减小焊接气泡的目的,避免形成焊锡空洞。在通孔内填充第一塑封体后,由于塑封体材料的粗糙度比引线框中金属铜的粗糙度更高,通过第一塑封体远离芯片的一侧设置电镀层,电镀层与第一塑封体的结合力更好,在引脚与电路板焊接时,浸润性更好,从而提升底部引脚与焊盘焊接的结合性,增强焊接结合力,提升产品性能。
本实用新型实施例提供的封装模块,包括电路板和上述的引线框结构,引脚与电路板的焊接结合性更好,增强引脚的结合力,提高引线框的结构强度,因而有利于提升产品性能。
附图说明
为了更清楚地说明本实用新型实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本实用新型的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本实用新型实施例提供的引线框封装结构的示意图;
图2为本实用新型实施例中引线框的一种结构示意图;
图3为本实用新型实施例中引线框的另一种结构示意图;
图4为本实用新型实施例提供的引线框封装结构的制作步骤框图;
图5为本实用新型实施例提供的引线框封装结构的制作流程示意图;
图6为本实用新型实施例提供的封装模块的一种结构示意图。
图标:10-引线框封装结构;100-引脚;110-通孔;120-第一塑封体;150-第二塑封体;160-保护膜;170-电镀层;200-基岛;210-芯片;220-金属线;300-电路板;310-焊盘;320-锡膏。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚,下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本实用新型一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围,而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本实用新型的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该实用新型产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本实用新型和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本实用新型的限制。此外,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
此外,术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂,而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平,并不是表示该结构一定要完全水平,而是可以稍微倾斜。
在本实用新型的描述中,还需要说明的是,除非另有明确的规定和限定,术语“设置”、“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本实用新型中的具体含义。
随着半导体行业的快速发展,QFN(Quad Flat No-lead Package方形扁平无引脚封装)结构广泛应用于半导体行业中,在使用四方扁平无引线封装(QFN)的情况下,不太容易看到可焊接或外露的引脚或端子,也就无法确认引脚或端子是否被成功地焊接在印刷电路板(PCB)上。封装边缘有用于将端子暴露在外的覆铜,这些覆铜很容易被氧化,使得侧壁焊锡润湿很困难,导致焊接性不好;此外,由于QFN产品与印刷电路板热膨胀系数不同,在可靠性测试时,容易导致引脚焊锡断裂,影响产品性能。
传统的引线框,其引脚采用wettable flank(可润湿侧爬)结构,可提高引脚的焊接结合力,但当引线框的引脚越大时,引脚与锡膏焊接存在的焊锡空洞就越大,因此传统wettable flank可润湿侧爬结构只能解决侧壁焊锡空洞的问题,无法解决底部空洞问题。
为了克服现有技术的缺陷,本实施例提出了一种引线框封装结构10和包括该引线框封装结构10的封装模块,可减少焊接气泡,减少引脚100与焊锡焊接时出现的空洞,有利于提高焊接结合力,浸润性更好,以此改善产品性能。
请参照图1,本实施例提供一种引线框封装结构10,包括引脚100和基岛200,引脚100设于基岛200的外围,基岛200上设有芯片210,芯片210与引脚100电连接;引脚100上开设有通孔110,通孔110内设有第一塑封体120,第一塑封体120远离芯片210的一侧设有电镀层170。通过在引脚100上开设通孔110,能够减小引脚100位置的残铜率,减小信号传输金属层,从而提升信号传输率;还可以减小SMD锡膏与引脚100的接触面积,从而达到减小焊接气泡的目的,避免形成焊锡空洞。在通孔110内填充第一塑封体120,可增强引线框的结构强度,由于第一塑封体120材料的粗糙度比引线框中金属铜的粗糙度更高,通过第一塑封体120远离芯片210的一侧设置电镀层170,电镀层170与第一塑封体120的结合力更好,在引脚100与电路板300焊接时,浸润性更好,从而提升底部引脚100与焊盘310焊接的结合性,增强焊接结合力,提升产品性能。
每个引脚100上开设至少一个通孔110。引脚100包括相对设置的第一表面和第二表面,第一表面用于与芯片210连接,第二表面用于与电路板300连接,通孔110贯穿第一表面和第二表面。可以理解,通孔110内填充第一塑封体120后,第一塑封体120的表面分别与第一表面和第二表面齐平。电镀层170覆盖第二表面,即在第二表面上进行电镀,使得第二表面上的引脚100本体表面以及第一塑封体120表面均电镀金属。引脚100的材质大多为铜,由于第一塑封体120材质的粗糙度比铜的粗糙度更大,电镀层170与第一塑封体120的结合力更好,更不易脱落。这样,使得第一塑封体120上的电镀层170在与电路板300(见图6)上的焊盘310(见图6)焊接时,焊接的结合力更好。
可选地,通孔110的面积占第一表面的面积的至少三分之一,通孔110的面积越大,填充的第一塑封体120更多,第一塑封体120表面的电镀层170越多,结合力越好。本实施例中,电镀层170为铜层或锡层,当然,并不仅限于此,在其它可选的实施方式中,电镀层170也可以是其它导电涂层,这里不作具体限定。
本实施例中,提供了两种引脚100的结构,一种如图2所示,每个引脚100上开设一个通孔110;另一种如图3所示,每个引脚100上开设两个通孔110,两个通孔110间隔设置。当然,每个引脚100上通孔110的数量还可以是三个、四个、五个或更多个。通孔110的截面形状包括但不限于圆形、椭圆形、菱形、四边形、三角形、五边形、八边形或其它任意形状,这里不作具体限定。
芯片210外侧设有第二塑封体150,第二塑封体150覆盖芯片210、基岛200和引脚100,第一塑封体120和第二塑封体150一体成型。可以理解,在对芯片210进行塑封时,塑封料填充至引脚100上的通孔110中,形成第一塑封体120;塑封料在通孔110外固化形成第二塑封体150。
可选的,芯片210与引脚100通过金属线220连接,金属线220的一端焊接在芯片210上,另一端焊接在通孔110靠近基岛200的一侧。当然,并不仅限于此,金属线220也可以焊接在通孔110远离基岛200的一侧。
结合图4和图5,本实施例提供的引线框封装结构10,其封装制作流程大致如下:
步骤S100:在引脚100上开设通孔110。提供一引线框,在引线框的引脚100位置,利用激光或者蚀刻方式形成通孔110;在引线框的背面贴装保护膜160,保护膜160贴设于引线框的整个背面,可以理解,引线框的背面即引脚100的第二表面所在的一侧表面,贴装保护膜160能够增强引线框的强度,同时降低封装结构应力,减少翘曲。
步骤S200:在引线框的基岛200位置贴装芯片210。可选地,采用正装或倒装的方式贴装芯片210,本实施例中,芯片210采用正装方式贴设于基岛200上。利用打线的方式,利用金属线220将芯片210的焊盘与引线框的引脚100相连,实现电路相连。可选地,金属线220的一端焊接在芯片210的焊盘上,另一端焊接在引脚100上。
步骤S300:塑封。采用塑封工艺,利用塑封体保护芯片210、基岛200、引脚100以及已连接好的金属线220。塑封过程中,塑封料填充引脚100上的通孔110,形成第一塑封体120;通孔110外的其它塑封料固化后形成第二塑封体150,即第一塑封体120和第二塑封体150一体成型。
步骤S400:去除保护膜160。塑封后,将引线框背面的保护膜160去除,引线框的背面露出,即漏出基岛200和引脚100远离芯片210的一侧、露出第一塑封体120和第二塑封体150远离芯片210的一侧。
步骤S500:设置电镀层170。在引脚100的第二表面电镀金属层,形成电镀层170。可选的,电镀层170采用金属锡,利用锡提升引脚100表面的结合力以及通孔110内第一塑封体120表面的结合力。容易理解,引脚100采用铜材,由于第一塑封体120的表面粗糙度大于引脚100材料的表面粗糙度,即第一塑封体120表面与电镀层170的结合力更好。这样,电镀层170更加牢固,有利于在引脚100与电路板300上的焊盘310焊接时,提高焊接的结合性和浸润性。
步骤S600:切割。利用切割工艺,将电镀后的产品切割为单颗,完成封装制程。
结合图6,本实用新型实施例还提供一种封装模块,包括电路板300和如前述实施方式中任一项的引线框封装结构10,引线框封装结构10电连接于电路板300。该封装模块包括但不限于QFN产品上板结构,电路板300上设有焊盘310,引脚100与焊盘310焊接。由于引线框的引脚100经过开设通孔110、通孔110内填充塑封料形成第一塑封体120、第一塑封体120表面电镀金属层形成电镀层170等一系列工艺,使得引脚100的结合性和浸润性更好,可以与电路板300上的焊盘310牢固焊接,减少焊接气泡,避免焊接空洞的产生,提升焊接质量。并且引脚100上的电镀层170采用锡,引脚100与电路板300焊接的焊料也是锡,两者材料相同,热膨胀系数一样,两者结合性更好。
可选地,引线框封装结构10包括但不限于QFN产品,QFN产品上板时,可先在印刷电路板300的焊盘310上印刷锡膏320,通过SMT表面贴装技术将QFN产品的引脚100贴装至焊盘310上,回流固化后,完成QFN产品上板。由于引脚100上的电镀层170可选用锡,在电路板300的焊盘310上印刷锡膏320后,引脚100与电路板300的焊盘310结合时,同种材料更容易结合,热膨胀系数相同,结合力更好,可有效防止产品在进行可靠性测试或其它工艺中引脚100焊锡断裂的情形,有效提升产品性能。
综上所述,本实用新型实施例提供的引线框封装结构10和封装模块,具有以下几个方面的有益效果:
本实用新型实施例提供的引线框封装结构10,引脚100上开设有通孔110,通孔110内填充第一塑封体120,可提高引线框的强度,以及减小引脚100位置的残铜率,因此能够减小信号传输金属层,从而提升信号传输率;此外,还可以减小SMD锡膏与引脚100的接触面积,从而达到减小焊接气泡的目的,避免形成焊锡空洞。在通孔110内填充第一塑封体120后,由于塑封体的材料的表面粗糙度比引线框中金属铜的表面粗糙度更高,通过第一塑封体120远离芯片210的一侧设置电镀层170,电镀层170与第一塑封体120的结合力更好,在引脚100与电路板300焊接时,浸润性更好,从而提升底部引脚100与的电路板300的焊盘310焊接的结合性,增强焊接结合力,提高封装质量,提升产品性能。
本实用新型实施例提供的封装模块,包括电路板300和上述的引线框结构,引脚100与电路板300的焊接结合性更好,增强引脚100的结合力,提高引线框的结构强度,因而有利于提升产品性能。
以上所述仅为本实用新型的优选实施例而已,并不用于限制本实用新型,对于本领域的技术人员来说,本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种引线框封装结构,其特征在于,包括引脚和基岛,所述引脚设于所述基岛的外围,所述基岛上设有芯片,所述芯片与所述引脚电连接;所述引脚上开设有通孔,所述通孔内设有第一塑封体,所述第一塑封体远离所述芯片的一侧设有电镀层。
2.根据权利要求1所述的引线框封装结构,其特征在于,每个所述引脚上开设至少一个所述通孔。
3.根据权利要求1所述的引线框封装结构,其特征在于,所述引脚包括相对设置的第一表面和第二表面,所述第一表面用于与所述芯片连接,所述第二表面用于与电路板连接,所述通孔贯穿所述第一表面和所述第二表面。
4.根据权利要求3所述的引线框封装结构,其特征在于,所述电镀层覆盖所述第二表面。
5.根据权利要求3所述的引线框封装结构,其特征在于,所述通孔的面积占所述第一表面的面积的至少三分之一。
6.根据权利要求1所述的引线框封装结构,其特征在于,所述电镀层为铜层或锡层。
7.根据权利要求1所述的引线框封装结构,其特征在于,所述芯片外侧设有第二塑封体,所述第二塑封体覆盖所述芯片、所述基岛和所述引脚,所述第一塑封体和所述第二塑封体一体成型。
8.根据权利要求1至7中任一项所述的引线框封装结构,其特征在于,所述芯片与所述引脚通过金属线连接,所述金属线的一端焊接在所述芯片上,另一端焊接在所述通孔靠近所述基岛的一侧。
9.一种封装模块,其特征在于,包括电路板和如权利要求1至8中任一项所述的引线框封装结构,所述引线框封装结构电连接于所述电路板。
10.根据权利要求9所述的封装模块,其特征在于,所述电路板上设有焊盘,所述引脚与所述焊盘焊接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202220246458.5U CN216902924U (zh) | 2022-01-29 | 2022-01-29 | 引线框封装结构和封装模块 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202220246458.5U CN216902924U (zh) | 2022-01-29 | 2022-01-29 | 引线框封装结构和封装模块 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN216902924U true CN216902924U (zh) | 2022-07-05 |
Family
ID=82183610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202220246458.5U Active CN216902924U (zh) | 2022-01-29 | 2022-01-29 | 引线框封装结构和封装模块 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN216902924U (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115426792A (zh) * | 2022-11-03 | 2022-12-02 | 四川宏安兴盛电子科技有限公司 | 一种电路板输送装置 |
-
2022
- 2022-01-29 CN CN202220246458.5U patent/CN216902924U/zh active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115426792A (zh) * | 2022-11-03 | 2022-12-02 | 四川宏安兴盛电子科技有限公司 | 一种电路板输送装置 |
CN115426792B (zh) * | 2022-11-03 | 2023-02-21 | 四川宏安兴盛电子科技有限公司 | 一种电路板输送装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7190060B1 (en) | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same | |
US5594275A (en) | J-leaded semiconductor package having a plurality of stacked ball grid array packages | |
US6716670B1 (en) | Method of forming a three-dimensional stacked semiconductor package device | |
JP2875139B2 (ja) | 半導体装置の製造方法 | |
US6828661B2 (en) | Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same | |
KR101332861B1 (ko) | 아이씨 패키지 및 그 제조방법 | |
US20140151865A1 (en) | Semiconductor device packages providing enhanced exposed toe fillets | |
CN108109972B (zh) | 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺 | |
JP2008258411A (ja) | 半導体装置および半導体装置の製造方法 | |
KR19980015060A (ko) | 칼럼 리드(column lead) 구조를 갖는 패키지 및 그의 제조 방법 | |
US6440835B1 (en) | Method of connecting a conductive trace to a semiconductor chip | |
JP2002329830A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH11354705A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2001230360A (ja) | 半導体集積回路装置およびその製造方法 | |
CN216902924U (zh) | 引线框封装结构和封装模块 | |
US7902681B2 (en) | Semiconductor device, production method for the same, and substrate | |
US10510643B2 (en) | Semiconductor package with lead frame and recessed solder terminals | |
CN108206170B (zh) | 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺 | |
US8535982B1 (en) | Providing an automatic optical inspection feature for solder joints on semiconductor packages | |
KR100226335B1 (ko) | 플라스틱 성형회로 패키지 | |
US6617200B2 (en) | System and method for fabricating a semiconductor device | |
US6989295B1 (en) | Method of making a semiconductor package device that includes an insulative housing with first and second housing portions | |
CN108198761B (zh) | 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺 | |
CN108198804B (zh) | 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺 | |
JP2003197663A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |