CN108206170B - 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺 - Google Patents

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Abstract

本发明涉及一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，所述结构包括基岛和引脚，所述引脚包括平面部分和弧形部分，所述弧形部分位于平面部分外侧，所述弧形部分的凸面朝向外下侧，所述基岛正面设置有芯片，所述芯片通过金属焊线与引脚形成电性连接，所述引脚、基岛以及芯片外围区域包封有塑封料，所述平面部分和弧形部分的外表面暴露于塑封料之外。本发明可有效增加引脚侧边镀锡面积，同时可以避免引脚外凸弧形处残留有空气无法排出，从而提高产品的焊接性能与焊接的可靠性。

Description

具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
技术领域
本发明涉及一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，属于半导体封装技术领域。
背景技术
随着现代科技的发展，半导体封装得到了广泛应用。它在雷达、遥控遥测、航空航天等的大量应用对其可靠性提出了越来越高的要求。而因半导体焊接不良造成的失效也越来越引起了人们的重视，因为这种失效往往是致命的，不可逆的。因此，在半导体行业得到一个好的焊接可靠性是非常重要的，半导体焊接面的锡层可以使得焊接更加牢固，特别是汽车电子。
众所周知，QFN(Quad Flat No-lead Package，四侧无引脚扁平封装)和DFN (DuadFlat No-lead Package，双侧无引脚扁平封装)为无引脚封装，其中央位置有一个大面积裸露的焊盘，具有导热作用，在大焊盘的封装外围有实现电气连接的导电焊盘。通常散热焊盘与导电焊盘一起贴装在电路板上，但在现有技术中存在了塑封体切割后金属引脚的侧面因无锡层界面，导致PCB板上的锡膏无法爬上塑封体侧面的金属区域。而造成金属引脚侧面虚焊或是冷焊的问题是无法在外观上清楚的检视出来的，尤其是应用在汽车电子中的一级安全与二级安全上，所以塑封体的侧面金属引脚的爬锡尤为重要。
为解决这个问题，业内常规做法对引线框引脚背面外端进行切割(参见图1A)，形成阶梯状的台阶，后续再进行切割作业(参见图1B)，这样就可以得到在引脚侧面具有台阶的封装结构(参见图1C)，从而提高其焊接PCB时的可靠性。
但是此种引脚具有台阶的封装结构底部的裸露焊盘和导电焊盘与PCB上的热焊盘进行焊接时，如图1D中A处所示，引脚台阶处容易残留有空气无法排出，造成焊锡结合性不好。特别是在产品工作时，残留在台阶内处的空气会因为产品受热产生空气膨胀，可能会引起PCB焊盘与塑封体引脚间的锡层开裂，导致产品电性功能接触不良，严重时还会直接造成电性功能停止工作。
另外，此种引脚具有台阶的封装结构的制造过程中，需要先对引线框引脚背面外端进行切割，后续再对完成封装的引线框正面进行切割作业，其需要进行两次切割作业，其会导致切割效率降低，也容易加速切割刀具的耗损，增加了制造成本。
业内还有另外的做法是对引线框引脚背面外端半蚀刻，形成水滴状的凹槽（参见图1E），由于蚀刻特性，通过此种方法形成的凹槽会是内凹的圆弧，此种结构的引脚凹槽处同样容易残留有空气无法排出(参见图1F)，造成焊锡结合性不好。
另外业内还有一种具有L形外引脚（见图1G）或J形外引脚（见图1H）封装结构，其利用传统的外引脚封装的引线框架进行装片、打线、包封作业，在冲切制程前其具有一定长度的外引脚（见图1I），在冲切制程时需要将成型模具伸入外引脚与塑封体之间，并将外引脚朝塑封体侧面进行弯折而制得L形外引脚或C形的外引脚，此种L形外引脚或C形外引脚封装，会因为其外引脚具有相当的高度，所以在该封装结构贴装在PCB板时，会使焊锡沿外引脚因毛细现象爬升到一定的高度，使其焊接PCB时具有较高的焊接强度。
然而此种通过切筋成型形成L形外引脚或C形外引脚的封装结构，在形成L形外引脚或C形外引脚时，亦然也存在以下缺陷：首先、在进行外引脚成型时外引脚朝塑封体侧面进行弯折，图1G和图1H中A处的内引脚会因金属的反弹作用力的影响下，致使金属引脚有由塑封体向下向外拨开的应力，而在此作用力向下的情况下，容易造成A处内引脚上表面与塑封料下表面之间产生分层现象。严重的情况下甚至会导致A处焊线与内引脚之间形成断路，从而导致产品的失效；其次，该种L形外引脚或C形外引脚封装结构在进行外引脚成型时，外引脚朝塑封体侧面进行弯折是将成型模具伸入外引脚与塑封体之间再进行折弯成型，由于金属引脚具有一定的弹性系数，会导致外引脚受到应力会回弹的关系，致使外引脚形成如图1J中的B处那样形成较大的喇叭形开口，而很难形成如图1G中垂直贴紧塑封体侧面的形状；最后，该种L形外引脚或C形外引脚封装结构具有较大的体积，由于是将外引脚折弯形成L形外引脚或C形外引脚封装结构，其相较于传统的内引脚封装来看，具有较宽的封装体宽度，不利于小型化封装体的发展趋势。
发明内容
本发明所要解决的技术问题是针对上述现有技术提供一种具有引脚侧壁爬锡功能的半导体封装结构，其引脚具有外凸的弧形部分以及与之相连与塑封体具有相同高度的侧壁部分。在焊接PCB时，焊锡可以沿竖直侧壁部分爬升到较高的高度，从而增加焊锡与引脚的结合面积，同时爬锡状态直接从外观就能清晰地分辨出焊接的状态。另外，在爬锡的过程中，引脚的外凸弧形结构可以使引脚处的空气沿外凸弧形排出，可以避免焊锡中残留有气泡对引脚与PCB的结合不良，从而提高产品的焊接性能、焊接的可靠性；
本发明一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其利用蚀刻工艺在载板上形成具有一定深度的凹槽，通过在凹槽中电镀金属层，可形成具有竖直侧壁的引脚，由于其引脚的竖直侧壁是电镀形成，而不是把传统框架的外引脚进行切筋成型而成，所以侧壁的形成过程不会因为金属引脚的金属回弹应力导致引脚与塑封料之间的分层，进而影响产品的可靠性。另外本发明不用进行切割，只需要去除载板就可以实现原本阵列式的塑封体单体化，充分地节省了更多切割工序中的设备成本、材料成本、人工成本以及质量成本。
本发明解决上述问题所采用的技术方案为：一种具有引脚侧壁爬锡功能的半导体封装结构，它包括基岛和引脚，所述引脚包括平面部分和弧形部分，所述弧形部分位于平面部分外侧，所述弧形部分的凸面朝向外下侧，所述基岛正面设置有芯片，所述芯片通过金属焊线与引脚形成电性连接，所述引脚、基岛以及芯片外围区域包封有塑封料，所述平面部分和弧形部分的外表面暴露于塑封料之外。
一种具有引脚侧壁爬锡功能的半导体封装结构，它包括基岛和引脚，所述引脚包括平面部分和侧壁部分，所述侧壁部分位于平面部分外侧，所述平面部分与侧壁部分之间通过弧形部分平滑过渡连接，所述弧形部分的凸面朝向外下侧，所述基岛正面设置有芯片，所述芯片通过金属焊线与引脚形成电性连接，所述基岛、引脚以及芯片外围区域包封有塑封料，所述侧壁部分的高度与塑封料齐平，所述平面部分、弧形部分和侧壁部分的内表面包覆在塑封料之内，所述平面部分、弧形部分和侧壁部分的外表面均暴露于塑封料之外。
所述基岛和引脚为电镀形成的金属线路层。
一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，所述工艺包括以下步骤：
步骤一、取一片金属载板；
步骤二、在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成侧边是弧形的凹槽，蚀刻完成后去除金属载板表面的光阻膜；
步骤四，在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行电镀图形区域；
步骤五、在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和弧形部分，弧形部分位于平面部分外侧，弧形部分的凸面朝向外下侧，完成后去除金属载板表面的光阻膜；
步骤六、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片，在芯片正面与引脚正面之间进行键合金属焊线作业；
步骤七、将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封；
步骤八、去除完成塑封作业的产品背面的金属载板，露出引脚和基岛的外表面；
步骤九、将步骤八完成去除载板的产品进行切割作业，使原本阵列式的塑封体切割独立开来，制得一种具有引脚侧面爬锡功能的半导体封装结构。
一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，所述工艺包括以下步骤：
步骤一、取一片金属载板；
步骤二、在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成凹槽，凹槽底部和侧壁为平面，底部和侧壁连接处蚀刻为弧形，蚀刻完成后去除金属载板表面的光阻膜；
步骤四，在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和侧壁部分，侧壁部分位于平面部分外侧，平面部分与侧壁部分之间通过弧形部分平滑过渡连接，弧形部分的凸面朝向外下侧，侧壁部分的高度与凹槽顶面齐平；
步骤五、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片，在芯片正面与引脚正面之间进行键合金属焊线作业；
步骤六、将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封；
步骤七、去除金属载板，露出引脚和基岛的外表面，并可以使原本阵列式的塑封体独立开来，制得一种具有引脚侧面爬锡功能的半导体封装结构。
蚀刻药水采用氯化铜或者是氯化铁。
去除光阻膜采用化学药水软化并采用高压水冲洗的方法。
金属线路层材料是铜、铝或镍。
金属焊线的材料采用金、银、铜或铝；金属焊线的形状是丝状或带状。
塑封料的包封方式采用模具灌胶方式、喷涂设备喷涂方式或刷胶方式，所述塑封料采用有填料物质或是无填料物质的环氧树脂。
与现有技术相比，本发明的优点在于：
1、本发明的一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，其在载板蚀刻形成的凹槽中电镀直接形成具有外凸弧形部分的引脚。在爬锡过程中，引脚的外凸弧形结构可以使引脚处的空气沿外凸弧形排出，从而可以避免焊锡中残留有气泡对引脚与PCB的结合不良，可以提高产品的焊接性能与焊接的可靠性。另外，引脚沿着弧形部分竖直向上形成与塑封体具有相同高度的侧壁部分，在焊接PCB时焊锡可以沿竖直侧壁爬升到较高的高度，从而增加焊锡与引脚的结合面积，并且其爬锡状态直接从外观就能清晰地看出，提高检验能力；
2、本发明的一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，其引脚的竖直侧壁是电镀形成，而不是把传统框架的外引脚进行切筋成型而成，其侧壁的形成过程不会导致引脚与塑封料之间的分层，从而影响产品的可靠性；
3、本发明的一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，其基岛和引脚为电镀形成的线路层，相较于通过切割框架形成的具有爬锡功能的半导体封装结构和通过切筋成型形成的具有爬锡侧壁的半导体封装结构具有更小的封装体积；
4、本发明的一种具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺，其不用进行切割所以只需要去除载板就可以实现原本阵列式的塑封体单体化，所以其可以节省切割成本。
附图说明
图1A-1B为现有的制造引脚具有台阶的封装结构的两次切割作业示意图。
图1C为现有的引脚具有台阶的封装结构的示意图。
图1D为现有的引脚具有台阶的封装结构与PCB板结合的示意图。
图1E为现有的引脚具有水滴状凹槽的封装结构的示意图。
图1F为现有的引脚具有水滴状凹槽的封装结构与PCB板结合的示意图。
图1G为现有的具有L形外引脚的封装结构的示意图。
图1H为现有的具有C形外引脚的封装结构的示意图。
图1I 为现有的具有L形外引脚或C形外引脚的封装结构在进行切筋成型前的结构示意图。
图1J为现有的具有L形外引脚的封装结构在切筋成型后的结构示意图。
图2为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例1的示意图。
图3为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例1的立体示意图。
图4为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例1与PCB板结合的示意图。
图5~图17为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例1的制造工艺的流程示意图。
图18为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例2的示意图。
图19为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例2的立体示意图。
图20为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例2与PCB板结合的示意图。
图21~图30为本发明一种具有引脚侧壁爬锡功能的半导体封装结构实施例2的制造工艺的流程示意图。
其中：
基岛1
引脚2
平面部分2.1
弧形部分2.2
侧壁部分2.3
粘结物质或焊料3
芯片4
金属焊线5
塑封料6。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例1：侧面引脚低于塑封料
如图2、图3所示，本实施例中的一种具有引脚侧壁爬锡功能的半导体封装结构，它包括基岛1和引脚2，所述基岛1和引脚2为电镀形成的金属线路层，所述引脚2设置于基岛1周围，所述引脚2包括平面部分2.1和弧形部分2.2，所述弧形部分2.2位于平面部分2.1外侧，所述弧形部分2.2与平面部分2.1之间平滑过渡，所述弧形部分2.2的凸面朝向外下侧，所述基岛1正面通过粘结物质或焊料3设置有芯片4，所述芯片4通过金属焊线5与引脚2形成电性连接，所述引脚2、基岛1以及芯片4外围区域包封有塑封料6，所述平面部分2.1和弧形部分2.2的外表面暴露于塑封料6之外；
图4为本发明一种具有引脚侧壁爬锡功能的半导体封装结构与PCB板结合的示意图，本发明在载板蚀刻形成的凹槽中电镀直接形成侧边是外凸弧形的引脚，在焊接PCB时可以更加容易沿外凸弧形进行爬锡，同时其爬锡状态直接从外观就能清晰地看出，在爬锡的同时可以使引脚处的空气沿弧形面排出，避免在焊锡中残留有气泡，从而加强引脚与PCB的结合，以提高产品的焊接性能及可靠性。
一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，所述工艺包括以下步骤：
步骤一、参见图5，取一片厚度合适的金属载板，此板材使用的目的是为线路制作及线路层结构提供支撑，此板材的材质主要以金属材料为主，而金属材料的材质可以是铜材，铁材，不锈钢材或其它可具有导电功能的金属物质；
步骤二、参见图6，在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，以保护后续蚀刻金属层工艺作业。光阻材料可以是光阻膜，也可以是光刻胶。参见图7，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、参见图8，在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成侧边是弧形的凹槽。蚀刻药水可以采用氯化铜或者是氯化铁或者其它可以进行化学蚀刻的药水。蚀刻完成后去除金属载板表面的光阻膜，去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜；
步骤四，参见图9，在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，以保护后续电镀金属层工艺作业。光阻材料可以是光阻膜，也可以是光刻胶。参见图10，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行电镀图形区域；
步骤五、参见图11，在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和弧形部分，弧形部分位于平面部分外侧，弧形部分的凸面朝向外下侧，金属线路层材料通常是铜、铝、镍等，也可以是其它导电金属物质。参见图12，完成后去除金属载板表面的光阻膜，去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜；
步骤六、参见图13、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片。在芯片正面与引脚正面之间进行键合金属焊线作业，所述金属焊线的材料采用金、银、铜、铝或是合金的材料，金属焊线的形状可以是丝状也可以是带状；
步骤七、参见图14，将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封，塑封料的包封方式可以采用模具灌胶方式、喷涂设备喷涂方式或刷胶方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤八、参见图15，去除完成塑封作业的产品背面的金属载板，露出引脚和基岛的外表面，去除方式可以是机械剥离或者化学腐蚀；
步骤九、参见图16、图17，将步骤八完成去除载板的产品进行切割作业，使原本阵列式的塑封体切割独立开来，制得一种引脚具有侧面爬锡性能的封装结构。
实施例2：侧面引脚高度与塑封料齐平
如图18、图19所示，本实施例中的一种具有引脚侧壁爬锡功能的半导体封装结构，它包括基岛1和引脚2，所述基岛1和引脚2为电镀形成的金属线路层，所述引脚2设置于基岛1周围，所述引脚2包括平面部分2.1和侧壁部分2.3，所述侧壁部分2.3位于平面部分2.1外侧，所述平面部分2.1和侧壁部分2.3之间通过弧形部分2.2平滑过渡连接，所述弧形部分2.2的凸面朝向外下侧，所述基岛1正面通过粘结物质或焊料3设置有芯片4，所述芯片4通过金属焊线5与引脚2形成电性连接，所述基岛1、引脚2以及芯片4外围区域包封有塑封料6，所述侧壁部分2.3的高度与塑封料6齐平，所述平面部分2.1、弧形部分2.2和侧壁部分2.3的内表面包覆在塑封料之内，所述平面部分2.1、弧形部分2.2和侧壁部分2.3的外表面均暴露于塑封料6之外；
图20为本发明一种具有引脚侧壁爬锡功能的半导体封装结构与PCB板结合的示意图，本发明在载板蚀刻形成的凹槽中电镀直接形成具有外凸的弧形以及与之相连与塑封料具有相同高度侧壁的引脚，在焊接PCB时焊锡可以沿竖直侧壁爬升到较高的高度，从而增加焊锡与引脚的结合面积，其爬锡状态直接从外观就能清晰地看出，另外在爬锡的同时引脚的外凸弧形结构可以使引脚处的空气沿外凸弧形排出，从而可以避免在焊锡中残留有气泡从而影响引脚与PCB的结合，可以提高产品的焊接性能与焊接的可靠性。
一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，所述工艺包括以下步骤：
步骤一、参见图21，取一片厚度合适的金属载板，此板材使用的目的是为线路制作及线路层结构提供支撑，此板材的材质主要以金属材料为主，而金属材料的材质可以是铜材，铁材，不锈钢材或其它具有导电功能的金属物质；
步骤二、参见图22，在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，以保护后续蚀刻金属层工艺作业。光阻材料可以是光阻膜，也可以是光刻胶。参见图23，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、参见图24，在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成凹槽，凹槽底部和侧壁为平面，由于蚀刻特性，底部和侧壁连接处会蚀刻为弧形。蚀刻药水可以采用氯化铜或者是氯化铁或者其它可以进行化学蚀刻的药水。参见图25，蚀刻完成后去除金属载板表面的光阻膜，去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜；
步骤四，参见图26，在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和侧壁部分，侧壁部分位于平面部分外侧，平面部分和侧壁部分之间通过弧形部分平滑过渡连接，所述弧形部分的凸面朝向外下侧，侧壁部分的高度与凹槽顶面齐平，金属线路层材料通常是铜、铝、镍等，也可以是其它导电金属物质；
步骤五、参见图27、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片。在芯片正面与引脚正面之间进行键合金属焊线作业，所述金属焊线的材料采用金、银、铜、铝或是合金的材料，金属焊线的形状可以是丝状也可以是带状；
步骤六、参见图28，将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封，塑封料的包封方式可以采用模具灌胶方式、喷涂设备喷涂方式或刷胶方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂；
步骤七、参见图29、图30，去除金属载板，露出引脚和基岛的外表面，并可以使原本阵列式的塑封体独立开来，制得一种具有引脚侧面爬锡功能的半导体封装结构。
本发明提供一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，利用蚀刻工艺在载板上形成具有一定深度的凹槽，其通过在凹槽中电镀金属层，可形成具有竖直侧壁的引脚，由于其引脚的竖直侧壁是电镀形成，而不是把传统框架的外引脚进行切筋成型而成，其侧壁的形成过程不会导致引脚与塑封料之间的分层，从而影响产品的可靠性。另外本发明不用进行切割所以只需要去除载板就可以实现原本阵列式的塑封体单体化，所以其可以节省切割成本。
除上述实施例外，本发明还包括有其他实施方式，凡采用等同变换或者等效替换方式形成的技术方案，均应落入本发明权利要求的保护范围之内。

Claims (10)

1.一种具有引脚侧壁爬锡功能的半导体封装结构，其特征在于：它包括基岛（1）和引脚（2），所述基岛（1）和引脚（2）为电镀形成的金属线路层，所述引脚（2）包括平面部分（2.1）和弧形部分（2.2），所述弧形部分（2.2）位于平面部分（2.1）外侧，所述弧形部分（2.2）的凸面朝向外下侧，所述基岛（1）正面设置有芯片（4），所述芯片（4）通过金属焊线（5）与引脚（2）形成电性连接，所述引脚（2）、基岛（1）以及芯片（4）外围区域包封有塑封料（6），所述平面部分（2.1）和弧形部分（2.2）的外表面暴露于塑封料（6）之外。
2.一种具有引脚侧壁爬锡功能的半导体封装结构，其特征在于：它包括基岛（1）和引脚（2），所述基岛（1）和引脚（2）为电镀形成的金属线路层，所述引脚（2）包括平面部分（2.1）和侧壁部分（2.3），所述侧壁部分（2.3）位于平面部分（2.1）外侧，所述平面部分（2.1）与侧壁部分（2.3）之间通过弧形部分（2.2）平滑过渡连接，所述弧形部分（2.2）的凸面朝向外下侧，所述基岛（1）正面设置有芯片（4），所述芯片（4）通过金属焊线（5）与引脚（2）形成电性连接，所述基岛（1）、引脚（2）以及芯片（4）外围区域包封有塑封料（6），所述侧壁部分（2.3）的高度与塑封料（6）齐平，所述平面部分（2.1）、弧形部分（2.2）和侧壁部分（2.3）的内表面包覆在塑封料之内，所述平面部分（2.1）、弧形部分（2.2）和侧壁部分（2.3）的外表面均暴露于塑封料（6）之外。
3.根据权利要求1所述的一种具有引脚侧壁爬锡功能的半导体封装结构，其特征在于：所述基岛（1）和引脚（2）为电镀形成的金属线路层。
4.一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于所述工艺包括以下步骤：
步骤一、取一片金属载板；
步骤二、在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成侧边是弧形的凹槽，蚀刻完成后去除金属载板表面的光阻膜；
步骤四，在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行电镀图形区域；
步骤五、在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和弧形部分，弧形部分位于平面部分外侧，弧形部分的凸面朝向外下侧，完成后去除金属载板表面的光阻膜；
步骤六、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片，在芯片正面与引脚正面之间进行键合金属焊线作业；
步骤七、将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封；
步骤八、去除完成塑封作业的产品背面的金属载板，露出引脚和基岛的外表面；
步骤九、将步骤八完成去除载板的产品进行切割作业，使原本阵列式的塑封体切割独立开来，制得一种具有引脚侧面爬锡功能的半导体封装结构。
5.一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于所述工艺包括以下步骤：
步骤一、取一片金属载板；
步骤二、在金属载板正面及背面贴覆或印刷可进行曝光显影的光阻材料，利用曝光显影设备对金属载板表面的光阻材料进行曝光、显影与去除部分光阻材料，以露出金属载板表面需要进行蚀刻图形区域；
步骤三、在金属载板正面完成曝光显影的区域进行化学蚀刻，蚀刻形成凹槽，凹槽底部和侧壁为平面，底部和侧壁连接处蚀刻为弧形，蚀刻完成后去除金属载板表面的光阻膜；
步骤四，在金属载板正面凹槽内部分电镀上金属线路层，形成引脚和基岛，引脚包括平面部分和侧壁部分，侧壁部分位于平面部分外侧，平面部分与侧壁部分之间通过弧形部分平滑过渡连接，弧形部分的凸面朝向外下侧，侧壁部分的高度与凹槽顶面齐平；
步骤五、在基岛表面涂覆粘结物质或焊料，然后在粘结物质或焊料上植入芯片，在芯片正面与引脚正面之间进行键合金属焊线作业；
步骤六、将步骤五完成装片与打线作业的金属载板采用塑封料进行塑封；
步骤七、去除金属载板，露出引脚和基岛的外表面，并可以使原本阵列式的塑封体独立开来，制得一种具有引脚侧面爬锡功能的半导体封装结构。
6.根据权利要求4或5所述的一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于：蚀刻采用的药水是氯化铜或者氯化铁。
7.根据权利要求4或5所述的一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于：去除光阻膜采用化学药水软化并采用高压水冲洗的方法。
8.根据权利要求4或5所述的一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于：金属线路层材料是铜、铝或镍。
9.根据权利要求4或5所述的一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于：金属焊线的材料采用金、银、铜或铝；金属焊线的形状是丝状或带状。
10.根据权利要求4或5所述的一种具有引脚侧壁爬锡功能的半导体封装结构的制造工艺，其特征在于：塑封料的包封方式采用模具灌胶方式、喷涂设备喷涂方式或刷胶方式，所述塑封料采用有填料物质或是无填料物质的环氧树脂。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176442B (zh) * 2019-05-30 2021-03-02 苏州浪潮智能科技有限公司 一种防桥接的芯片引脚
CN111863638A (zh) * 2020-07-09 2020-10-30 上海芯琰实业有限公司 一种半导体芯片上表面感应区外露的封装方法
CN113380632A (zh) * 2021-05-07 2021-09-10 通富微电子股份有限公司 半导体封装器件及其制备方法
CN115295430B (zh) * 2022-10-10 2022-12-30 合肥矽迈微电子科技有限公司 一种倒装焊表面包封结构、工艺及半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4334364B2 (ja) * 2004-01-26 2009-09-30 株式会社リコー 半導体装置及び半導体装置の製造方法
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
JP2010192847A (ja) * 2009-02-20 2010-09-02 Yamaha Corp リードフレーム及びこれを用いた半導体パッケージの製造方法
CN102842515A (zh) * 2011-06-23 2012-12-26 飞思卡尔半导体公司 组装半导体器件的方法
CN103474406A (zh) * 2013-09-27 2013-12-25 华天科技（西安）有限公司 一种aaqfn框架产品无铜扁平封装件及其制作工艺
CN105206596B (zh) * 2014-06-06 2018-12-07 恩智浦美国有限公司 具有弯折引线的封装集成电路器件
CN105405823A (zh) * 2014-08-20 2016-03-16 飞思卡尔半导体公司 具有可检查的焊接点的半导体装置
CN105895610B (zh) * 2014-11-18 2019-11-22 恩智浦美国有限公司 半导体装置以及具有竖直连接条的引线框
JP2016219520A (ja) * 2015-05-18 2016-12-22 Ｔｏｗａ株式会社 半導体装置及びその製造方法
JP6840466B2 (ja) * 2016-03-08 2021-03-10 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法
US9947614B2 (en) * 2016-03-09 2018-04-17 Nxp Usa, Inc. Packaged semiconductor device having bent leads and method for forming
CN106783792A (zh) * 2017-03-22 2017-05-31 江苏长电科技股份有限公司 一种塑封体侧面引脚具有侧边爬锡性能的封装结构

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