JP2023053144A - 半導体装置 - Google Patents

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Abstract

【課題】実装基板との接続信頼性を向上させることができる半導体装置を提供する。【解決手段】封止樹脂５の側面は、封止樹脂５の下面寄りに配置された第１側面部１１と、封止樹脂５の上面寄りに配置された第２側面部１２と、第１側面部と第２側面部とを連結する連結部１３とを含み、連結部１３の露出面が、第１側面部１１の上端から第２側面部１２の下端に向かって、外方に広がりながら延びる曲面部分を有しており、リード３２の外側端面２０に形成されているリードめっき層２１の上端面における当該リードめっき層２１の厚さ方向中間部に、封止樹脂５の側面９が接している。【選択図】図２

Description

この発明は、半導体装置に関する。
電子機器の小型化に伴い、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置の需要が高まっている。
ＱＦＮが適用された半導体装置は、たとえば、ＭＡＰ（Molded Array Packaging）方式により作製される。ＭＡＰ方式では、リードフレーム上で複数の半導体チップが封止樹脂により一括して封止された後、１つの半導体チップを備える半導体装置の個体に切り分けられる。
リードフレームは、たとえば、銅を含む金属からなる。このリードフレームは、格子状の支持部を備えている。支持部に取り囲まれる各矩形状領域内には、矩形状のダイパッドと、複数のリードとが形成されている。リードは、ダイパッドの周囲に配置されている。各リードはダイパッドとの対向方向に延びている。より具体的には、各リードは、基端部が支持部に接続され、遊端部がダイパッドに向けて延びる長尺形状に形成されている。
各ダイパッド上に半導体チップがダイボンディングされた後、各半導体チップに形成されている端子とその周囲のリードの上面とがボンディングワイヤを介して接続（ワイヤボンディング）される。すべての半導体チップのワイヤボンディングが完了すると、リードフレームが成形金型にセットされ、そのリードフレーム上のすべての半導体チップが一括して樹脂により封止される。そして、封止樹脂から露出するリードフレームの下面およびダイパッドの下面に、半田濡れ性を高めるためのめっき層が形成される。
その後、支持部上に設定されたダイシングラインに沿って、ダイシングソーがリードフレームの下面側から入れられ、支持部および支持部上の封止樹脂が除去される。これにより、各リードが支持部から切り離されて、半導体装置の個体が得られる。このような半導体装置では、リードの下面は封止樹脂の下面に露出しており、リードの一端面（ダイシングソーによる切断面）は封止樹脂の側面に露出している。
特開２０１３－２３９７４０号公報
前述の従来の半導体装置の実装基板（配線基板）への実装は次のように行われる。まず、実装基板のランド上にクリーム半田を塗布する。そして、半導体装置のリードの下面をクリーム半田に接合する。これにより、半導体装置の実装基板への表面実装が達成される。
しかし、前述の従来の半導体装置では、封止樹脂から露出しているリードの下面には半田濡れ性を高めるためのめっき層が形成されているが、封止樹脂から露出しているリードの端面にはめっき層は形成されていない。このため、リードの端面には、クリーム半田が濡れにくくなる。このため、前述の従来の半導体装置では、実装基板に対する実装強度が低く、接続信頼性が低いという問題がある。
この発明の目的は、実装基板との接続信頼性を向上させることができる半導体装置を提供することである。
この発明の一実施形態は、半導体チップと、前記半導体チップの周囲に配置された複数のリードと、前記リードの下面および前記半導体チップとは反対側の外側端面が露出するように、前記半導体チップおよび前記リードを封止する封止樹脂とを含み、前記リードの下面および外側端面には、半田濡れ性を高めるためのリードめっき層が形成されており、前記封止樹脂は、前記リードの下面が露出する下面と、当該下面とは反対側の上面と、当該下面および当該上面に連なり、前記リードの外側端面が露出する側面とを有しており、前記封止樹脂の側面は、前記封止樹脂の下面寄りに配置された第１側面部と、前記封止樹脂の上面寄りに配置された第２側面部と、前記第１側面部と前記第２側面部とを連結する連結部とを含み、前記連結部の露出面が、前記第１側面部の上端から前記第２側面部の下端に向かって、外方に広がりながら延びる曲面部分を有しており、前記リードの外側端面に形成されている前記リードめっき層の上端面における当該リードめっき層の厚さ方向中間部に、前記封止樹脂の側面が接している、半導体装置を提供する。
この構成では、リードの下面およびリードの外側端面には、半田濡れ性を高めるためのリードめっき層が形成されているので、リードの下面のみならずリードの外側端面にも半田が濡れやすくなる。これにより、実装基板との接続信頼性を向上させることができる。
この発明の一実施形態では、前記第１側面部に対する前記第２側面部の張出量が５０μｍ以下である。
この発明の一実施形態では、前記複数のリードは、銅を含む金属からなる。
この発明の一実施形態では、前記リードめっき層を構成する材料が、Ｐｄを含む。
この発明の一実施形態では、前記リードめっき層が、前記リードの下面および外側端面に形成された第１層と、前記第１層の表面に積層された第２層とを含み、前記第１層がＮｉを含み、前記第２層がＰｄまたはＳｎを含む。
この発明の一実施形態では、前記リードの外側端面に、バリが生じていない。
この発明の一実施形態では、前記各リードの外側端面における前記リードめっき層を除いた端面形状は、前記封止樹脂内に配置されている前記リードの断面形状とほぼ同じである。
この発明の一実施形態では、前記複数のリードの下面における前記リードめっき層を除いた表面は、前記封止樹脂の下面よりも高い高さ位置にある。
この発明の一実施形態では、前記複数のリードは、前記半導体チップを挟む両側のそれぞれに間隔を空けて整列して配置されている。
この発明の一実施形態では、上面および下面を有し、当該上面に前記半導体チップがダイボンディングされていて、当該下面が前記封止樹脂の下面に露出するように前記封止樹脂で封止されたダイパッドと、前記ダイパッドの下面に形成され、半田濡れ性を高めるためのダイパッドめっき層をさらに含む。
この発明の一実施形態では、前記ダイパッドめっき層を構成する材料が、Ｐｄを含む。
この発明の一実施形態では、前記ダイパッドめっき層が、前記ダイパッドの下面に形成された第３層と、前記第３層の表面に積層された第４層とを含み、前記第３層がＮｉを含み、前記第４層がＰｄまたはＳｎを含む。
この発明の一実施形態では、前記複数のリードの下面における前記リードめっき層を除いた表面は、前記封止樹脂の下面よりも高い高さ位置にある。
この発明の一実施形態では、前記ダイパッドは、銅を含む金属からなる。
この発明の一実施形態では、前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置である。
この発明の一実施形態では、前記半導体装置は、ＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置である。
図１は、本発明の第１の実施形態に係る半導体装置の図解的な斜視図である。 図２は、図１のII－II線に沿う図解的な断面図である。 図３は、図２の一方のリードおよびダイパッドの一部を含む部分の拡大図である。 図４は、図１の半導体装置の製造に用いられるリードフレームの一部を示す底面図である。 図５は、図１の半導体装置の製造工程を示す図解的な断面図である。 図６は、図５の次の工程を示す図解的な断面図である。 図７は、図６の次の工程を示す図解的な断面図である。 図８は、図７の次の工程を示す図解的な断面図である。 図９は、図８の次の工程を示す図解的な断面図である。 図１０は、図９の矢印Ａの方向から見た図解的な側面図である。 図１１は、図９の次の工程を示す図解的な断面図である。 図１２は、図１１の矢印Ａの方向から見た図解的な側面図である。 図１３は、図１１の次の工程を示す図解的な断面図である。 図１４は、図１３の次の工程を示す図解的な断面図である。 図１５は、図１４の次の工程を示す図解的な断面図である。 図１６は、図１に示す半導体装置の実装状態を示す図解的な断面図である。 図１７は、本発明の第２の実施形態に係る半導体装置の図解的な断面図である。 図１８は、図１７の一方のリードおよびダイパッドの一部を含む部分の拡大図である。 図１９は、図１７の半導体装置の製造工程を示す図解的な断面図である。 図２０は、図１９の次の工程を示す図解的な断面図である。 図２１は、図２０の次の工程を示す図解的な断面図である。 図２２は、図１７に示す半導体装置の実装状態を示す図解的な断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置を斜め上方から見た図解的な斜視図である。また、図２は、図１のII－II線に沿う図解的な断面図である。図３は、図２の一方のリードおよびダイパッドの一部を含む部分の拡大図である。
半導体装置１は、ＱＦＮが適用された半導体装置である。この半導体装置１は、半導体チップ２と、ダイパッド３と、複数のリード４と、封止樹脂５とを備えている。ダイパッド３は、半導体チップ２を支持するためのものである。複数のリード４は、半導体チップ２と電気的に接続されている。封止樹脂５は、半導体チップ２、ダイパッド３および複数のリード４を封止している。
半導体チップ２は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面には、複数個のパッド（図示せず）が形成されている。パッドは、半導体チップ２の最表面に形成された表面保護膜から配線層の一部を露出させることによって形成されている。各パッドは、ボンディングワイヤ６によってリード４に接続されている。
封止樹脂５は、たとえば、エポキシ樹脂からなる。封止樹脂５は、図１に示すように、例えば、上下方向に扁平な略直方体形状に形成されている。上下方向は、半導体装置１の厚さ方向と同義である。略直方体状の封止樹脂５は、底面をなす下面７と、天面をなす上面８と、下面７および上面８に対して略垂直な方向に延びる側面９とを有している。下面７および上面８は、いずれも平坦面である。
下面７および上面８は、平面視において、たとえば略矩形状に形成されている。平面視において、上面８は、下面７よりも大きく、下面７全体が上面８の内側に収まっている。
側面９は、下面７および上面８に連なっている。詳しくは、側面９は、半導体装置１において、下面７および上面８を除いた全周に形成されている。換言すれば、半導体装置１は、下面７および上面８のそれぞれの４辺に連なる４つの側面９を有している。
各側面９は、第１側面部１１と、第２側面部１２と、連結部１３とを有している。４つの側面９が半導体装置１の全周に渡っているので、それに応じて、４つの側面９にそれぞれ形成された各４つの第１側面部１１および第２側面部１２は、半導体装置１の全周（側面９の全域）にわたって形成されている。
第１側面部１１は、下面７に連なっており、上面８へ向かって略垂直に延びている。第２側面部１２は、上面８に連なっており、下面７に向かって略垂直に延びている。つまり、第１側面部１１は、下面７寄りに配置されており、第２側面部１２は、上面８寄りに配置されている。
各側面９において、第２側面部１２は、第１側面部１１よりも横方向（下面７および上面８に平行な方向）における外方に張り出している。第２側面部１２の第１側面部１１に対する張出量Ｑ（図２参照）は、５０μｍ以下であることが好ましい。
各側面９において、連結部１３は、第１側面部１１の上端から第２側面部１２に下端に向かって、徐々に横方向（下面７および上面８に平行な方向）における外方に拡がりながら延び、第１側面部１１と第２側面部１２とを繋いでいる。そのため、各側面９では、第１側面部１１と第２側面部１２との間に段差１４が生じている。段差１４は、リード４の上面と封止樹脂５の上面８との間に位置している。
ダイパッド３およびリード４は、後述するように、銅または銅を含む合金からなる金属薄板から形成される。
ダイパッド３は、平面視矩形状である。図２および図３に示すように、ダイパッド３は、その下面１５が封止樹脂５の下面７から露出している。ダイパッド３の下面１５は、封止樹脂５の下面７よりも高い高さ位置にある。この封止樹脂５の下面７から露出するダイパッド３の下面１５には、下面１５の略全面を覆うように半田濡れ性を高めるためのダイパッドめっき層１７が形成されている。図１においては、説明の便宜上、ダイパッドめっき層１７は省略されている。ダイパッドめっき層１７の下面は、封止樹脂５の下面７に対して下方に突出している。
この実施形態では、ダイパッドめっき層１７は、図３に示すように、ダイパッド３の下面１５に形成されたＮｉ（Ｐ）層（Ｐを含むＮｉ層）１７Ａと、その上に形成されたＰｄ（Ａｕ）層（Ａｕを含むＰｄ層）１７Ｂとからなる。Ｎｉ（Ｐ）層１７Ａの厚さは、０．４μｍ以上５μｍ以下であることが好ましい。この実施形態では、Ｎｉ（Ｐ）層１７Ａの厚さは、３μｍ程度である。Ｐｄ（Ａｕ）層１７Ｂの厚さは、０．５μｍ以下であることが好ましい。なお、Ｐｄ（Ａｕ）層１７Ｂの表面に、Ａｕのフラッシュめっきを形成してもよい。
Ｎｉ（Ｐ）層１７Ａの代わりに、Ｐを含まないＮｉ層を用いてもよい。また、Ｐｄ（Ａｕ）層１７Ｂの代わりに、Ａｕを含まないＰｄ層を用いてもよい。また、Ｐｄ（Ａｕ）層１７Ｂの代わりに、Ｓｎメッキ層（スズめっき層）を用いてもよい。このようなＳｎめっき層は、たとえば無電解めっき法によって形成することができる。この場合、Ｓｎめっき層の膜厚は、０．２μｍ～１０μｍ程度である。ダイパッド３の上面１６に、半導体チップ２がダイボンディングされている。
複数のリード４は、ダイパッド３の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド３の各側面に対向するリード４は、その対向する側面と平行な方向に等間隔に配置されている。
各リード４は、ダイパッド３の側面と直交する方向（ダイパッド３との対向方向）に長尺な平面視矩形状に形成されている。各リード４は、その下面１８（接続面）が封止樹脂５の下面７から露出し、長手方向の外側端面２０が封止樹脂５の側面９から露出している。また、リード４の下面１８と外側端面２０とが交差して形成された角部も封止樹脂５から露出している。図２および図３に示すように、リード４の下面１８は、封止樹脂５の下面７よりも高い高さ位置にある。リード４の外側端面２０は、封止樹脂５の側面９（第１側面１１）よりも横方向における内方に入り込んでいる。
リード４の露出面（リード４の下面１８、外側端面２０および前記角部）には、半田濡れ性を高めるためのリードめっき層２１が形成されている。図１においては、説明の便宜上、リードめっき層２１は省略されている。リード４の下面１８に形成されたリードめっき層２１の下面は、封止樹脂５の下面７に対して下方に突出している。リード４の外側端面２０に形成されたリードめっき層２１の外側端面は、封止樹脂５の側面９（第１側面１１）よりも横方向における外方に張り出している。
この実施形態では、リードめっき層２１は、図３に示すように、リード４の露出面に形成されたＮｉ（Ｐ）層２１Ａと、その上に形成されたＰｄ（Ａｕ）層２１Ｂとからなる。Ｎｉ（Ｐ）層２１Ａの厚さは、０．４μｍ以上５μｍ以下であることが好ましい。この実施形態では、Ｎｉ（Ｐ）層２１Ａの厚さは、３μｍ程度である。Ｐｄ（Ａｕ）層２１Ｂの厚さは、０．５μｍ以下であることが好ましい。なお、Ｐｄ（Ａｕ）層２１Ｂの表面に、Ａｕのフラッシュめっきを形成してもよい。
Ｎｉ（Ｐ）層２１Ａの代わりに、Ｐを含まないＮｉ層を用いてもよい。また、Ｐｄ（Ａｕ）層２１Ｂの代わりに、Ａｕを含まないＰｄ層を用いてもよい。また、Ｐｄ（Ａｕ）層２１Ｂの代わりに、Ｓｎめっき層（スズめっき層）を用いてもよい。このようなＳｎめっき層は、たとえば無電解めっき法によって形成することができる。この場合、Ｓｎめっき層の膜厚は、０．２μｍ～１０μｍ程度である。
リード４の下面１８（リードめっき層２１の下面）は、実装基板（配線基板）上のランドに半田接合される外部端子として機能する。一方、リード４の上面１９は、封止樹脂５内に封止されている。このリード４の上面１９は、インナーリードとしての役割を担い、ボンディングワイヤ６が接続されている。
図４は、半導体装置１の製造に用いられるリードフレームの一部を示す底面図である。
半導体装置１は、後述するように、リードフレーム３０を用いたＭＡＰ方式により製造される。リードフレーム３０は、銅を含む金属（たとえば、銅を主成分として、この銅に対して、Ｃｏ、Ｆｅ、Ｎｉ、Ｃｒ、Ｓｎ、Ｚｎなどの元素を、１０分の数％～数％添加して得られる銅合金）の薄板を加工することにより形成される。
リードフレーム３０は、格子状の支持部３１と、支持部３１に取り囲まれる各矩形領域内に配置されるダイパッド３と、ダイパッド３の周囲に配置される複数のリード（リード構成部材）３２とを一体的に備えている。
ダイパッド３は、各角部と支持部３１との間に架設される吊りリード３３によって支持部３１に支持されている。各リード３２は、ダイパッド３側と反対側の端部が支持部３１に接続されている。互いに隣り合うダイパッド３の間において、一方のダイパッド３の周囲に配置される各リード３２と他方のダイパッド３の周囲に配置される各リード３２とは、リード３２の長手方向に支持部３１を挟んで対向し、一直線状に延びている。
図５～図１５は、半導体装置１の製造方法を示す図解的な断面図または側面図である。
半導体装置１の製造方法について説明する。まず、図５に示すように、リードフレーム３０が用意される。なお、図５～図１５において、リードフレーム３０は、その切断面のみが示されている。
次に、図６に示すように、リードフレーム３０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）、銀ペーストなどからなる接合材（図示せず）を介して、半導体チップ２がダイボンディングされる。次に、半導体チップ２のパッドとリード３２の上面とが、たとえば、金、銅またはアルミニウムの細線からなるボンディングワイヤ６で接続される（ボンディング工程）。
その後、リードフレーム３０が封止用の金型に入れられ、図７に示すように、ダイパッド３の下面１５、リード３２の下面３５および支持部３１の下面が露出するように、リードフレーム３０および半導体チップ２が封止樹脂３４によって封止される（樹脂封止工程）。封止樹脂３４は、たとえば、エポキシ樹脂からなる。
封止樹脂３４による封止方法としては、たとえば、トランスファーモールド法などの方法が採用される。トランスファーモールド法では、封止樹脂３４を形成するためのキャビティを有する一対の金型が用いられ、この一対の金型間にリードフレーム３０を挟み込む。そして、キャビティ内に、溶融した樹脂を充填し、この樹脂を冷却・固化することによって封止することができる。
樹脂封止工程が終了すると、半製品４０が完成する。半製品４０は、リードフレーム３０と、半導体チップ２と、これらを封止した封止樹脂３４とを含んでいる。封止樹脂３４は、リードフレーム３０を覆う板状をなしている。封止樹脂３４は、その底面をなす下面３７と、その天面をなす上面３８とを含んでいる。封止樹脂３４の下面３７から、ダイパッド３の下面１５、リード３２の下面３５および支持部３１の下面が露出される。ダイパッド３の下面１５およびリード３２の下面３５は、封止樹脂３４の下面と面一になっている。
その後、半製品４０を切断して半導体装置１を個別に切り出す工程が行われる。この工程が完了すると、封止樹脂３４は、個々の半導体装置１の封止樹脂５となる（図１５参照）。同時に各リード３２は、個々の半導体装置１のリード４となる（図１５参照）。
半導体装置１を個別に切り出す工程においては、第１幅Ｗ１を有する第１ダイシングブレード６１と、第１ダイシングブレード６１よりも狭い第２幅Ｗ２を有する第２ダイシングブレード６２とが用いられる（図８および図１４参照）。この実施形態では、第１幅Ｗ１は、例えば、約３００μｍであり、第２幅Ｗ２は、第１幅Ｗ１より小さく、たとえば、約２４０μｍである。第１ダイシングブレード６１および第２ダイシングブレード６２は、ともに、円盤形状の砥石であって、それぞれの周端面に切断歯部が形成されている。
まず、図８に示すように、リードフレーム３０の支持部３１上に設定されたダイシングライン（図示略）に沿って、第１ダイシングブレード６１を移動させる。第１ダイシングブレード６１は、その円盤形状の中心軸線まわりに回転しながら、ダイシングライン上を移動する。その際、第１ダイシングブレード６１は、支持部３１の下面側（封止樹脂３４の下面３７側）から入れられる。これにより、支持部３１と、支持部３１上の封止樹脂３４と、支持部３１の両側の所定幅の領域に存在するリード３２の基端部と、リード３２の基端部上の封止樹脂３４が除去される（第１ダイシング工程）。
第１ダイシング工程の結果、第１ダイシングブレード６１が通った跡には、図９に示すように、第１ダイシングブレード６１とほぼ同じ幅の第１溝部６３が形成される。第１溝部６３は、封止樹脂３４の下面３７から上面３８側へくぼむ溝である。第１ダイシングブレード６１の刃先の断面形状は、外側に膨出する半円形であるため、第１溝部６３の底面は、封止樹脂３４の上面３８に向かって膨出する円弧状断面を有する溝形状に形成される。
第１溝部６３の底は、封止樹脂３４の上下方向（厚さ方向）途中位置にあり、第１溝部６３は、封止樹脂３４を貫通していない。ただし、第１溝部６３は、支持部３１およびリード３２の基端部を貫通している。第１溝部６３の深さＤは、リード３２の厚さＳよりも大きい。
第１ダイシング工程において第１溝部６３が形成されることにより、各リード３２が支持部３１から切り離されてリード４となる。各リード４の外側端面は、第１溝部６３の側壁と面一になった状態で、この壁面から露出される。第１溝部６３が形成される際、第１ダイシングブレード６１の側面は、リード３２に接触する。そのため、リード３２が第１ダイシングブレード６１の側面につられて部分的に延びることにより、リード３２の端部にバリが生じる。たとえば、図９に示すように、各リード４の外側端面の下縁に、下方に突出したバリ４１が発生する。
また、図１０に示すように、各リード４の外側端面の一側部には、横方向に間延びしたバリ４２が発生する。図１０は、図９の矢印Ａの方向から見た側面図である。バリ４２は、第１溝部６３の側面上に薄く形成されている。この実施形態では、リードフレーム３０は、金属の薄板をエッチングすることによって製造されている。このため、各リード４の本来の横断面形状（端面形状）は、矩形状ではあるが、厚さ中央部に行くほど幅が大きくなるような形状をなしている。なお、第１ダイシング工程中に発生する金属粉および樹脂粉は、第１ダイシング工程中に給水ノズル（図示略）からの流水によって洗い流される。
次に、各リード４の露出面およびダイパッド３の露出面がエッチングされる。これにより、図１１および図１２に示すように、各リード４の露出面（下面および外側端面）およびダイパッド３の露出面（下面）が化学研磨される。これにより、各リード４の外側端面の下縁に形成されたバリ４１が除去されると同時に各リード４の外側端面２０の一側部に形成されたバリ４２が除去される。また、各リード４の下面１８およびダイパッド３の下面１５は、封止樹脂３４の下面３７よりも高い高さ位置にある。さらに、各リード４の外側端面２０は、第１溝部６３の側面よりも横方向における封止樹脂３４側の内方に入り込んでいる。
次に、図１３に示すように、ダイパッド３の下面１５、リード４の下面１８および外側端面２０に、半田濡れ性を高めるためのめっき層４３が形成される（めっき工程）。なお、この実施形態では、めっき層４３は、ダイパッド３の下面１５、リード４の下面１８および外側端面２０に無電解めっき法で形成されたＮｉ（Ｐ）めっき層と、Ｎｉ（Ｐ）めっき層上に無電解めっき法で形成されたＰｄ（Ａｕ）めっき層との積層構造を有している。めっき層４３の形成は、電解めっき法により行なってもよい。
めっき層４３は、たとえば、ダイパッド３の下面１５、リード４の下面１８および外側端面２０に無電解めっき法で形成されたＮｉ（Ｐ）めっき層またはＮｉめっき層と、Ｎｉ（Ｐ）めっき層またはＮｉめっき層上に無電解めっき法で形成されたＳｎめっき層との積層構造を有していてもよい。
次に、図１４に示すように、第１ダイシング工程において第１ダイシングブレード６１が通ったダイシングライン（図示略）に沿って、第２ダイシングブレード６２を移動させる。第２ダイシングブレード６２は、その円板形状の中心軸線まわりに回転しながら、第１ダイシング工程において第１ダイシングブレード６１が通ったダイシングライン上を移動する。この際、第２ダイシングブレード６２は、第１溝部６３に入れられる。
第２ダイシングブレード６２は、第１溝部６３の側壁に接触することなく、第１溝部６３の底の幅方向中央部を通る。その際、第２ダイシングブレード６２は、第１溝部６３の底よりも深い位置に存在する封止樹脂３４を切削する。第２ダイシングブレード６２の切断歯部は、封止樹脂３４を貫通している。これにより、第１溝部６３の底よりも深い位置に存在する封止樹脂３４が除去される（第２ダイシング工程）。そして、第２ダイシング工程の結果、第２ダイシングブレード６２が通った跡（第１溝部６３の底の中央部）には、図１５に示すように、第２ダイシングブレード６２とほぼ同じ幅の第２溝部６４が形成される。第２溝部６４の溝幅は、第１溝部６３の溝幅よりも狭い。第１溝部６３と第２溝部６４とは、一体となって、段付きの溝をなしている。なお、第２ダイシング工程中に発生する樹脂粉は、第２ダイシング工程中に給水ノズル（図示略）からの流水によって洗い流される。
第２溝部６４が形成されることにより、封止樹脂３４が第１溝部６３および第２溝部６４の両側で切り分けられて封止樹脂５となる。こうして、半導体装置１の個片が得られる。各半導体装置１において、ダイパッド３の下面１５のめっき層４３（図１４参照）は、ダイパッドめっき層１７となり、リード３２の下面３５のめっき層４３（図１４参照）は、リードめっき層２１となる。第１溝部６３の側壁の壁面（円弧状断面を有する底面を除く）が、半導体装置１では、側面９の第１側面部１１となる。第２溝部６４の側壁の壁面が、半導体装置１では、側面９の第２側面部１２となる。第１溝部６３の円弧状断面を有する底面が、半導体装置１では、側面９の連結部１３となる。
図１６は、図１に示す半導体装置の実装状態を示す図解的な断面図である。
上記のように得られた半導体装置１は、実装基板（配線基板）７１の表面７２、つまりランド７３が形成されている面に対して、リード４の下面１８を対向させて表面実装される。
ランド７３上には、クリーム半田７４が塗られている。この半導体装置１を実装基板７１に表面実装する際には、そのクリーム半田７４およびリードめっき層２１を介して、リード４の下面１８がランド７３に対して接合される。
このとき、リード４の下面１８およびリード４の外側端面２０には、半田濡れ性を高めるためのリードめっき層２１が形成されているので、リード４の下面１８がランド７３上のクリーム半田７４に接合されると、クリーム半田７４がリード４の外側端面２０に這い上がるように密着する。その結果、半導体装置１と実装基板７１との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リード４の外側端面２０に、いわゆる半田フィレットが形成されるため、リード４とランド７３との接合（半田付け）状態を容易に外観検査することができる。
また、前記実施形態では、第１ダイシング工程によって、各リード３２が支持部３１から切り離されてリード４となり、各リード４の外側端面２０が第１溝部６３の壁面から露出される。この状態では、半製品４０の封止樹脂３４には、その下面３７側から第１溝部６３が形成されているが、半製品４０は完全に分離されていない。このように、半製品４０が個々の半導体装置に完全に分離されていない状態で各リード４の外側端面２０を露出させているので、各リード４の外側端面２０へのめっき層４３（リードめっき層２１）の形成が容易となる。また、各リード４の下面１８へのめっき層４３（リードめっき層２１の形成と、ダイパッド３の下面１５へのめっき層４３（ダイパッドめっき層１７）の形成と、各リード４の外側端面２０へのめっき層４３（リードめっき層２１）の形成とを同時に行うことができる。
前述したように、第１ダイシング工程によって、リード４の端部にバリ４１，４２が生じる。このようなバリが生じていると、図１６で示す、半導体装置１の実装基板７１への実装時に、バリが実装基板７１上のランド７３に当接して、そのバリの部分で半導体装置１が実装基板７１から浮き上がる。この状態でリフローが行なわれると、実装基板７１の熱反りにより、リード４とランド７３との接続不良などの実装不良を生じるおそれがある。
しかしながら、前述の製造方法では、第１ダイシング工程後にリード４の露出面がエッチングされるので、第１ダイシング工程によって生じたバリ４１，４２が除去される。このため、前述の製造方法によって製造された半導体装置１には、バリ４１，４２は存在しないため、バリによるリード４とランド７３との実装不良の発生を防止することができる。
図１７は、本発明の第２の実施形態に係る半導体装置の図解的な断面図であり、図２に対応する切断面を示す。図１８は、図１７の一方のリードおよびダイパッドの一部を含む部分の拡大図である。図１７および図１８において、前述の図２および図３に示された各部に対応する部分には同一参照符号を付して示す。
第２の実施形態に係る半導体装置１Ａの構成は、前述の第１の実施形態に係る半導体装置１の構成とほぼ同様である。第２の実施形態に係る半導体装置１Ａでは、第１の実施形態に係る半導体装置１に比べて製造方法が若干異なる。製造方法の違いにより、第２の実施形態に係る半導体装置１Ａでは、図１７および図１８に示すように、ダイパッド３の下面１５は、封止樹脂５の下面７と面一となっている。また、リード４の下面１８は、封止樹脂５の下面７と面一となっている。また、リード４の外側端面２０は、封止樹脂５の側面９と面一となっている。
図１９～図２１は、半導体装置１Ａの製造方法を示す図解的な断面図または側面図である。
第２の実施形態に係る半導体装置１Ａの製造方法（以下、「第２の製造方法」という場合がある。）では、前述した第１ダイシング工程までの工程は、前述した第１の実施形態に係る半導体装置１の製造方法（以下、「第１の製造方法」という場合がある。）と同様に行われる。
つまり、まず、図６に示されるように、リードフレーム３０のダイパッド３上に、たとえば、高融点はんだや銀ペーストなどからなる接合材（図示せず）を介して半導体チップ２がダイボンディングされる。この後、半導体チップ２のパッドとリード３２の上面とが、ボンディングワイヤ６で接続される（ボンディング工程）。
次に、リードフレーム３０が、封止用の金型に入れられ、図７に示すように、ダイパッド３の下面１５、リード３２の下面３５および支持部３１の下面が露出するように、リードフレーム３０および半導体チップ２が封止樹脂３４によって封止される（樹脂封止工程）。
樹脂封止工程が完了すると、半製品４０が完成する。半製品４０は、リードフレーム３０と、半導体チップ２と、これらを封止した封止樹脂３４とを含んでいる。封止樹脂３４は、リードフレーム３０を覆う板状をなしている。封止樹脂３４は、その底面をなす下面３７と、その天面をなす上面３８とを含んでいる。封止樹脂３４の下面３７から、ダイパッド３の下面１５、リード３２の下面３５および支持部３１の下面が露出される。ダイパッド３の下面１５およびリード３２の下面３５は、封止樹脂３４の下面と面一になっている。その後、半製品４０を切断して半導体装置１を個別に切り出す工程が行われる。
まず、図８に示すように、リードフレーム３０の支持部３１上に設定されたダイシングライン（図示略）に沿って、第１ダイシングブレード６１を移動させる。第１ダイシングブレード６１は、その円盤形状の中心軸線まわりに回転しながら、ダイシングライン上を移動する。その際、第１ダイシングブレード６１は、支持部３１の下面側（封止樹脂３４の下面３７側）から入れられる。これにより、支持部３１と、支持部３１上の封止樹脂３４と、支持部３１の両側の所定幅の領域に存在するリード３２の基端部と、リード３２の基端部上の封止樹脂３４が除去される（第１ダイシング工程）。
第１ダイシング工程の結果、第１ダイシングブレード６１が通った跡には、図９に示すように、第１ダイシングブレード６１とほぼ同じ幅の第１溝部６３が形成される。第１溝部６３は、封止樹脂３４の下面３７から上面３８側へくぼむ溝である。第１ダイシングブレード６１の刃先の断面形状は、外側に膨出する半円形であるため、第１溝部６３の底面は、封止樹脂３４の上面３８に向かって膨出する円弧状断面を有する溝形状に形成される。
第１溝部６３の底は、封止樹脂３４の上下方向（厚さ方向）途中位置にあり、第１溝部６３は、封止樹脂３４を貫通していない。ただし、第１溝部６３は、支持部３１およびリード３２の基端部を貫通している。第１溝部６３の深さＤは、リード３２の厚さＳよりも大きい。
第１ダイシング工程において第１溝部６３が形成されることにより、各リード３２が支持部３１から切り離されてリード４となる。各リード４の外側端面は、第１溝部６３の側壁と面一になった状態で、この壁面から露出される。第１溝部６３が形成される際、第１ダイシングブレード６１の側面は、リード３２に接触する。そのため、リード３２が第１ダイシングブレード６１の側面につられて部分的に延びることにより、リード３２の端部にバリが生じる。たとえば、図９に示すように、各リード４の外側端面の下縁に、下方に突出したバリ４１が発生する。また、図１０に示すように、各リード４の外側端面の一側部には、横方向に間延びしたバリ４２が発生する。バリ４２は、第１溝部６３の側面上に薄く形成されている。この実施形態では、リードフレーム３０は、金属の薄板をエッチングすることによって製造されている。このため、各リード４の本来の横断面形状（端面形状）は、矩形状ではあるが、厚さ中央部に行くほど幅が大きくなるような形状をなしている。なお、第１ダイシング工程中に発生する金属粉および樹脂粉は、第１ダイシング工程中に給水ノズル（図示略）からの流水によって洗い流される。
前述の第１の製造方法では、第１ダイシング工程の後に、各リード３２の露出面およびダイパッド３の露出面がエッチングされていたが、第２の製造方法では、このエッチング工程は存在しない。
第２の製造方法では、第１ダイシング工程が完了すると、エッチング工程が行われることなく、めっき工程が行われる。第２の製造方法は、この点においてのみ、第１の製造方法と異なる。つまり、第１ダイシング工程が完了すると、図１９に示すように、ダイパッド３の下面１５、リード４の下面１８および外側端面２０に、半田濡れ性を高めるためのめっき層４３が形成される（めっき工程）。第２の製造方法では、エッチング工程は存在しないため、ダイパッド３の下面１５およびリード４の下面１８が封止樹脂３４の下面と面一であり、かつリード４の外側端面２０が溝６３の側面と面一であり、かつリード４にバリ４１、４２が生じている状態で、めっき工程が行われる。
めっき層４３はダイパッド３の下面１５、リード４の下面１８および外側端面２０に無電解めっき法で形成されたＮｉ（Ｐ）めっき層と、Ｎｉ（Ｐ）めっき層上に無電解めっき法で形成されたＰｄ（Ａｕ）めっき層との積層構造を有している。めっき層４３の形成は、電解めっき法により行なってもよい。めっき層４３は、たとえば、ダイパッド３の下面１５、リード４の下面１８および外側端面２０に無電解めっき法で形成されたＮｉ（Ｐ）めっき層またはＮｉめっき層と、Ｎｉ（Ｐ）めっき層またはＮｉめっき層上に無電解めっき法で形成されたＳｎめっき層との積層構造を有していてもよい。
次に、図２０に示すように、第１ダイシング工程において第１ダイシングブレード６１が通ったダイシングライン（図示略）に沿って、第２ダイシングブレード６２を移動させる。第２ダイシングブレード６２は、その円板形状の中心軸線まわりに回転しながら、第１ダイシング工程において第１ダイシングブレード６１が通ったダイシングライン上を移動する。この際、第２ダイシングブレード６２は、第１溝部６３に入れられる。
第２ダイシングブレード６２は、第１溝部６３の側壁に接触することなく、第１溝部６３の底の幅方向中央部を通る。その際、第２ダイシングブレード６２は、第１溝部６３の底よりも深い位置に存在する封止樹脂３４を切削する。第２ダイシングブレード６２の切断歯部は、封止樹脂３４を貫通している。これにより、第１溝部６３の底よりも深い位置に存在する封止樹脂３４が除去される（第２ダイシング工程）。そして、第２ダイシング工程の結果、第２ダイシングブレード６２が通った跡（第１溝部６３の底の中央部）には、図２１に示すように、第２ダイシングブレード６２とほぼ同じ幅の第２溝部６４が形成される。第２溝部６４の溝幅は、第１溝部６３の溝幅よりも狭い。第１溝部６３と第２溝部６４とは、一体となって、段付きの溝をなしている。なお、第２ダイシング工程中に発生する樹脂粉は、第２ダイシング工程中に給水ノズル（図示略）からの流水によって洗い流される。
第２溝部６４が形成されることにより、封止樹脂３４が第１溝部６３および第２溝部６４の両側で切り分けられて封止樹脂５となる。こうして、半導体装置１Ａの個片が得られる。各半導体装置１Ａにおいて、ダイパッド３の下面１５のめっき層４３（図２０参照）は、ダイパッドめっき層１７となり、リード３２の下面３５のめっき層４３（図２０参照）は、リードめっき層２１となる。第１溝部６３の側壁の壁面（円弧状断面を有する底面を除く）が、半導体装置１Ａでは、側面９の第１側面部１１となる。第２溝部６４の側壁の壁面が、半導体装置１Ａでは、側面９の第２側面部１２となる。第１溝部６３の円弧状断面を有する底面が、半導体装置１Ａでは、側面９の連結部１３となる。
図２２は、図１７に示す半導体装置１Ａの実装状態を示す図解的な断面図である。
上記のように得られた半導体装置１Ａは、実装基板（配線基板）７１の表面７２、つまりランド７３が形成されている面に対して、リード４の下面１８を対向させて表面実装される。
ランド７３上には、クリーム半田７４が塗られている。この半導体装置１を実装基板７１に表面実装する際には、そのクリーム半田７４およびリードめっき層２１を介して、リード４の下面１８がランド７３に対して接合される。
このとき、リード４の下面１８およびリード４の外側端面２０には、半田濡れ性を高めるためのリードめっき層２１が形成されているので、リード４の下面１８がランド７３上のクリーム半田７４に接合されると、クリーム半田７４がリード４の外側端面２０に這い上がるように密着する。その結果、半導体装置１と実装基板７１との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リード４の外側端面２０に、いわゆる半田フィレットが形成されるため、リード４とランド７３との接合（半田付け）状態を容易に外観検査することができる。
また、前記実施形態では、第１ダイシング工程によって、各リード３２が支持部３１から切り離されてリード４となり、各リード４の外側端面２０が第１溝部６３の壁面から露出される。この状態では、半製品４０の封止樹脂３４には、その下面３７側から第１溝部６３が形成されているが、半製品４０は完全に分離されていない。このように、半製品４０が個々の半導体装置に完全に分離されていない状態で各リード４の外側端面２０を露出させているので、各リード４の外側端面２０へのめっき層４３（リードめっき層２１）の形成が容易となる。また、各リード４の下面１８へのめっき層４３（リードめっき層２１の形成と、ダイパッド３の下面１５へのめっき層４３（ダイパッドめっき層１７）の形成と、各リード４の外側端面２０へのめっき層４３（リードめっき層２１）の形成とを同時に行うことができる。
前述したように、第１ダイシング工程によって、リード４の端部にバリ４１，４２が生じる。このようなバリが生じていると、図２２で示す、半導体装置１の実装基板７１への実装時に、バリが実装基板７１上のランド７３に当接して、そのバリの部分で半導体装置１が実装基板７１から浮き上がる。この状態でリフローが行なわれると、実装基板７１の熱反りにより、リード４とランド７３との接続不良などの実装不良を生じるおそれがある。
しかしながら、前述の第２の製造方法では、第１ダイシング工程後のエッチング工程は存在しないが、第１ダイシング工程後にリード４の露出面にめっき層４３が形成されるため、バリ４１，４２の大部分は、半田濡れ性の良好なめっき層４３によって覆われる。このため、バリによるリード４とランド７３との実装不良の発生を防止することができる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上記の実施形態では、ダイパッド３の下面１５にダイパッドめっき層１７を形成したが、形成しない構成としてもよい。
また、ＱＦＮが適用された半導体装置を取り上げたが、本発明は、ＳＯＮ（Small Outlined Non-leaded Package）など、他の種類のノンリードパッケージが適用された半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，１Ａ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
６ ボンディングワイヤ
７ 封止樹脂の下面
８ 封止樹脂の上面
９ 封止樹脂の側面
１１ 第１側面部
１２ 第２側面部
１３ 連結部
１４ 段差
１５ ダイパッドの下面
１６ ダイパッドの上面
１７ ダイパッドめっき層
１７Ａ Ｎｉ（Ｐ）層
１７Ｂ Ｐｄ（Ａｕ）層
１８ リードの下面
１９ リードの上面
２０ リードの外側端面
２１ リードめっき層
２１Ａ Ｎｉ（Ｐ）層
２１Ｂ Ｐｄ（Ａｕ）層
３０ リードフレーム
３１ 支持部
３２ リード
３３ 吊りリード
３４ 封止樹脂
４０ 半製品
４１ バリ
４２ バリ
４３ めっき層
６１ 第１ダイシングブレード
６２ 第２ダイシングブレード
６３ 第１溝部
６４ 第２溝部

Claims (16)

  1. 半導体チップと、
    前記半導体チップの周囲に配置された複数のリードと、
    前記リードの下面および前記半導体チップとは反対側の外側端面が露出するように、前記半導体チップおよび前記リードを封止する封止樹脂とを含み、
    前記リードの下面および外側端面には、半田濡れ性を高めるためのリードめっき層が形成されており、
    前記封止樹脂は、前記リードの下面が露出する下面と、当該下面とは反対側の上面と、当該下面および当該上面に連なり、前記リードの外側端面が露出する側面とを有しており、
    前記封止樹脂の側面は、前記封止樹脂の下面寄りに配置された第１側面部と、前記封止樹脂の上面寄りに配置された第２側面部と、前記第１側面部と前記第２側面部とを連結す
    る連結部とを含み、
    前記連結部の露出面が、前記第１側面部の上端から前記第２側面部の下端に向かって、外方に広がりながら延びる曲面部分を有しており、
    前記リードの外側端面に形成されている前記リードめっき層の上端面における当該リードめっき層の厚さ方向中間部に、前記封止樹脂の側面が接している、半導体装置。
  2. 前記第１側面部に対する前記第２側面部の張出量が、５０μｍ以下である、請求項１に記載の半導体装置。
  3. 前記複数のリードは、銅を含む金属からなる、請求項１または２に記載の半導体装置。
  4. 前記リードめっき層を構成する材料が、Ｐｄを含む、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記リードめっき層が、前記リードの下面および外側端面に形成された第１層と、前記第１層の表面に積層された第２層とを含み、前記第１層がＮｉを含み、前記第２層がＰｄ
    またはＳｎを含む、請求項１～３のいずれか一項に記載の半導体装置。
  6. 前記リードの外側端面に、バリが生じていない、請求項１～５のいずれか一項に記載の半導体装置。
  7. 前記各リードの外側端面における前記リードめっき層を除いた端面形状は、前記封止樹脂内に配置されている前記リードの断面形状とほぼ同じである、請求項１～５のいずれか一項に記載の半導体装置。
  8. 前記複数のリードの下面における前記リードめっき層を除いた表面は、前記封止樹脂の下面よりも高い高さ位置にある、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記複数のリードは、前記半導体チップを挟む両側のそれぞれに間隔を空けて整列して配置されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 上面および下面を有し、当該上面に前記半導体チップがダイボンディングされていて、当該下面が前記封止樹脂の下面に露出するように前記封止樹脂で封止されたダイパッドと、
    前記ダイパッドの下面に形成され、半田濡れ性を高めるためのダイパッドめっき層をさらに含む、請求項１～９のいずれかに記載の半導体装置。
  11. 前記ダイパッドめっき層を構成する材料が、Ｐｄを含む、請求項１０に記載の半導体装置。
  12. 前記ダイパッドめっき層が、前記ダイパッドの下面に形成された第３層と、前記第３層の表面に積層された第４層とを含み、前記第３層がＮｉを含み、前記第４層がＰｄまたはＳｎを含む、請求項１０に記載の半導体装置。
  13. 前記複数のリードの下面における前記リードめっき層を除いた表面は、前記封止樹脂の下面よりも高い高さ位置にある、請求項１１または１２に記載の半導体装置。
  14. 前記ダイパッドは、銅を含む金属からなる、請求項１１～１３のいずれか一項に記載の半導体装置。
  15. 前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置である、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 前記半導体装置は、ＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置である、請求項１～１４のいずれか一項に記載の半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085487A (ja) * 2016-11-25 2018-05-31 マクセルホールディングス株式会社 半導体装置の製造方法および半導体装置
JP7037368B2 (ja) * 2018-01-09 2022-03-16 ローム株式会社 半導体装置および半導体装置の製造方法
JP7051508B2 (ja) * 2018-03-16 2022-04-11 ローム株式会社 半導体装置および半導体装置の製造方法
JP7089388B2 (ja) * 2018-03-29 2022-06-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP6571245B1 (ja) * 2018-06-21 2019-09-04 株式会社加藤電器製作所 半導体装置の製造方法
TWI676252B (zh) * 2018-07-23 2019-11-01 長華科技股份有限公司 導線架及其製造方法
JP7147501B2 (ja) * 2018-11-19 2022-10-05 ローム株式会社 半導体装置の製造方法
US11127660B2 (en) 2018-12-31 2021-09-21 Microchip Technology Incorporated Surface-mount integrated circuit package with coated surfaces for improved solder connection
CN113614893A (zh) 2019-03-08 2021-11-05 硅尼克斯公司 具有侧壁镀层的半导体封装
JP7382170B2 (ja) * 2019-08-02 2023-11-16 ローム株式会社 半導体装置
JP7382175B2 (ja) * 2019-08-26 2023-11-16 ローム株式会社 半導体装置
US11244881B2 (en) * 2019-09-30 2022-02-08 Texas Instruments Incorporated Package terminal cavities
US11562948B2 (en) * 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package
US20210305136A1 (en) * 2020-03-27 2021-09-30 Integrated Silicon Solution Inc. Package structure
EP4040470A1 (en) * 2021-02-03 2022-08-10 Nexperia B.V. A semiconductor device and a method of manufacturing a semiconductor device
TWI765569B (zh) * 2021-02-08 2022-05-21 健策精密工業股份有限公司 導線架結構及其製造方法
JP7450575B2 (ja) 2021-03-18 2024-03-15 株式会社東芝 半導体装置及びその製造方法
DE112022005438T5 (de) * 2021-12-13 2024-08-29 Rohm Co., Ltd. Halbleiterbauteil und Verfahren zur Herstellung des Halbleiterbauteils
TWI826193B (zh) * 2022-12-19 2023-12-11 立錡科技股份有限公司 引線框架以及封裝方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP5217800B2 (ja) * 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
US8329509B2 (en) * 2010-04-01 2012-12-11 Freescale Semiconductor, Inc. Packaging process to create wettable lead flank during board assembly
JP5555065B2 (ja) * 2010-06-11 2014-07-23 ローム株式会社 半導体装置およびその製造方法
CN102789994B (zh) * 2011-05-18 2016-08-10 飞思卡尔半导体公司 侧面可浸润半导体器件
JP2013069814A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp 半導体装置の製造方法
JP2013239740A (ja) 2013-08-02 2013-11-28 Rohm Co Ltd 半導体装置
EP3128539B1 (en) * 2014-03-27 2020-01-08 Renesas Electronics Corporation Semiconductor device manufacturing method and semiconductor device
CN105405823A (zh) * 2014-08-20 2016-03-16 飞思卡尔半导体公司 具有可检查的焊接点的半导体装置
US9640463B2 (en) * 2015-06-22 2017-05-02 Nexperia B.V. Built-up lead frame package and method of making thereof

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