KR20000005939A - 반도체장치및그제조방법 - Google Patents

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니시무로 타이죠
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Abstract

본 발명에서는, 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하고 있다. 그리고 상기 외부 리드의 선단에 凹부를 설치하고 있다. 상기 凹부는 Sn-Pb, Sn-Ag, Sn-Bi, Sn-Zn, Sn-Cu, Pd, Au, Ag중 어느것인가 하나로 피막한다. 상기 凹부는 V자형상, U자형상 또는 직사각형상이다. 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하로 한다. 상기 외부 리드는 갈윙 형상 및 스트레이트 형상중 한쪽이다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치의 외부 리드(Outer Lead)와 실장 기판의 배선부의 접속은 일반적으로 납땜에 의해 행하여지고 있다.
종래의 갈윙 형상 혹은 스트레이트 형상의 외부 리드를 갖춘 반도체장치 및 그 제조방법에 관한 기술은, 예컨대, ASIC 패키징 기술 핸드북(편집위원; 가야마 히로시, 다니모토 미치오, 우치다 스기오, 츠카타 유타카, 스토 도시오 발행자; 모토야마 유코 발행소; 가부시키가이샤 사이언스 포럼)의 P206 ~ P209에 기재되어 있다.
반도체장치의 외부 리드와 실장 기판의 접합 강도를 높게 하여 접속의 신뢰성을 향상시키기 위해서는, 땜납 필렛(Fillet)을 크게 형성하는 것이 필요하게 된다. 땜납 필렛이란, 배선부의 표면으로부터 외부 리드로 기어오르도록 형성되는 땜납의 부분이다. 땜납 필렛의 크기는 실장 기판의 전극 면적에 의존하기 때문에, 허용되는 한, 기판의 전극 면적을 넓게 하는 것이 요구된다. 그러나, 고밀도화와 다핀화(多Pin化)의 요구하에서, 인접하는 전극 상호간의 땜납에 의한 단락을 피하기위해서는 전극 상호간의 간격도 확보할 필요가 있어서 전극의 형상을 외부 리드의 폭방향으로 충분히 크게 취할 수 없다. 이 때문에, 전극의 폭은 외부 리드의 폭과 거의 같게 설계되고, 주로 외부 리드의 길이방향으로 필요로 하는 땜납 필렛이 형성되도록 충분한 여유를 가지고 설계되는 것이 일반적이다.
이상의 이유에 의해, 외부 리드중 납땜되는 부분의 측면에 해당되는 부분은 실장 기판의 전극쪽으로 여유가 없기 때문에 땜납 필렛이 형성되지 않고, 갈윙 형상의 외부 리드를 갖춘 반도체장치인 QFP(Quad Flat Package)나 SOP(Small Outline Package) 등에 있어서는, 그 외부 리드 납땜부의 리드 선단측과 리드 근본측의 2개 장소에만 땜납 필렛이 형성되게 된다. 통상, 리드 선단측의 땜납 필렛을 프론트 필렛, 리드 근본측의 필렛을 백 필렛이라 부른다.
종래의 기술을 도 1a ~ 도 6을 이용하여 설명한다. 도 1a에서 도 1d까지는 종래의 QFP, SOP의 제조 프로세스의 제1의 예를 나타낸 것이다. 도 1a에 나타낸 것처럼, 수지 몰드후의 반도체 패키지(101)에는 횡방향으로 연장되는 외부 리드(102)가 배치되어 있고 리드 프레임의 바깥 틀(도시하지 않았음)과 접속되어 있다.
도 1b에 나타낸 것처럼, 상기 외부 리드(102)의 표면에 예컨대 전기 도금 등의 수단을 이용하여 땜납 도금(103)을 실시한다.
다음으로 도 1c에 나타낸 것처럼, 외부 리드(102)의 선단을 절단하여 프레임의 바깥 틀로부터 떼어낸다. 더욱이 도 1d에 나타낸 것처럼, 펀치 등의 수단을 이용하여 리드를 구부려서 외부 리드의 성형을 완료한다.
다음으로, 도 2a에서 도 2e까지는 종래의 QFP, SOP의 제조 프로세스의 제2의예를 나타낸 것이다. 도 1a와 마찬가지로, 도 2a에 나타낸 것처럼, 반도체 패키지(101)에 외부 리드(102)가 설치되어 있다.
다음으로, 도 2b에 나타낸 것처럼, 상기 외부 리드(102)의 표면에 전기 도금 등의 수단을 이용하여 땜납 도금(103)을 실시한다. 다음으로, 도 2c에 나타낸 것처럼, 조금 길게 형성된 리드의 예비 부분을 패키지측에 남기고 절단하여 프레임의 바깥 틀로부터 떼어낸다. 리드의 절단은 통상적으로 커트 펀치를 하강시켜서 외부 리드(102)에 대한 전단 응력에 의해 행한다. 다음으로, 도 2d에 나타낸 것처럼 리드를 구부리고, 마지막으로 도 2e에 나타낸 것처럼 리드의 선단을 재차 절단한다.
이와 같이 하여 형성된 종래의 QFP 또는 SOP의 외부 리드(102)의 선단부는, 도 3에 나타낸 것처럼 리드 선단의 절단 공정에서 형성되는 절단면이 된다. 외부 리드(102)의 납땜성을 향상시키기 위한 외장 처리의 대표적인 방법은 프레임을 매개하여 통전시키는 땜납의 전기 도금인데, 외부 리드에 땜납 도금을 하기 위해서는 외부 리드가 리드 프레임과 전기적으로 접속된 상태가 아니면 불가능하다. 따라서, 땜납 도금은 외부 리드의 선단을 절단하는 것보다 앞서서 행하는 것 이외에 달리 방법이 없어서, 도 3에 나타낸 것처럼, 종래의 QFP, SOP의 외부 리드(102)의 선단면에는 땜납 도금(103)이 부착되지 않았다.
이 때문에, 이러한 외부 리드를 기판에 납땜한 경우는, 외부 리드 절단부의 단면에는 땜납이 거의 기어오르지 않기 때문에, 도 4에 나타낸 것처럼 프론트 필렛(104)은 기껏해야 외부 리드 두께의 반분 정도의 높이까지밖에 형성되지 않는다는 문제가 있었다.
한편, 상기 리드의 절단은 리드 선단을 절단하는 경우에 있어서, 절단면의 하부에 생기는 커트 버(Cut Burr)를 실장면으로 드러내지 않도록 절단 방향을 선택한 경우이고, 역방향으로 절단한 경우에는 프론트 필렛(104)이 전혀 형성되지 않는다.
상기한 것처럼, 외부 리드 두께의 반분 이하의 적은 땜납 필렛으로는 충분한 접합 강도를 얻을 수 없기 때문에, 종래의 QFP, SOP에서는 기판과의 접합 강도의 대부분을 백 필렛(104')에만 의존하고 있었다. 그런데, 온도 사이클 시험 등에 의해 복잡한 응력이 걸리는 반도체장치에 있어서는, 백 필렛(104')만의 접합 강도로 충분한 신뢰성을 얻는 것은 곤란하였다.
또한, 실장후에 충분한 땜납 필렛이 형성되고, 소망하는 납땜이 행하여졌는가 아닌가를 확인하는 외관 검사는, 일반적으로 실장 기판의 연직 상방으로부터의 현미경 관찰 등에 의해 행하여지는데, 연직 방향으로부터는 외부 리드(102)의 그늘이 져서 백 필렛(104')을 관찰할 수 없기 때문에, 프론트 필렛(104)의 형성 상태를 검사하여 판단하는 방법이 취해지고 있다. 그러나, 종래의 QFP, SOP에서는 도 4에 나타낸 것처럼 프론트 필렛(104)이 작게 형성되기 때문에 검사하기 어려워 작업에 시간이 걸리고 있었다.
또한, 도 5에 나타낸 것처럼, 스트레이트 형상의 외부 리드를 갖춘 패키지중 하나로 SON(Small Outline Non Leaded Package)이 있다. SON에서는 그 구조상의 특징 때문에, 도 6에 나타낸 것처럼, 상기한 백 필렛(104')은 형성되지 않는다. 게다가, 전술한 QFP 또는 SOP와 동일한 이유로, 리드 선단부로의 프론트 필렛(104)의형성도 충분하지 않다. 이와 같이 백 필렛이 형성되지 않는 SON에 있어서는, 프론트 필렛(104)의 형성 부족이 그대로 기판과의 접합 강도의 부족으로 되기 때문에, 종래의 SON 구조는 높은 신뢰성을 요구받는 반도체 제품에는 사용할 수 없었다.
또한 SON 구조는 QFP, SOP에 비해 땜납 필렛의 형성량이 원래 적기 때문에, 특히 프론트 필렛(104)의 형성이 작은 경우에는 기판의 전극상에 미리 도포되어 있는 땜납 페이스트가 잉여 상태로 되고, 인접하는 전극과 단락한다는 문제도 발생하고 있었다.
따라서 본 발명은 상기한 것과 같은 사정을 고려하여 이루어진 것으로, 그 목적은 프론트 필렛이 충분히 형성되어, 기판 전극과의 접속강도가 크고, 접속에 대한 신뢰성이 높으며, 외관 검사도 용이한 반도체장치를 제공하는 것에 있다.
도 1은 종래의 기술에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스의 일례를 나타낸 단면도,
도 2는 종래의 기술에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스의 일례를 나타낸 단면도,
도 3은 종래의 기술에 관한 QFP, SOP의 단면도,
도 4는 종래의 기술에 관한 QFP, SOP의 기판 실장 상태를 나타낸 단면도,
도 5는 종래의 기술에 관한 SON의 단면도,
도 6은 종래의 기술에 관한 SON의 기판 실장 상태를 나타낸 단면도,
도 7은 본 발명의 제1 실시 형태에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 8은 본 발명의 제2 실시 형태에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 9는 본 발명의 제3 실시 형태에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 10은 본 발명의 제4 실시 형태에 관한 QFP, SOP를 이용한 반도체장치의제조 프로세스를 나타낸 단면도,
도 11은 본 발명의 제5 실시 형태에 관한 QFP, SOP를 이용한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 12는 본 발명의 실시 형태에 관한 QFP, SOP의 반도체장치의 단면도,
도 13은 본 발명의 실시 형태에 관한 QFP, SOP의 반도체장치의 기판 실장 상태를 나타낸 단면도,
도 14는 본 발명의 실시 형태에 관한 SON의 반도체장치의 단면도,
도 15는 본 발명의 실시 형태에 관한 SON의 반도체장치의 기판 실장 상태를 나타낸 단면도,
도 16은 본 발명의 실시 형태에 관한 반도체장치의 코이닝 공정을 나타낸 단면도,
도 17은 본 발명의 실시 형태에 관한 반도체장치의 리드 선단 절단 공정을 나타낸 단면도,
도 18은 본 발명의 실시 형태에 관한 반도체장치의 코이닝 양이 0.06mm인 경우의 리드 형성을 나타낸 단면도,
도 19는 본 발명의 실시 형태에 관한 반도체장치의 코이닝 양이 0.10mm인 경우의 리드 형성을 나타낸 단면도,
도 20은 본 발명의 실시 형태에 관한 반도체장치의 코이닝 양이 0.12mm인 경우의 리드 형성을 나타낸 단면도,
도 21은 본 발명의 실시 형태에 관한 반도체장치의 코이닝 양이 0.10mm인 경우의 리드의 단면도,
도 22는 본 발명의 실시 형태에 관한 반도체장치의 코이닝 양이 0.12mm인 경우의 리드의 단면도이다.
본 발명의 목적은, 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 수단과, 상기 외부 리드의 선단에 凹부를 설치하는 수단, 상기 凹부를 Sn-Pb, Sn-Ag, Sn-Bi, Sn-Zn, Sn-Cu, Pd, Au, Ag중 어느것인가 하나로 피막하는 수단을 갖춘 것을 특징으로 하는 반도체장치에 의해 달성된다.
상기한 것과 같은 구성에 의하면, 반도체장치의 기판 실장시의 납땜성이 향상되고, 실장 기판상의 배선 전극 및 외부 리드상에 땜납 필렛이 프론트 및 백에도 충분히 형성되어 전기적, 기계적인 접속의 신뢰성이 향상된다.
또한, 본 발명의 목적은, 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과, 상기 외부 리드를 떼어낸 뒤에 상기 외부 리드의 선단으로 되는 위치에 凹부를 형성하는 공정, 상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정, 상기 凹부의 일부가 상기 외부 리드의 선단의 단면에 남도록 절단하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법에 의해 달성된다.
상기한 것과 같은 구성에 의하면, 반도체장치의 기판 실장시의 납땜성이 향상되고, 실장 기판상의 배선전극 및 외부 리드상에 땜납 필렛이 프론트 및 백에도 충분히 형성되어 전기적, 기계적인 접속의 신뢰성이 향상된다.
또한, 본 발명의 목적은, 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과, 상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정, 상기 외부 리드를 떼어낸 뒤에 상기 외부 리드의 선단으로 되는 위치에 凹부를 형성하는 공정, 상기 凹부의 일부가 상기 외부 리드의 선단의 단면에 남도록 절단하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법에 의해 달성된다.
상기한 것과 같은 구성에 의하면, 외부 리드의 납땜성이 향상되고, 실장 기판상의 기판 전극의 위에 땜납 필렛이 충분히 형성되어 신뢰성이 향상된다. 또한, 절단 위치를 유연하게 결정할 수 있고 그 정밀도도 향상시킬 수 있다.
또한, 본 발명의 목적은, 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과, 상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정, 상기 외부 리드를 절단하는 공정, 상기 외부 리드를 소정의 형상으로 성형하는 공정, 상기 외부 리드에 凹부를 형성하는 공정, 상기 외부 리드를 상기 凹부의 부분에서 절단하는 공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법에 의해 달성된다.
상기한 것과 같은 구성에 의하면, 납땜성이 향상되고, 땜납 필렛이 외부 리드의 프론트 및 백에도 충분히 형성되어, 신뢰성이 향상된다.
<발명의 실시 형태>
본 발명에 대해서는 이하의 실시 형태를 도면을 이용하여 설명하는데, 본 발명은 여기에서 설명하는 실시 형태에 한정되는 것은 아니다. 하기 실시 형태는 다양하게 변화할 수 있는 것이다.
본 발명의 실시 형태인 반도체장치의 외부 리드의 성형 공정을 이하에 도면을 이용하여 설명한다.
우선, 본 발명의 제1 실시 형태를 도 7a ~ 도 7e를 이용하여 설명한다. 반도체 패키지로서 밀봉된 뒤에, 도 7a에 나타낸 것처럼, 예컨대 통상적인 플라스틱 등을 이용한 수지 몰드 공정에 의해 반도체 패키지(1)의 횡방향으로 리드 프레임의 바깥 틀(도시하지 않았음)과 접속되고 있는 외부 리드(2)가 배치되어 있는 구조가 형성된다. 한편, 패키지(1)는 합성 수지에 의한 몰드 구조에 한정되는 것은 아니고, 세라믹 부재의 패키지 등이어도 좋다. 반도체 패키지(1)내에는 반도체 칩이 배치되고, 그 표면에 형성된 본딩 패드가 외부 리드(2)로부터 패키지(1)의 내부로 연장되는 내부 리드와 예컨대 와이어 본딩 등에 의해 접속되어 있다(도시하지 않았음). 외부 리드(2)의 두께는 통상 0.125 ~ 0.4mm 정도이고, 재료로서는 Cu를 베이스로 한 합금, 혹은 42 얼로이 등을 사용할 수 있다.
다음으로, 도 7b에 나타낸 것처럼, 외부 리드(2)에 코이닝(coining) 등의 수단을 이용하여, 凹부(11)를 형성한다. 이 때의 凹부(11)의 형상은 본 발명을 특히 제한하는 것은 아니지만, 예컨대 V자형이나 U자형 또는 직사각형상 등의 형상으로 할 수 있다. 凹부(11)는 리드의 아래, 또는 상하 쌍방에 형성해도 좋은데, 도 7b는 하측에 형성한 예이다. 또한, 凹부(11)를 형성하는 수단으로서는 코이닝 등의 기계 가공에 의한 방법이어도, 에칭 등에 의한 화학 가공의 방법이어도 좋다.
다음으로, 도 7c에 나타낸 것처럼, 외부 리드(2)에 전기 도금을 행한다. 예컨대, SnPb, SnAg, SnBi, SnZn 등의 땜납 도금(3) 등을 행한다. 두께는 특히 한정되지 않지만, 10μ정도가 바람직하다. 더욱이, Ni 밑바탕의 위에 Pd, 다음에 Au를 겹친 3층 도금도 이용할 수 있다. 또한 납땜성을 향상시키는 재료로서, Sn-Pb, Sn-Ag, Sn-Bi, Sn-Zn, Sn-Cu, Pd, Au, Ag 등도 이용할 수 있다.
다음으로, 도 7d에 나타낸 것처럼, 외부 리드(2)에 凹부(11)가 형성된 부분이 리드의 선단으로 되도록 외부 리드(2)를 절단한다. 그 후, 도 7e에 나타낸 것처럼 리드를 구부려서 성형한다. 외부 리드 선단부의 땜납재에 의한 코팅면은, V자형의 凹부(11)를 형성한 경우에는 외부 리드의 근원측으로 쑥 들어가는 경사면으로되고, 직사각형상의 凹부(11)를 형성한 경우에는 계단형태의 면으로 된다.
한편, 외부 리드(2)에 凹부(11)를 형성하는 공정 및 땜납 도금을 행하는 공정은, 특히 상기 수지 몰드 후(도 7a의 상태)로 한정되는 것은 아니고, 이하에 기재하는 다른 실시 형태로 나타내는 공정에 의해, 또는 예컨대 반도체 칩의 장착전의 공정에서 행하여도 된다.
이러한 공정에 의해, 반도체 칩을 밀봉하는 밀봉 수지로부터 외부로 연장되고 반도체 칩과 밀봉 수지내에서 전기적으로 접속되어 있는 외부 리드(2)의 선단의 절단면중 적어도 일부가 납땜성을 향상시키는 재료인 땜납 도금층(3)에 의해 코팅되는 구조가 얻어진다. 본 발명의 제1 실시 형태를 이용함으로써, 반도체장치의 기판 실장시의 납땜성이 향상되고, 실장 기판상의 배선 전극 및 외부 리드상에, 땜납 필렛이 프론트 및 백에도 충분히 형성되어, 전기적 및 기계적인 접속의 신뢰성이 향상된다.
다음으로, 본 발명의 제2실시 형태에 대해, 도 8a ~ 도 8f를 이용하여 설명한다. 도 8a에 나타낸 것처럼, 반도체 패키지(1)에는 외부 리드(2)가 배치되어 있다. 다음으로, 도 8b에 나타낸 것처럼, 외부 리드(2)에 코이닝 등의 수단을 이용하여 凹부(11)를 형성한다. 이 때의 凹부(11)는 그 형상을 묻지 않는 것으로, 예컨대 V자형이나 U자형 등 다양한 형상을 선택할 수 있는 바, 그 형상을 특히 한정하는 것은 아니다.
다음으로, 도 8c에 나타낸 것처럼, 외부 리드(2)의 표면에 예컨대 팔라듐 도금이나 땜납 도금(3) 등을 실시한다. 다음으로, 도 8d에 나타낸 것처럼, 외부리드(2)의 凹부(11)가 형성된 부분으로부터 조금 앞에 있는 선단의 부분에서 외부 리드(2)를 절단한다. 그 후, 도 8e에 나타낸 것처럼 리드를 구부려서 리드를 성형한다. 마지막으로 도 8f에 나타낸 것처럼 凹부(11)의 부분이 리드의 선단으로 되도록 리드 절단을 행한다. 한편, 상기 방법에서 이용한 땜납 도금이나 팔라듐 도금 이외의 재질을 이용할 수 있는 바, 납땜성을 향상시키는 다른 재료를 이용해도 좋다. 凹부(11)를 형성하는 수단으로서는, 코이닝 등의 기계 가공에 의한 방법이어도, 에칭 등에 의한 화학 가공의 방법이어도 상관없다. 이상, 본 발명의 제 2실시 형태를 이용함으로써, 기판으로 실장할 때의 땜납 리플로우 공정에 있어서의 납땜성이 향상되고, 땜납 필렛이 외부 리드의 프론트 및 백 부분에도 충분히 형성되어 신뢰성의 향상을 꾀할 수 있다. 또한, 2회의 절단 공정을 채용함으로써, 설계상의 절단 위치 결정에 유연성을 가져다 줄 수 있고, 성형후의 기계적인 정밀도를 보다 향상시킬 수 있다.
다음으로, 본 발명의 제3실시 형태에 대해 도 9a ~ 도 9e를 이용하여 설명한다. 도 9a에 나타낸 것처럼, 통상의 반도체 제조방법에 의해 반도체 패키지(1)와 외부 리드(2)를 갖춘 구성이 준비된다. 다음으로, 도 9b에 나타낸 것처럼, 외부 리드(2)에 예컨대 팔라듐 도금 등의 땜납 도금(3)을 전기 도금에 의해 실시한다. 이어서, 도 9c에 나타낸 것처럼, 외부 리드(2)에 코이닝 등의 방법을 이용하여, 凹부(11)를 형성한다. 이 때의 凹부(11)의 형상은, 예컨대 V자형이나 U자형 등 다양한 형상으로 할 수 있는 바, 그 형상을 특히 한정하는 것은 아니다. 다음으로, 도 9d에 나타낸 것처럼, 凹부(11)의 부분에서 리드의 선단을 절단한다. 그 후, 도9e에 나타낸 것처럼, 리드를 구부려서 리드를 성형한다. 제1 및 제2 실시 형태와 다른 것은, 외부 리드(2) 표면의 땜납 도금 후에 凹부(11)를 형성하는 점에 있다. 이상, 본 발명의 제3 실시 형태를 이용함으로써, 실장시의 납땜성이 향상되고, 납땜의 신뢰성이 향상된다.
다음으로, 본 발명의 제4 실시 형태에 대해, 도 10a ~ 도 10f를 이용하여 설명한다. 통상의 반도체 어셈블리 공정에 의해, 도 10a에 나타낸 것처럼 반도체 패키지(1)에 외부 리드(2)가 배치된 구조가 준비된다. 다음으로, 도 10b에 나타낸 것처럼, 외부 리드(2)에 예컨대 팔라듐 도금이나 땜납 도금(3) 등을 실시한다. 다음으로, 도 10c에 나타낸 것처럼, 외부 리드(2)에 코이닝 등의 수단을 이용하여 凹부(11)를 형성한다. 이 때의 凹부(11)의 형상은, 예컨대 V자형이나 U자형 등 다양한 형상을 취할 수 있는 바, 형상이 한정되는 것은 아니다. 다음으로, 도 10d에 나타낸 것처럼, 凹부(11)가 형성된 부분보다도 선단의 부분에서 외부 리드(2)를 절단한다. 그 후, 도 10e에 나타낸 것처럼, 리드를 구부려서 리드를 성형한다. 마지막으로, 도 10f에 나타낸 것처럼, 凹부(11)가 형성된 부분에서 외부 리드(2)를 절단한다. 이상, 본 발명의 제4 실시 형태를 이용함으로써, 외부 리드의 납땜성이 향상되고, 실장 기판상의 기판 전극의 위에 땜납 필렛이 충분히 형성되어 신뢰성이 향상된다. 또한, 절단 위치를 유연하게 결정할 수 있고 그 정밀도도 향상시킬 수 있다.
다음으로, 본 발명의 제5 실시 형태에 대해, 도 11a ~ 도 11f를 이용하여 설명한다. 도 11a에 나타낸 것처럼, 통상적인 반도체 어셈블리 공정을 이용하여 반도체 패키지(1)와 외부 리드(2)가 배치된 구조를 준비한다. 다음으로, 도 11b에 나타낸 것처럼, 외부 리드(2)에 예컨대 팔라듐 도금이나 땜납 도금(3) 등을 실시한다. 다음으로, 도 11c에 나타낸 것처럼, 최종적인 리드 길이보다 길게 외부 리드(2)를 예비절단한다. 다음으로, 도 11d에 나타낸 것처럼, 리드를 구부려서 성형한다. 그 후, 도 11e에 나타낸 것처럼, 외부 리드(2)에 코이닝 등의 수단을 이용하여 凹부(11)를 형성한다. 이 때의 凹부(11)의 형상은 V자형이나 U자형 등 다양한 형상을 선택할 수 있다. 마지막으로, 도 11f에 나타낸 것처럼, 凹부(11)가 형성된 부분에서 리드를 절단한다. 凹부(11)의 형성방법은, 예컨대 코이닝 등의 기계 가공에 의한 방법 등을 이용할 수 있다. 제1 ~ 제4 실시 형태와 다른 것은, 갈윙 형상으로 외부 리드를 성형한 뒤에 凹부(11)를 형성하는 점에 있다. 한편, 외부 리드(2)의 절단 방향을 특히 한정하는 것은 아니지만, 본 발명의 효과를 충분히 얻기 위해서는, 리드 선단의 절단 공정에 있어서 커트 버(Cut Burr)를 리드 실장면측으로 드러내지 않도록 절단 방향을 선택하는 것이 바람직하다.
이상, 본 발명의 제5 실시 형태를 이용함으로써, 납땜성이 향상되고, 땜납 필렛이 외부 리드의 프론트 및 백에도 충분히 형성되어, 신뢰성이 향상된다.
본 발명의 반도체장치의 제조방법으로 만들어진 리드는 도 12의 A부분에 나타낸 것처럼, 절단면의 하반분에 땜납 도금층이 형성되어 있다. 이 때문에, 리드를 배선 기판에 납땜하면, 도 13에 나타낸 것처럼, 프론트 필렛(4), 백 필렛(4') 공히 납땜의 신뢰성을 확보할 수 있도록 높이 기어올라서 충분한 크기로 형성할 수 있다.
도 14는 본 발명에 관한, SON형 패키지(1)에 땜납 도금(3)이 형성된 외부 리드(2)가 배치되어 있는 구성을 나타내고 있고, 도 15는 상기 SON형 반도체장치가 기판으로 납땜된 상태를 나타내고 있다. SON은 그 구조상 백 필렛이 형성되지 않기 때문에, 프론트 필렛(4)에만 물리적인 접속 안정성이 의존한다. 본 발명을 채용한 SON형 패키지에 있어서는 프론트 필렛(4)이 필요한 높이를 갖고 형성되기 때문에, 종래의 SON형 반도체장치에 비해, 현격하게 신뢰성이 향상되어 충분히 실용화할 수 있는 것으로 되어 있다.
다음으로, 본 발명을 실시함에 있어서의 코이닝 공정에 대해 설명한다. 도 16에 나타낸 것처럼, 다이(8)의 위에 몰드 수지(9)에 의해 밀봉되고 리드(2)가 배치되어 있는 반도체 패키지를 얹어 놓고, 코이닝 펀치(7)로 코이닝을 행한다.
코이닝의 프레스 하중은, 예컨대 7000 ~ 8000N이다. 외부 리드를 갖춘 프레임 재질로서, 예컨대 니켈 42%, 철 58%의 합금인 42 얼로이의 사용이 가능하고, 리드의 두께는 0.100 ~ 0.25mm, 땜납 도금의 두께는 한쪽 편에서 0.01mm로 할 수 있다.
도 17은 외부 리드의 선단의 절단 공정을 나타낸 것이다. 도 17에 나타낸 것처럼, 다이(8)와 스트리퍼(10)에 의해 고정된 외부 리드(2)의 凹부(11) 부분에 선단 절단용 펀치(12)가 하강하여, 다이(8) 및 스트리퍼(10)에 의해 고정되어 있는 외부 리드(2)를 凹부(11)의 부분에서 절단한다.
도 18 ~ 도 22는 두께가 0.20mm인 리드를 이용하고 코이닝 양을 바꾸어 코이닝을 행한 때의 리드의 단면을 나타낸 것이다. 도 18에 나타낸 것처럼, 코이닝 양이 0.06mm인 때의 단면도에서는, 凹부(11)가 리드 단면의 중앙부까지 도달하고 있지 않다. 도 19에 나타낸 것처럼, 코이닝 양이 0.10mm인 때의 단면도에서는, 凹부(11)가 단면 중앙부근까지 도달하고 있다. 그리고 도 20에 나타낸 것처럼, 코이닝 양이 0.12mm인 때의 단면도에서는, 凹부(11)가 단면 중앙부근을 넘는다. 이러한 리드를 땜납 도금 처리하고 凹부(11)의 부분에서 절단한 뒤에 실장 기판에 납땜한 경우, 땜납 필렛이 기어오르는 상태를 도 21 및 도 22에 나타냈다. 한편, 도 21 및 도 22는 도 18 ~ 도 20과 상하 반대인 상태를 나타낸 것이다.
도 21a에 나타낸 것처럼, 코이닝 양이 0.10mm인 때(도 19 참조)의 리드의 잘린 자리의 단면의 땜납 부착 상태는, 땜납 필렛이 리드 두께의 약 반분 이상으로 기어오른다. 도 21b에 리드의 절단부의 단면과 땜납 필렛이 기어오른 상태를 나타냈다. 땜납 필렛이 리드 두께의 약 반분 이상으로 기어오르면, 땜납 필렛의 양으로서는 충분하다. 그리고, 도 22a에 나타낸 것처럼, 코이닝 양이 0.12mm인 경우에는, 땜납 필렛이 리드 두께의 9할 정도로 기어오른다. 도 22b에 리드의 절단부의 단면과 땜납 필렛이 기어오른 상태를 나타냈다. 이와 같이 코이닝 양이 0.12mm인 경우(도 20 참조)에는, 땜납 필렛이 리드 두께의 높이와 거의 같은 정도까지 기어오르는 것을 알수 있었다.
코이닝 양을 크게 하는 것이 땜납 필렛의 기어오름을 크게 하여 바람직하지만, 코이닝 양을 과잉하게 크게 하는 것은 다음의 점에서 주의해야만 한다.
(1) 리드가 절단ㆍ파열되어 버린다. 적어도 실시 형태로서는 불가능하게 된다.
(2) 코이닝부에서의 리드의 늘어남이 프레임 변형을 야기시킨다.
또한, 적어도 코이닝 양이 0.06mm(리드의 두께의 30%) 이상이라면, 더욱이, 충분한 효과를 얻고 싶다면, 0.10mm(리드의 두께의 50%) 이상이 바람직하다. 이상과 같이 하여, 적정한 양의 땜납 필렛이 형성된다는 것을 알 수 있었다.
한편, 본 발명에서 이용한 납땜성을 향상시키는 재료로서, 凹부를 Sn-Pb, Sn-Ag, Sn-Bi, Sn-Zn, Sn-Cu, Pd, Au, Ag중 어느것인가 하나로 피막할 수도 있다. 더욱이, 상기 凹부는 V자형상, U자형상 또는 직사각형상인 것을 특징으로 하고 있다. 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하라면, 땜납 필렛이 리드 선단에 충분히 형성되고, 또한, 리드가 절단ㆍ파열되지 않으며, 더욱이 코이닝 부분에서의 리드의 늘어남이 프레임 변형을 야기시키는 일이 없다. 또한, 상기 외부 리드는 갈윙 형상 및 스트레이트 형상중 한쪽인 것을 특징으로 하고 있다. 더욱이, 외장 처리로서, 상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착 등을 이용하여 처리를 행하여도 마찬가지 효과를 얻을 수 있다.
이상과 같이, 본 발명을 이용함으로써, 기판 실장에 있어서의 외부 리드부에 충분한 크기의 땜납 필렛이 형성되게 되어, 리드의 접합 강도가 증대되고, 종래에 땜납 필렛이 충분히 형성되지 않아서 사용이 한정되어 있던 SON 등의 패키지도 보통으로 사용할 수 있도록 신뢰성이 향상되었다.
또한, 충분한 땜납 필렛이 형성되기 때문에, 잉여상태의 땜납에 의한 배선상호간의 단락을 방지할 수 있게 되었다. 더욱이, 납땜후의 검사가 용이하게 되어, 검사 능률과 검사 정밀도의 향상을 꾀할 수 있었다.

Claims (16)

  1. 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 수단과,
    상기 외부 리드의 선단에 凹부를 설치하는 수단,
    상기 凹부를 Sn-Pb, Sn-Ag, Sn-Bi, Sn-Zn, Sn-Cu, Pd, Au, Ag중 어느것인가 하나를 포함하는 재료로 피막하는 수단을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 凹부는 V자형상, U자형상 또는 직사각형상인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 외부 리드는 갈윙 형상 혹은 스트레이트 형상인 것을 특징으로 하는 반도체장치.
  5. 반도체 칩을 밀봉하는 패키지로부 터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과,
    상기 외부 리드를 떼어낸 뒤에 상기 외부 리드의 선단으로 되는 위치에 凹부를 형성하는 공정,
    상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정,
    상기 凹부의 일부가 상기 외부 리드의 선단의 단면에 남도록 절단하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 凹부는 V자형상, U자형상 또는 직사각형상인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 외부 리드는 갈윙 형상 혹은 스트레이트 형상인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과,
    상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정,
    상기 외부 리드를 떼어낸 뒤에 상기 외부 리드의 선단으로 되는 위치에 凹부를 형성하는 공정,
    상기 凹부의 일부가 상기 외부 리드의 선단의 단면에 남도록 절단하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 凹부는 V자형상, U자형상 또는 직사각형상인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 외부 리드는 갈윙 형상 혹은 스트레이트 형상인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 반도체 칩을 밀봉하는 패키지로부터 외부로 연장되고 상기 패키지내에서 반도체 칩과 접속되도록 외부 리드를 설치하는 공정과,
    상기 외부 리드에 전해 도금, 무전해 도금, 용융 도금, 증착중 어느것인가 하나를 행하는 공정,
    상기 외부 리드를 절단하는 공정,
    상기 외부 리드를 소정의 형상으로 성형하는 공정,
    상기 외부 리드에 凹부를 형성하는 공정,
    상기 외부 리드를 상기 凹부의 부분에서 절단하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 凹부는 V자형상, U자형상 또는 직사각형상인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 凹부의 깊이는 상기 외부 리드의 선단의 단면 두께에 대해 30% 이상 75% 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 외부 리드는 갈윙 형상 혹은 스트레이트 형상인 것을 특징으로 하는 반도체장치의 제조방법.
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