JP5622128B2 - 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 - Google Patents
樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5622128B2 JP5622128B2 JP2013108307A JP2013108307A JP5622128B2 JP 5622128 B2 JP5622128 B2 JP 5622128B2 JP 2013108307 A JP2013108307 A JP 2013108307A JP 2013108307 A JP2013108307 A JP 2013108307A JP 5622128 B2 JP5622128 B2 JP 5622128B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- lead
- semiconductor chip
- semiconductor device
- tie bar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
まず、図1乃至図3により、本発明の第1の実施の形態によるリードフレームの概略について説明する。図1は、本実施の形態によるリードフレームを示す平面図であり、図2は、本実施の形態によるリードフレームを示す断面図(図1のII−II線断面図)である。また図3は、本実施の形態によるリードフレームのリード周辺を示す部分斜視図である。
次に、図4乃至図7により、本発明の第1の実施の形態による多面付樹脂封止型半導体装置の概略について説明する。ここで、図4は、本実施の形態による多面付樹脂封止型半導体装置を示す平面図であり、図5は、本実施の形態による多面付樹脂封止型半導体装置を示す底面図である。また図6は、本実施の形態による多面付樹脂封止型半導体装置を示す断面図(図4のVI−VI線断面図)であり、図7は、本実施の形態による多面付樹脂封止型半導体装置のリード周辺を示す部分斜視図である。
次に、図8乃至図10および図18乃至図19により、本発明の第1の実施の形態による樹脂封止型半導体装置の概略について説明する。ここで、図8は、本実施の形態による樹脂封止型半導体装置を示す断面図(図9のVIII−VIII線断面図)であり、図9は、本実施の形態による樹脂封止型半導体装置を示す平面図である。また図10は、本実施の形態による樹脂封止型半導体装置を示す底面図である。また図18乃至図19は、それぞれ本実施の形態による樹脂封止型半導体装置の変形例を示す断面図である。
次に、本発明の第1の実施の形態によるリードフレームの製造方法について説明する。
次に、本発明の第1の実施の形態による多面付樹脂封止型半導体装置および樹脂封止型半導体装置の製造方法について説明する。
次に、本発明の第2の実施の形態について図15乃至図17を参照して説明する。図15は、本実施の形態による多面付樹脂封止型半導体装置を示す断面図であり、図16は、本実施の形態による樹脂封止型半導体装置を示す断面図である。また図17は、本実施の形態による樹脂封止型半導体装置の製造工程のうち樹脂封止工程を示す図である。図15乃至図17に示す第2の実施の形態は、アウターリード21のうち外端部21b(タイバー31が設けられた部分21d)の上面が封止樹脂16で覆われている点が異なるものであり、他の構成は上述した第1の実施の形態と同一である。図15乃至図17において、図1乃至図14および図18乃至図19に示す第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
11 ダイパッド
12 半導体チップ
13 端子
15 ボンディングワイヤー(接続部)
16 封止樹脂
20 リード
21 アウターリード
22 インナーリード
23 脚部
30 リードフレーム
31 タイバー
32 吊りリード
34 封止樹脂空間
35 半導体チップ収納領域
40 導電性基板
41、42 レジストパターン
50、50A 多面付樹脂封止型半導体装置
55 下金型
56 上金型
57 モールドテープ
58 突出型
59 金型空間
60 ブレード
61 凹部
62 凸部
Claims (15)
- 多面付樹脂封止型半導体装置において、
複数の半導体チップと、
各半導体チップ周囲に設けられるとともに、複数の半導体チップ収納領域を形成するタイバーと、
各半導体チップ周囲に配置され、タイバーにより支持されるとともに裏面に下方へ突出する端子が設けられたリードと、
各半導体チップとリードとを接続する接続部と、
各半導体チップと、各半導体チップに対応する接続部、リード、およびそれらの周囲を封止する封止樹脂とを備え、
各半導体チップに対応するリードは、端子が設けられた領域のアウターリードと、半導体チップに接続される領域のインナーリードとを有し、
各半導体チップに対応するアウターリードは、その上面側が覆われることなく外方へ露出し、タイバー下面には、2つの隣接する半導体チップ収納領域間を連通して封止樹脂の流路となる封止樹脂空間が形成されていることを特徴とする多面付樹脂封止型半導体装置。 - 前記封止樹脂空間は、タイバーの長手方向全体にわたって形成されていることを特徴とする請求項1記載の多面付樹脂封止型半導体装置。
- アウターリードは、タイバーが設けられた部分から端子上方に位置する部分までその上面が覆われることなく外方へ露出していることを特徴とする請求項1または2記載の多面付樹脂封止型半導体装置。
- アウターリードのうち、タイバーが設けられた部分の上面が封止樹脂で覆われていることを特徴とする請求項1記載の多面付樹脂封止型半導体装置。
- タイバーが設けられた部分の上面を覆う封止樹脂は、タイバー上面の長手方向全体にわたって延びていることを特徴とする請求項4記載の多面付樹脂封止型半導体装置。
- 樹脂封止型半導体装置において、
半導体チップと、
半導体チップ周囲に配置され、裏面に下方へ突出する端子が設けられたリードと、
半導体チップとリードとを接続する接続部と、
半導体チップ、接続部、リード、およびそれらの周囲を封止する封止樹脂とを備え、
リードは、端子が設けられた領域のアウターリードと、半導体チップに接続される領域のインナーリードとを有し、
アウターリードは、その上面側が覆われることなく外方へ露出し、アウターリードの外端部下方には、端子が設けられておらず封止樹脂が充填され、
アウターリードのうち外端部上面が封止樹脂で覆われていることを特徴とする樹脂封止型半導体装置。 - リードフレームにおいて、
複数の半導体チップ収納領域を形成するタイバーと、
タイバーにより支持されるとともに裏面に下方へ突出する端子が設けられたリードとを備え、
リードは、端子が設けられた領域のアウターリードと、半導体チップに接続される領域のインナーリードとを有し、
タイバー下面に、樹脂封止型半導体装置を製造する際に、2つの隣接する半導体チップ収納領域間を連通して封止樹脂の流路となる封止樹脂空間が形成されていることを特徴とするリードフレーム。 - 封止樹脂空間は、タイバーの長手方向全体にわたって形成されていることを特徴とする請求項7記載のリードフレーム。
- 複数の半導体チップ収納領域を形成するタイバーと、各半導体チップ収納領域に設けられ、タイバーにより支持されるとともに裏面に下方へ突出する端子が設けられたリードとを有するリードフレームを準備する工程と、
各半導体チップ収納領域内に半導体チップを配置し、半導体チップとリードとを接続部により接続する工程と、
半導体チップが搭載されたリードフレームを下金型上に配置する工程と、
下金型上に、各半導体チップに対応するリードのうち端子が設けられた領域のアウターリードに対応する部分に突出型が形成された上金型を装着する工程と、
下金型と上金型との間の金型空間に封止樹脂を充填する工程とを備え、
タイバー下面には2つの隣接する半導体チップ収納領域間を連通する流路が形成されていることを特徴とする樹脂封止型半導体装置の製造方法。 - 下金型と上金型との間の金型空間に封止樹脂を充填した後、各半導体チップ毎にタイバーに沿って封止樹脂を断裁する工程を更に備えたことを特徴とする請求項9記載の樹脂封止型半導体装置の製造方法。
- 流路は、タイバーの長手方向全体にわたって形成されていることを特徴とする請求項9または10記載の樹脂封止型半導体装置の製造方法。
- 下金型上に上金型を装着する工程において、上金型の突出型は、アウターリードのうちタイバーが設けられた部分から端子上方に位置する部分まで、アウターリード上面に当接することを特徴とする請求項9乃至11のいずれか一項記載の樹脂封止型半導体装置の製造方法。
- 突出型のうちタイバーに対応する位置に、タイバーに沿って内方に窪む凹部が形成されていることを特徴とする請求項9乃至11のいずれか一項記載の樹脂封止型半導体装置の製造方法。
- 封止樹脂を充填する工程において、封止樹脂は、突出型の凹部を通って隣接する金型空間に供給されることを特徴とする請求項13記載の樹脂封止型半導体装置の製造方法。
- 凹部は、各タイバー上面の長手方向全体にわたって延びていることを特徴とする請求項13または14記載の樹脂封止型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013108307A JP5622128B2 (ja) | 2013-05-22 | 2013-05-22 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013108307A JP5622128B2 (ja) | 2013-05-22 | 2013-05-22 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009044389A Division JP5278037B2 (ja) | 2009-02-26 | 2009-02-26 | 樹脂封止型半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014199141A Division JP5910950B2 (ja) | 2014-09-29 | 2014-09-29 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013191874A JP2013191874A (ja) | 2013-09-26 |
JP5622128B2 true JP5622128B2 (ja) | 2014-11-12 |
Family
ID=49391765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013108307A Active JP5622128B2 (ja) | 2013-05-22 | 2013-05-22 | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5622128B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001077265A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | 樹脂封止型半導体装置の製造方法 |
JP2004104046A (ja) * | 2002-09-13 | 2004-04-02 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2013
- 2013-05-22 JP JP2013108307A patent/JP5622128B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013191874A (ja) | 2013-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8184453B1 (en) | Increased capacity semiconductor package | |
JP5278037B2 (ja) | 樹脂封止型半導体装置 | |
JP6370071B2 (ja) | 半導体装置及びその製造方法 | |
JP2014007363A (ja) | 半導体装置の製造方法および半導体装置 | |
JP6357371B2 (ja) | リードフレーム、半導体装置及びリードフレームの製造方法 | |
KR20150105923A (ko) | 반도체 장치 및 그 제조 방법 | |
US20120248590A1 (en) | Semiconductor package and lead frame therefor | |
US9331041B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
JP3072291B1 (ja) | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
JP5767294B2 (ja) | 半導体装置 | |
JP2018022772A (ja) | リードフレーム | |
JP2004363365A (ja) | 半導体装置及びその製造方法 | |
JP2010165777A (ja) | 半導体装置及びその製造方法 | |
JP2017195344A (ja) | 半導体装置の製造方法および半導体装置 | |
JP5910950B2 (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 | |
JP5622128B2 (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 | |
US20110062569A1 (en) | Semiconductor device package with down-set leads | |
JP5420737B2 (ja) | 半導体装置の製造方法 | |
JP2017038051A (ja) | 半導体パッケージ及びその製造方法 | |
JP2010010634A (ja) | リードフレーム及び半導体装置の製造方法 | |
JP6465394B2 (ja) | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 | |
JP2006269719A (ja) | 電子装置 | |
WO2013037188A1 (en) | Pre-encapsulated islandless lead frame structures and manufacturing method | |
WO2013037187A1 (en) | A pre-encapsulated lead frame structure with island and manufacturing method | |
JP2017108191A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140613 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5622128 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |