CN1355568A - 芯片堆叠封装结构 - Google Patents

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Abstract

一种芯片堆叠封装结构,包括:一基板、数个芯片、数个垫块、数个粘着层、数条焊线、一封装胶体、以及数个锡球。其中基板具有一上表面及相对于上表面的一背面。芯片四周至少包括数个焊垫,具有相近的大小。将数个芯片层层堆叠于基板的上表面上,在芯片之间,配置数个垫块,以焊线分别电连接各个芯片的焊垫至基板。在垫块、芯片、以及基板之间是以数个粘着层来相互接合。覆盖封装胶体于基板的上表面、垫块、芯片、并包含粘着层。于基板的背面植入锡球。基板及锡球为载具,可变更为具接脚的导线架。

Description

芯片堆叠封装结构
本发明涉及一种芯片堆叠封装结构，且特别是涉及一种应用于半导体芯片堆叠的球栅格阵列型态封装结构。
在现今信息爆炸的世界，集成电路已与日常生活有密不可分的关系，无论在食衣住行还是娱乐方面，都常会用到集成电路元件所组成的产品。随着电子科技的不断演进，更人性化、功能性更复杂的电子产品不断推陈出新，然而各种产品无不朝向轻、薄、短、小的趋势设计，以提供更便利舒适的使用。
在半导体工艺上，已迈入0.18微米集成电路的量产时代，积极度更高的半导体产品已垂手可得。而集成电路(Integrated Circuits，IC)的产生，主要分为三个阶段：硅芯片的制造、集成电路的制作以及集成电路的封装(Package)等。就集成电路的封装而言，此即是完成集成电路成品的最后步骤。封装的目的在于提供芯片(Die)与印刷电路板(Printed Circuit Board，PCB)或其他适当元件之间电连接的媒介及保护芯片。
请参照图1，其所绘示为现有芯片堆叠封装结构的剖面图。
一般的芯片堆叠(Stacked-die)的球栅格阵列(Ball Grid Array，BGA)封装结构常用堆叠芯片的方式，比如堆叠相同的存储器(Memory)，以迳行增加存储器的容量。如图1所示，基板102上配置有第一芯片106，第二芯片108以堆叠的方式配置于第一芯片106上，而基板102、第一芯片106、以及第二芯片108之间是以一粘着层104来固定接合。接着分别实施引线接合(WireBond)的步骤，将第一芯片106以焊线110a、以及将第二芯片108以焊线110b电连接至基板102。再经由封胶(Encapsulate)的步骤，以封装胶体114(MoldCompound)覆盖基板102、第一芯片106、第二芯片108、以及焊线110a、110b。最后加上锡球112(Solid Ball)即完成整个芯片堆叠的球栅格阵列封装结构。
然而，此结构的第一芯片106大小需远大于第二芯片108，单边的大小差距需大于0.15mm，否则由于第一芯片106及第二芯片108的大小相当接近或完全相同，或单边差距小于0.15mm，会导致无法实施引线接合的作业，或第二芯片108会触及焊线110a。
请参照图2，其所绘示为现有芯片旋转后堆叠封装结构的剖面图。
如图2所示，US5,721,452揭露在一基板802上方，配置第一芯片806。并将第二芯片808旋转90度，配置于第一芯片806上方。在第一芯片806与第二芯片808的双边各具有数个焊垫822。由于在进行第二芯片808的焊垫822至基板802的引线接合步骤时，可能有崩裂之虑，故需在基板802与第二芯片808之间加上支撑块840。虽然具有可堆叠相同芯片大小的结构能力，但仅限双边有焊垫的芯片，而四边有焊垫的芯片无法适应。
请参照图3，其所绘示为现有以导线架为载具的堆叠结构的剖面图。
如图3所示，US5,291,061揭露一以导线架(Lead Frame)为载具(Carrier)的堆叠结构。第一芯片906与第二芯片908具有相近的大小。首先，将第一芯片配置于导线架902之上，以焊线910a分别电连接第一芯片906至导线架902。在第一芯片906的上方，配置一胶层(Polyimide Tape)930，再将第二芯片908堆叠在第一芯片906上方。焊线910b分别电连接第二芯片908的焊垫至导线架902。最后再以封装胶体914将第一芯片906、第二芯片908、焊线910a、910b、以及导线架902封装成型，仅露出导线架902的接脚932。其中胶层930不但成本高，且散热性差，会使堆叠在上方的第二芯片908散热不易。且需要使用特殊设备来进行400℃以上的高温作业以压合第一芯片906、第二芯片908之间的胶层930，而造成制造成本的提高。此外，胶层930会在第二芯片908造成软垫(Cushion)效应，影响第二芯片908引线接合的可靠性及品质。
因此，本发明的一目的即在提供一种可供大小相近的芯片堆叠封装结构。
本发明的另一目的在提供一种可供大小相近，且具四周可设置焊垫的芯片堆叠封装结构。
本发明的再一目的在提供一种可供大小相近，且具四周可设置焊垫的芯片，且不会发生焊线软垫效应的堆叠封装结构。
本发明的又一目的在提供一种具可增进整体散热效果的芯片堆叠封装结构。
本发明的仍一目的在提供一种不需要用特殊设备而能降低材料成本及制造成本的芯片堆叠封装结构。
根据本发明的上述目的，提出一种芯片堆叠封装结构，至少包括：一基板、数个芯片、数个垫块、数个粘着层、数条焊线、一封装胶体、以及数个锡球。其中基板具有一上表面及相对于上表面的一背面。芯片四周至少包括数个焊垫，且具有相近的大小。将数个芯片层层堆叠于基板的上表面上，并在芯片之间，配置数个垫块，以焊线分别电连接各个芯片的焊垫至基板。而在垫块、芯片、以及基板之间是以数个粘着层来相互接合。并覆盖封装胶体于基板的上表面、垫块、芯片、并包含粘着层。最后于基板的背面植入锡球，即可具有输入输出的功能。
依照本发明的优选实施例，本发明芯片堆叠封装结构使用传统工艺使用的银胶或不导电胶为粘着层，不须将温度升高至400℃以上，可简化制程并避免以高温压合芯片时，造成芯片破裂。在使用超音波进行焊线的引线接合步骤时，可避免因为芯片刚性不足，产生软垫效应，进而提高产品成品率。垫块可为整片式或柱状式，且其材质具有良好散热性，热膨胀系数亦与芯片相近，不会产生热应力的问题。藉由曝露垫块或所加装的散热片的散热表面，更可产生良好的散热效果。为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：
图1所绘示为现有芯片堆叠封装结构的剖面图。
图2所绘示为现有芯片旋转后堆叠封装结构的剖面图。
图3所绘示为现有以导线架为载具的堆叠结构的剖面图。
图4A与图4B绘示依照本发明芯片堆叠封装结构第一优选实施例的平面图与剖面图。
图5A与图5B绘示依照本发明芯片堆叠封装结构第二优选实施例的平面图与剖面图。
图6绘示依照本发明芯片堆叠封装结构第三优选实施例的剖面图。
图7绘示依照本发明芯片堆叠封装结构第四优选实施例的剖面图。
图8绘示依照本发明芯片堆叠封装结构第五优选实施例的剖面图。
图9绘示依照本发明芯片堆叠封装结构第六优选实施例的剖面图。
附图的标示说明：
201、301、401、501、601、701：上表面
102、202、302、402、502、602、702、802：基板
203、303、403、503、603、703：背面
104、204、304、404、504、604、704：粘着层
106、206、306、406、506、606、706、806、906：第一芯片
108、208、308、408、508、608、708、808、908：第二芯片
110a、110b、210a、210b、310a、310b、310c、410a、410b、510a、510b、610a、610b、710a、710b、810、910a、910b：焊线
112、212、312、412、512、612、712：锡球
114、214、314、414、514、614、714、914：封装胶体
309：第三芯片
220、320a、320b、420a、420b、520a、520b、620、720：垫块
222、322、622、722、822：焊垫
430、530：散热表面
532：散热片
840：支撑块
930：胶层
702、902：导线架
932、712：接脚
实施例
请参照图4A与图4B，其所绘示依照本发明芯片堆叠封装结构第一优选实施例的平面图与剖面图。其中图4B为图4A的4B-4B剖面图。
如图4A与图4B所示，基板202具有一上表面201及相对于上表面201的一背面203。第一芯片206与第二芯片208的四周至少包括数个焊垫222。且第一芯片206与第二芯片208具有相近的大小。首先，将第一芯片206配置于基板202的上表面201上，以焊线210a分别电连接第一芯片206的焊垫222至基板202。在第一芯片206的上方，配置垫块220，再将第二芯片208堆叠在第一芯片206与垫块220上方。焊线210b分别电连接第二芯片208的焊垫222至基板202。
其中垫块(Spacer)为柱状(Column)式，目的是为了减少所使用的材料成本，亦可达到架高第二芯片208的功能。而在垫块220、第一芯片206、第二芯片208、以及基板202之间，是以数个粘着层204来相互接合。其中粘着层204的材质，比如是传统工艺使用的银胶或导热不导电胶，不须将温度升高至400℃以上，可简化制程，并避免以高温进行接合时，造成第一芯片206或第二芯片208破裂。而且，在使用超音波进行焊线210a、210b的引线接合步骤时，可避免因为第二芯片208刚性不足，产生软垫效应，进而提高产品成品率。
接着覆盖一封装胶体214于基板202的上表面201、垫块220、第一芯片206、第二芯片208、并包含粘着层204。其中封装胶体214的材质，比如是环氧树脂(Epoxy)等绝缘材质。最后于基板202的背面203植入锡球212，即可具有输入输出(Input/Output)的功能。其中垫块220的材质比如是具有良好散热性的硅、空白芯片(Dummy Chip)、或是其他金属材料，热膨胀系数亦与第一芯片206和第二芯片208相同或十分接近，因此不会产生热应力的问题。其中基板201及锡球212为载具，亦可变更为具接脚的导线架。
请参照图5A与图5B，其所绘示依照本发明晶堆叠封装结构第二优选实施例的平面图与剖面图。其中图5B为图5A的5B-5B剖面图。
如图5A与图5B所示，基板302具有一上表面301及相对于上表面301的一背面303。第一芯片306、第二芯片308、以及第三芯片309的四周至少包括数个焊垫322。且第一芯片306、第二芯片308、以及第三芯片309具有相近的大小。首先，将第一芯片306配置于基板302的上表面301上，以焊线310a分别电连接第一芯片306的焊垫322至基板302。在第一芯片306的上方，配置垫块320a，再将第二芯片308堆叠在第一芯片306与垫块320a上方。以焊线310b分别电连接第二芯片308的焊垫322至基板302。在第二芯片308的上方，配置垫块320b，再将第三芯片309堆叠在第一芯片306、第二芯片308与垫块320b上方。以焊线310c分别电连接第三芯片309的焊垫322至基板302。其中垫块320a、320b可为柱状式或为整片式。而在垫块320a、320b、第一芯片306、第二芯片308、第三芯片309、以及基板302之间，是以数个粘着层304来相互接合。接着覆盖一封装胶体314于基板302的上表面301、垫块302a、302b、第一芯片306、第二芯片308、第三芯片309、并包含粘着层304。最后于基板302的背面303植入锡球312。
在上述的第二优选实施例中，堆叠了第一芯片306、第二芯片308、以及第三芯片309，因此本发明允许至少二芯片，还包括数个芯片层层堆叠。其中基板301及锡球312为载具，亦可变更为具有接脚的导线架。
请参照图6，其所绘示依照本发明芯片堆叠封装结构第三优选实施例的剖面图。
如图6所示，基板402具有一上表面401及相对于上表面401的一背面403。第一芯片406与第二芯片408的四周至少包括数个焊垫。且第一芯片406与第二芯片408具有相近的大小。首先，将第一芯片406配置于基板402的上表面401上，以焊线410a分别电连接第一芯片406的焊垫至基板402。在第一芯片406的上方，配置垫块420a，再将第二芯片408堆叠在第一芯片406与垫块420a上方，以焊线410b分别电连接第二芯片408的焊垫至基板402。在第二芯片408的上方，配置垫块420b。垫块420b至少包括一散热表面430。而在垫块420a、420b、第一芯片406、第二芯片408、以及基板402之间，是以数个粘着层404来相互接合。
接着覆盖一封装胶体414于基板402的上表面401、垫块420a、420b、第一芯片406、第二芯片408、并包含粘着层404，但曝露出垫块420b的散热表面430。最后于基板402的背面403植入锡球412。而藉由曝露垫块420b的散热表面430，可产生良好的散热效果。其中基板401及锡球412为载具，亦可变更为具接脚的导线架。
请参照图7，其所绘示依照本发明芯片堆叠封装结构第四优选实施例的剖面图。
如图7所示，基板502具有一上表面501及相对于上表面501的一背面503。第一芯片506与第二芯片508的四周至少包括数个焊垫。且第一芯片506与第二芯片508具有相近的大小。首先，将第一芯片506配置于基板502的上表面501上，以焊线510a分别电连接第一芯片506的焊垫至基板502。在第一芯片506的上方，配置垫块520a，再将第二芯片508堆叠在第一芯片506与垫块520a上方，以焊线510b分别电连接第二芯片508的焊垫至基板502。在第二芯片508的上方，配置垫块520b。以及将散热片532堆叠于垫块520b之上。其中散热片532具有导热性良好的材质，至少包括一散热表面530。而在垫块520a、520b、第一芯片506、第二芯片508、散热片532、以及基板502之间，是以数个粘着层504来相互接合。
接着覆盖一封装胶体514于基板502的上表面501、垫块520、第一芯片506、第二芯片508、散热片532、并包含粘着层504，但曝露出散热片532的散热表面530。最后于基板502的背面503植入锡球512。而藉由曝露散热片532的散热表面530，可产生良好的散热效果。其中基板501及锡球512为载具，亦可变更为具接脚的导线架。
请参照图8，其所绘示依照本发明芯片堆叠封装结构第五优选实施例的剖面图。
如图8所示，基板602具有一上表面601及相对于上表面601的一背面603。第一芯片606与第二芯片608的四周至少包括数个焊垫622。不同的是，第一芯片606可略大于第二芯片608，但相差须在0.3mm以下。首先，将第一芯片606配置于基板602的上表面601上，以焊线610a分别电连接第一芯片606的焊垫622至基板602。在第一芯片606的上方，配置垫块620，再将第二芯片608堆叠在第一芯片606与垫块620a上方，焊线610b分别电连接第二芯片608的焊垫622至基板602。而在垫块620、第一芯片606、第二芯片608、以及基板602之间，是以数个粘着层604来相互接合。接着覆盖一封装胶体614于基板602的上表面601、垫块620、第一芯片606、第二芯片608、并包含粘着层604。最后于基板602的背面603植入锡球612。须注意的是，第二芯片608的边缘约对准在第一芯片606的焊垫622。其中基板601及锡球612为载具，亦可变更为具接脚的导线架。
请参照图9，其所绘示依照本发明芯片堆叠封装结构第六优选实施例的剖面图。
如图9所示，导线架(Lead Frame)702具有一上表面701、以及数个接脚712。第一芯片706与第二芯片708的四周至少包括数个焊垫722。不同的是，第一芯片706可略大于第二芯片708，首先，将第一芯片706配置于导线架702的上表面701上，以焊线710a分别电连接第一芯片706的焊垫722至导线架702。在第一芯片706的上方，配置垫块720，再将第二芯片708堆叠在第一芯片706与垫块720a上方。焊线710b分别电连接第二芯片708的焊垫722至导线架702。而在垫块720、第一芯片706、第二芯片708、以及导线架702之间，是以数个粘着层704来相互接合。接着覆盖一封装胶体714包覆导线架702、垫块720、第一芯片706、第二芯片708、并包含粘着层704。须注意的是，第一芯片706的边缘约对准在第二芯片708的焊垫722。其中基线架702及接脚712为载具，亦可变更为具锡球的基板。
综上所述，本发明至少具有下列优点：
1.使用传统工艺使用的银胶或不导电胶为粘着层，不须将温度升高至400℃以上，可简化制程并避免以高温压合芯片时，造成芯片破裂。
2.使用传统工艺使用的银胶或导热不导电胶为粘着层，在使用超音波进行焊线的引线接合步骤时，可避免因为芯片刚性不足，产生软垫效应，进而提高产品成品率。
3.垫块可为整片式或柱状式，而利用垫块架高芯片，可层层堆叠相近大小的芯片。
4.垫块本身材质具有良好散热性，且热膨胀系数与芯片相同，不会产生热应力的问题。藉由曝露垫块或所加装的散热片的散热表面，更可产生良好的散热效果。
虽然本发明已结合一优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作各种更动与润饰，因此本发明的保护范围应当由后附的权利要求所界定。

Claims (39)

1.一种芯片堆叠封装结构，至少包括：
一载具，具有一上表面及相对于该上表面的一背面；
多个芯片，每一该些芯片四周至少各别包括多个焊垫，且该些芯片层层堆叠于该载具的该上表面上；
多个垫块，配置于每相邻二该些芯片之间；
多个粘着层，配置于该些垫块、该些芯片、以及该载具之间；
多条焊线，电连接该些芯片的该些焊垫至该载具；以及
一封装胶体，覆盖该载具的该上表面、该些垫块、该些芯片、以及该些粘着层。
2.如权利要求1所述的芯片堆叠封装结构，其中该载具为一基板，且在该基板的该背面还包括有多个锡球。
3.如权利要求1所述的芯片堆叠封装结构，其中该载具为一导线架，且该导线架还包括有多个接脚。
4.如权利要求1所述的芯片堆叠封装结构，其中该些芯片大小相等。
5.如权利要求1所述的芯片堆叠封装结构，其中该些芯片大小相近，其中任意二该些芯片大小相差0.3mm以下。
6.如权利要求1所述的芯片堆叠封装结构，其中该垫块的材质为硅。
7.如权利要求1所述的芯片堆叠封装结构，其中该垫块的材质为空白芯片。
8.如权利要求1所述的芯片堆叠封装结构，其中该垫块的材质为金属，且该垫块热膨胀系数接近该些芯片。
9.如权利要求1所述的芯片堆叠封装结构，其中该垫块为整片式。
10.如权利要求1所述的芯片堆叠封装结构，其中该垫块为柱状式。
11.如权利要求1所述的芯片堆叠封装结构，其中该粘着层的材质为银胶。
12.如权利要求1所述的芯片堆叠封装结构，其中该粘着层的材质为导热不导电胶。
13.如权利要求1所述的芯片堆叠封装结构，其中该封装胶体的材质为环氧树脂。
14.一种芯片堆叠封装结构，至少包括：
一载具，具有一上表面及相对于该上表面的一背面；
多个芯片，每一该些芯片四周至少各别包括多个焊垫，且该些芯片层层堆叠于该载具的该上表面上；
多个垫块，配置于该些芯片的上方，其中之一至少包括一散热表面；
多个粘着层，配置于该些垫块、该些芯片、以及该载具之间；
多条焊线，电连接该些芯片的该些焊垫至该载具；以及
一封装胶体，覆盖该载具的该上表面、该些垫块、该些芯片、以及该些粘着层，并曝露出该些垫块之一的该散热表面。
15.如权利要求14所述的芯片堆叠封装结构，其中该载具为一基板，且在该基板的该背面还包括有多个锡球。
16.如权利要求14所述的芯片堆叠封装结构，其中该载具为一导线架，且该导线架还包括有多个接脚。
17.如权利要求14所述的芯片堆叠封装结构，其中该些芯片大小相等。
18.如权利要求14所述的芯片堆叠封装结构，其中该些芯片大小相近，其中任意二该些芯片大小相差0.3mm以下。
19.如权利要求14所述的芯片堆叠封装结构，其中该垫块的材质为硅。
20.如权利要求14所述的芯片堆叠封装结构，其中该垫块的材质为空白芯片。
21.如权利要求14所述的芯片堆叠封装结构，其中该垫块的材质为金属，且该垫块热膨胀系数接近该些芯片。
22.如权利要求14所述的芯片堆叠封装结构，其中该垫块为整片式。
23.如权利要求14所述的芯片堆叠封装结构，其中该垫块为柱状式。
24.如权利要求14所述的芯片堆叠封装结构，其中该粘着层的材质为银胶。
25.如权利要求14所述的芯片堆叠封装结构，其中该粘着层的材质为导热不导电胶。
26.如权利要求14所述的芯片堆叠封装结构，其中该封装胶体的材质为环氧树脂。
27.一种芯片堆叠封装结构，至少包括：
一载具，具有一上表面及相对于该上表面的一背面；
多个芯片，每一该些芯片四周至少各别包括多个焊垫，且该些芯片层层堆叠于该基板的该上表面上；
一散热片，至少包括一散热表面，且该散热片堆叠于该些芯片之上；
多个垫块，配置于每相邻二该些芯片之间、以及该些芯片与该散热片之间；
多个粘着层，配置于该些垫块、该些芯片、该散热片、以及该载具之间；
多条焊线，电连接该些芯片的该些焊垫至该载具；以及
一封装胶体，覆盖该载具的该上表面、该些垫块、该些芯片、以及该些粘着层，但曝露出该散热片的该散热表面。
28.如权利要求27所述的芯片堆叠封装结构，其中该载具为一基板，且在该基板的该背面还包括有多个锡球。
29.如权利要求27所述的芯片堆叠封装结构，其中该载具为一导线架，且该导线架还包括有多个接脚。
30.如权利要求27所述的芯片堆叠封装结构，其中该些芯片大小相等。
31.如权利要求27所述的芯片堆叠封装结构，其中该些芯片大小相近，其中任意二该些芯片大小相差0.3mm以下。
32.如权利要求27所述的芯片堆叠封装结构，其中该垫块的材质为硅。
33.如权利要求27所述的芯片堆叠封装结构，其中该垫块的材质为空白芯片。
34.如权利要求27所述的芯片堆叠封装结构，其中该垫块的材质为金属，且该垫块热膨胀系数接近该些芯片。
35.如权利要求27所述的芯片堆叠封装结构，其中该垫块为整片式。
36.如权利要求27所述的芯片堆叠封装结构，其中该垫块为柱状式。
37.如权利要求27所述的芯片堆叠封装结构，其中该粘着层的材质为银胶。
38.如权利要求27所述的芯片堆叠封装结构，其中该粘着层的材质为导热不导电胶。
39.如权利要求27所述的芯片堆叠封装结构，其中该封装胶体的材质为环氧树脂。
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