CN1638120A - 半导体组装体及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体组装体及其制造方法，是在布线基板的两面组装半导体芯片的半导体组装体，以相同的高度树脂封固，组装在第1面上的第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域。此外，本发明还提供一种半导体组装体及其制造方法，利用树脂片材，以实质上第1半导体芯片的高度，覆盖组装在布线基板的第1面上的第1半导体芯片的外周中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，第1半导体芯片的背面露出。

Description

半导体组装体及其制造方法
技术领域
本发明涉及一种在布线基板的两面组装半导体芯片的半导体组装体及其制造方法，特别涉及半导体芯片的组装位置在布线基板的两面不同的半导体组装体及其制造方法。
背景技术
针对电子设备的小型化薄型化的要求，采用使半导体芯片图形微细化，同时在布线基板的两面搭载半导体芯片，提高组装效率的方法。
图10示出在布线基板的两面搭载半导体芯片的半导体组装体的例子。半导体组装体8，在其两面对置的位置，电学机械接合布线基板2的未图示的电极垫片和半导体芯片3的突起电极4，利用充填树脂5粘接布线基板2和半导体芯片3。
图11(a)～(c)示出半导体组装体的制造方法。首先，如图11(a)所示，在具有未图示的加热装置的载物台6上，放置布线基板2，将半导体芯片3的对应的突起电极4与布线基板2上的未图示电极垫片重合，加热加压连接。然后，如图11(b)所示，在布线基板2和半导体芯片3的之间流入充填树脂5，通过加热固化，粘接布线基板2和半导体芯片3。充填树脂5，在图11(a)中说明的突起电极4的连接前，涂布在布线基板2或半导体芯片3上，也有时与突起电极4的连接同时加热固化。之后，如图11(c)所示，上下反转布线基板2，放到载物台6上，在布线基板2的另一面，与搭载完的上述半导体芯片对置地，与上述同样搭载新的半导体芯片。
但是，上述的半导体组装体及其制造方法，由于在连接布线基板的电极垫片和半导体芯片的突起电极时需要加压，因此在布线基板的两面，半导体芯片的搭载位置需要夹持布线基板而对置，在不夹持布线基板而对置的情况下，如图12所示，在半导体芯片3的加压时，布线基板2弯曲，突起电极4和布线基板2的电极垫片(未图示)不接触，成为发生开裂不良的原因。
因此，需要在夹持布线基板而对置的位置搭载大致相同尺寸的半导体芯片，成为半导体组装体的设计上的大的制约。
对此，在特许第2634351号公报(第2～4页、第1图)中，如图13所示，公开了在不夹持布线基板而对置的位置上搭载在组装时不需要加压的表面组装IC的方法。
但是，上述的采用表面组装IC的方法，能回避半导体组装体的设计上的制约，但与半导体芯片相比，面积、厚度增大，此外，还存在用于封装的成本的问题。
发明内容
本发明的第1课题是提供一种，即使是半导体芯片，也能够搭载在布线基板的两面的任意位置上，不发生开裂不良的半导体组装体及其制造方法。
但是，在以下记载的本发明的第1课题的解决手段中，存在以下的问题。即，由于需要从载物台上将布线基板移入到封装模中，封装后再返回到载物台上，并且需要高价的封装模，所以成本高。此外，由于布线基板或半导体芯片和热膨胀率较大不同的封固树脂是非对称形成的结构，因此有因半导体芯片工作时的发热和冷却的重复，产生突起电极的连接不良或封固树脂的开裂、剥离等可靠性上的问题的顾虑。此外，由于用封固树脂覆盖布线基板的第1面，所以在另外组装半导体组装体时，有效空间减少，有与其它电子部件干扰的顾虑。
本发明的第2课题是提供一种半导体组装体及其制造方法，是半导体芯片的组装位置在布线基板的两面不同的半导体组装体，如第1解决手段，不大量增加成本，此外，不产生突起电极的连接不良或封固树脂的开裂、剥离等可靠性上的问题，或者，不减小半导体组装体周围的空间。
如果采用本发明的第1方式，本发明保护范围1所述的第1半导体组装体，是在布线基板的两面组装半导体芯片的半导体组装体，以相同的高度树脂封固组装在上述布线基板的第1面上的第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域。
如果采用本发明的第1方式，本发明保护范围2所述的第2半导体组装体，是在布线基板的两面组装半导体芯片的半导体组装体，以相同的高度树脂封固，组装在上述布线基板的第1面上的第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域。
如果采用本发明的第1方式，本发明保护范围4所述的第1半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，在上述布线基板的第1面上组装第1半导体芯片，然后以相同的高度树脂封固，上述第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，之后，在第2面上组装上述第2半导体芯片。
如果采用本发明的第1方式，本发明保护范围5所述的第2半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，在上述布线基板的第1面上组装第1半导体芯片，然后以相同的高度树脂封固，上述第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，之后，在第2面上组装上述第2半导体芯片。
如果采用本发明的第2方式，本发明保护范围7所述的第3半导体组装体，是在布线基板的两面组装半导体芯片的半导体组装体，利用树脂片材，以实质上第1半导体芯片的高度覆盖，组装在上述布线基板的第1面上的第1半导体芯片外周的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，第1半导体芯片的背面露出。
如果采用本发明的第2方式，本发明保护范围8所述的第4半导体组装体，是在布线基板的两面上组装半导体芯片的半导体组装体，利用树脂片材，以实质上第1半导体芯片的高度覆盖，组装在上述布线基板的第1面上的第1半导体芯片外周的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，第1半导体芯片的背面露出。
如果采用本发明的第2方式，本发明保护范围9所述的第3半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，在上述布线基板的第1面上组装第1半导体芯片，然后利用树脂片材，以第1半导体芯片的背面露出并且实质上第1半导体芯片的高度覆盖，上述第1半导体芯片外周的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，之后，在第2面上组装上述第2半导体芯片。
如果采用本发明的第2方式，本发明保护范围10所述的第4半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，在上述布线基板的第1面上组装第1半导体芯片，然后利用树脂片材，以第1半导体芯片的背面露出并且实质上第1半导体芯片的高度覆盖，上述第1半导体芯片外周的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，之后，在第2面上组装上述第2半导体芯片。
如果采用本发明的第1半导体组装体及其制造方法，能够提供一种，即使是半导体芯片，也能够搭载在布线基板的两面的任意的位置上，不发生开裂不良的半导体组装体，具有优良的产业效果。
在本发明的第1方式中，如图1所示，以利用树脂片材1，以相同高度覆盖，组装在布线基板的第1面上的第1半导体芯片3a和其外周的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b的突起电极4对置的区域的半导体组装体8及其制造方法，作为课题的解决手段。由此，在第2的半导体芯片3b的加热加压时，由于由封固树脂1支持第2半导体芯片3b的突起电极4的正下的布线基板2，所以不会因加压加热而弯曲，牢固连接布线基板2的电极垫片和突起电极4，不会发生开裂不良。此外，第1半导体芯片3a侧的树脂封固区域，由于可与搭载第2半导体芯片3b的位置对应地随时变更，所以也能够任意选择第2半导体芯片3b的位置，能够消除在半导体组装体的设计上的制约。
如果采用本发明的第2方式的半导体组装体及其制造方法，能够提供一种半导体组装体及其制造方法，是半导体芯片的组装位置在布线基板的两面不同的半导体组装体，如上述的利用树脂封固的方法，不大量增加成本，或者，不产生突起电极的连接不良或封固树脂的开裂、剥离等可靠性上的问题，或者，不减小半导体组装体周围的空间，具有优良的产业效果。
附图说明
图1是表示本发明的第1方式的半导体组装体的实施例的剖面图。
图2(a)～(e)是表示本发明的第1方式的半导体组装体的制造方法的剖面图。
图3是表示本发明的第1方式的半导体组装体的其它实施例的剖面图。
图4(a)～(b)是表示本发明的第1方式的半导体组装体的又一其它
实施例的剖面图。
图5是表示本发明的第2方式的半导体组装体的实施例的剖面图。
图6(a)～(c)是表示本发明的第2方式的半导体组装体的制造方法的剖面图。
图7(a)～(c)是表示本发明的第2方式的半导体组装体的制造方法的剖面图。
图8是表示本发明的第2方式的半导体组装体的其它实施例的剖面图。
图9是表示本发明的第2方式的半导体组装体的又一其它实施例的剖面图。
图10是表示以往的半导体组装体的制造方法的剖面图。
图11(a)～(c)是表示以往的半导体组装体的制造方法的剖面图。
图12是说明以往的半导体组装体的问题点的剖面图。
图13是表示以往的其它半导体组装体的实施方式的剖面图。
图中：1封固树脂、2布线基板、3半导体芯片、3a第1半导体芯片、3b第2半导体芯片、4突起电极、5充填树脂、6载物台、7表面组装IC、8半导体组装体、9树脂片材
具体实施方式
以下，参照附图，对于与以往例相同的构成，采用相同的符号，说明本发明的实施方式。
如果采用本发明的第1方式，本发明的实施方式的半导体组装体，如图1所示，在布线基板2的两面，电学机械接合布线基板2的未图示的电极垫片和半导体芯片3a、3b的突起电极4，利用充填树脂5粘接布线基板2和半导体芯片3a、3b。此外，利用封固树脂1，封装组装在第1面上的第1半导体芯片3a和其周边中的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b的突起电极4对置的区域，是本发明的半导体组装体8的特征。
如果采用本发明的第1方式，本发明的实施方式的半导体组装体的制造方法，如图2(a)～(b)所示，到在布线基板2的第1面的未图示的电极垫片上重合第1半导体芯片3a的突起电极4，利用加热加压连接，与在背景技术项中采用图11(a)～(b)说明的内容相同。然后，如图2(c)所示，利用封固树脂1，封装上述第1半导体芯片3a和其周边中的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b的突起电极4对置的区域，是本发明的半导体组装体的制造方法的特征。然后，如图2(d)～(e)所示，上下反转布线基板2，放到载物台6上，采用以往的技术，在布线基板2的第2面上搭载半导体芯片3b。
此时，第2半导体芯片3b的突起电极4的正下方的布线基板2，由于由封固树脂1支持，所以不会因加热加压而弯曲，牢固连接布线基板2的电极垫片和突起电极4，不会发生开裂不良。此外，第1半导体芯片3a侧的树脂封固区域，由于可与搭载第2半导体芯片3b的位置对应地随时变更，所以也能够任意选择第2半导体芯片3b的位置，能够消除在半导体组装体的设计上的制约。
此外，作为本发明的第1方式的其它实施例，如图3所示，也可以树脂封固上述第1半导体芯片3a和其周边中的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b对置的整个区域。由此，能够简化树脂封固模的结构。
此外，作为本发明的第1方式的又一实施例，如图4(a)及(b)所示，也可以以封固树脂的高度与半导体芯片的高度相同，半导体芯片的背面从封固树脂露出的方式进行树脂封固。由此，能够实现热阻力小的半导体组装体。
半导体芯片3a、3b的突起电极4，除在半导体芯片上键合金属细丝后拉撕形成的凸点或镀膜形成的凸点外，也可以采用低加压组装的软焊料凸点。
如果采用本发明的第1方式，第2半导体芯片的突起电极的正下方的布线基板，由于由封固树脂支持，所以不会因加热加压而弯曲，能够实现，即使是半导体芯片，也能够搭载在布线基板的两面的任意位置上，不会发生开裂不良的半导体组装体。
如果采用本发明的第2方式，本发明的实施方式的半导体组装体，如图5所示，在布线基板2的两面，电学机械接合布线基板2的未图示的电极垫片和半导体芯片3a、3b的突起电极4，利用充填树脂5粘接布线基板2和半导体芯片3a、3b。此外，利用树脂片材9，以实质上第1半导体芯片的高度，覆盖封装组装在第1面上的第1半导体芯片3a的外周的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b的突起电极4对置的区域，第1半导体芯片的背面露出，这是本发明的半导体组装体8的特征。
如果采用本发明的第2方式，本发明的实施方式的半导体组装体的制造方法，如图6(a)～(b)所示，到在布线基板2的第1面的未图示的电极垫片上重合第1半导体芯片3a的突起电极4，利用加热加压连接，与在背景技术项中采用图11(a)～(b)说明的内容相同。然后，如图6(c)所示，利用树脂片材9，以实质上第1半导体芯片的高度，以露出第1半导体芯片的背面的方式，覆盖封装上述第1半导体芯片3a的外周的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b的突起电极4对置的区域，是本发明的半导体组装体的制造方法的特征。然后，如图7(a)～(c)所示，上下反转布线基板2，放到载物台6上，采用以往的技术，在布线基板2的第2面上搭载半导体芯片3b，用充填树脂5粘接布线基板2和第2半导体芯片3b。
此时，第2半导体芯片3b的突起电极4的正下方的布线基板2，由于由树脂片材9支持，所以不会因加热加压而弯曲，牢固连接布线基板2的电极垫片和突起电极4，不会发生开裂不良。此外，由于不采用封固树脂，所以不太增加成本，此外，由于能够使用任意的热膨胀率或硬度的树脂片材，因此能够吸收布线基板的应力，不会发生突起电极的连接不良或封固树脂的开裂、剥离等可靠性上的问题。
此外，被第1半导体芯片3a侧的树脂片材覆盖的区域，由于可与搭载第2半导体芯片3b的位置对应地随时变更，所以也能够任意选择第2半导体芯片3b的位置，能够消除在半导体组装体的设计上的制约。
作为本发明的第2方式的其它实施例，如图8所示，也可以利用树脂片材，覆盖上述第1半导体芯片3a的外周的至少夹持布线基板2与组装在第2面上的第2半导体芯片3b对置的整个区域。
此外，作为本发明的第2方式的又一其它实施例，在搭载图7(c)所示的第2半导体芯片3b后，通过剥离去除树脂片材9，能得到图9所示的半导体组装体8。由此，无在空间上与其它电子配件干扰的顾虑，能够得到不减小半导体组装体的周围空间的半导体组装体。
树脂片材9，适合采用液晶聚合物等热塑性树脂片材，但如半固化环氧树脂片材，即使是热固化性树脂片材，也能使用。此外，如果树脂片材本身无粘接力，可以采用粘合剂将树脂片材粘接在布线基板上。
此外，半导体芯片3a、3b的突起电极4，除在半导体芯片上键合金属细丝后拉撕形成的凸点或镀膜形成的凸点外，也可以采用低加压组装的软焊料凸点。
如果采用本发明的第2方式，能够提供一种半导体组装体，是半导体芯片的组装位置在布线基板的两面不同的半导体组装体，能够象采用树脂封固时那样，不太增加成本，或者，不会发生突起电极的连接不良或封固树脂的开裂、剥离等可靠性上的问题，或者，不减小半导体组装体的周围空间。
另外，本发明的半导体组装体及其制造方法，不限定于上述实施例，只要是搭载在两面布线基板上的电子部件，在不脱离本发明的宗旨的范围下，能够增加多种变更。

Claims (11)

1.一种半导体组装体，在布线基板的两面组装有半导体芯片，其特征在于，以相同的高度树脂封固组装在所述布线基板的第1面上的第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域。
2.一种半导体组装体，在布线基板的两面组装有半导体芯片，其特征在于，以相同的高度树脂封固组装在所述布线基板的第1面上的第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域。
3.根据权利要求1或2所述的半导体组装体，其特征在于，封固树脂的高度与半导体芯片的高度相同，半导体芯片的背面从封固树脂露出。
4.一种半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，其特征在于，在所述布线基板的第1面上组装第1半导体芯片，然后以相同的高度树脂封固所述第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，之后，在第2面上组装所述第2半导体芯片。
5.一种半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，其特征在于，在所述布线基板的第1面上组装第1半导体芯片，然后以相同的高度树脂封固所述第1半导体芯片和其周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，之后，在第2面上组装所述第2半导体芯片。
6.根据权利要求4或5所述的半导体组装体的制造方法，其特征在于，封固树脂的高度与半导体芯片的高度相同，半导体芯片的背面从封固树脂露出。
7.一种半导体组装体，在布线基板的两面组装有半导体芯片，其特征在于，利用树脂片材，以实质上第1半导体芯片的高度覆盖组装在所述布线基板的第1面上的第1半导体芯片周边的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，第1半导体芯片的背面露出。
8.一种半导体组装体，在布线基板的两面组装有半导体芯片，其特征在于，利用树脂片材，以实质上第1半导体芯片的高度覆盖组装在所述布线基板的第1面上的第1半导体芯片周边的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，第1半导体芯片的背面露出。
9.一种半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，其特征在于，在所述布线基板的第1面上组装第1半导体芯片，然后利用树脂片材，以第1半导体芯片的背面露出并且以实质上第1半导体芯片的高度覆盖所述第1半导体芯片周边的至少夹持布线基板与组装在第2面上的第2半导体芯片的突起电极对置的区域，之后，在第2面上组装所述第2半导体芯片。
10.一种半导体组装体的制造方法，是在布线基板的两面组装半导体芯片的半导体组装体的制造方法，其特征在于，在所述布线基板的第1面组装第1半导体芯片，然后利用树脂片材，以第1半导体芯片的背面露出并且以实质上第1半导体芯片的高度覆盖所述第1半导体芯片周边中的至少夹持布线基板与组装在第2面上的第2半导体芯片对置的区域，之后，在第2面上组装所述第2半导体芯片。
11.根据权利要求9或10所述的半导体组装体的制造方法，其特征在于，在所述布线基板的第2面上组装所述第2半导体芯片后，从所述布线基板剥离去除所述树脂片材。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108024392A (zh) * 2018-01-04 2018-05-11 承德福仁堂保健咨询服务有限公司 一种采用半导体芯片由内部加热石材的装置
CN111033096A (zh) * 2017-11-09 2020-04-17 三菱重工业株式会社 密封方法、组装体及组装体的制造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7680688B2 (en) * 2002-05-28 2010-03-16 American Express Travel Related Services Company, Inc. System and method for exchanging loyalty points for acquisitions
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
WO2013052373A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
EP2766928A1 (en) 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9847284B2 (en) * 2013-01-29 2017-12-19 Apple Inc. Stacked wafer DDR package
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2634351B2 (ja) 1991-04-23 1997-07-23 三菱電機株式会社 半導体装置
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JP3648053B2 (ja) * 1998-04-30 2005-05-18 沖電気工業株式会社 半導体装置
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6876088B2 (en) * 2003-01-16 2005-04-05 International Business Machines Corporation Flex-based IC package construction employing a balanced lamination

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111033096A (zh) * 2017-11-09 2020-04-17 三菱重工业株式会社 密封方法、组装体及组装体的制造方法
CN108024392A (zh) * 2018-01-04 2018-05-11 承德福仁堂保健咨询服务有限公司 一种采用半导体芯片由内部加热石材的装置
CN108024392B (zh) * 2018-01-04 2024-01-12 承德福仁堂保健咨询服务有限公司 一种采用半导体芯片由内部加热石材的装置

Also Published As

Publication number Publication date
US20050146026A1 (en) 2005-07-07
US7262507B2 (en) 2007-08-28

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