CN1229856C - 将集成电路连接到基片上的方法及相应电路配置 - Google Patents

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Abstract

本发明提供了一种将集成电路(1)，特别是芯片、晶片，或混合片，连接到基片(30)的方法，其步骤是：在集成电路(1)的第一前主区域(HF1)上设置第一电接点结构(3，4)；在基片(30)上侧表面(OS)上设置相应的第二电接点结构(33)；第一电接点结构与第二电接点结构(3，4；33)中至少有一个具有弹性隆起(3)；将集成电路(1)的第二后主区域(HF2)装配在框架结构(20，22)上；将第一电接点结构(3，4)放置在第二电接点结构(33)上，以使两种结构电连通； 并以弹性隆起(3)受压的形式，将框架结构(20，22)装配在基片上(30)。本发明还同样提供相应的电路配置。

Description

将集成电路连接到基片上的方法及相应电路配置
技术领域
本发明涉及一种将集成电路连接到基片上的方法及相应电路配置。
虽然原则上本发明适用于任何希望的集成电路，但本说明及其问题将仅就半导体技术中具有集成电路的芯片进行说明。
背景技术
将集成电路连接到基片的CSP(芯片级封装)或WLP(晶片级封装)已知方法，在温度有变化时，均存在可靠性问题，特别是对于大型芯片。
关于芯片级封装及晶片级封装，实际上迄今只有两种芯片与基片之间的连接结构。
一种将集成电路连接到基片的习惯方法是使用刚性焊料球的球栅格排列或隆起焊盘用于机械连接，此外还使用孔型未充满技术提高稳定性。在这种习惯方法中，由于芯片和基片的热性质不相同(特别是热膨胀系数的不一致)，可导致极大的可靠性风险。当温度发生变化时，焊料球就可能会发生剪断。特别是对于大型芯片，这就会大大降低可靠性。
为了杜绝此类缺陷，现已发展了多种中间连接板，用作热膨胀系数低的芯片与热膨胀系数高的基片之间的应力缓冲。而此类方法会增加结构厚度与连接数量，至少也会增加产品成本。
另一种将集成电路连接到基片的方法使用弹性隆起。
WO00/79589A1披露了一种电子部件，其一侧表面具有绝缘材料弹性隆起，电接点设置在弹性隆起上，而传导通路设置在该表面上或电路与电触点之间的弹性隆起的内部。该方法的优点在于较低的结构高度，更高的可靠性与更低的成本。在这种连接中，已知是将弹性接点单元焊接或粘接在基片上的。两类方法的共同之处在于，或者通过焊接或者通过粘接，芯片的接点单元固定地连接到基片的接点单元。
目前，尚无接点单元相互间不是固定连接的结构或方法。
发明内容
本发明的目的在于提供一种基本不受热性质不一致影响的简单而又低成本的将集成电路连接到基片上的方法以及相应电路配置。
为了实现上述目的，根据本发明的一方面，本发明提供了一种将集成电路，特别是芯片、晶片，或混合片，连接到基片的方法，其步骤有：在集成电路的第一前主区域上设置第一电接点结构；在基片上侧表面设置相应的第二电接点结构；第一电接点结构与第二电接点结构中至少有一个具有弹性隆起；将集成电路的第二后主区域装配在框架结构上；将第一电接点结构放置在第二电接点结构上，以便两种结构电连通；以及以弹性隆起受压的方式，将框架结构装配在基片上。
为了实现上述目的，根据本发明的另一方面，本发明提供了具有集成电路，特别是芯片或晶片或混合片，到基片连接的电路配置，该电路配置具有：在集成电路的第一前主区域上的第一电接点结构；在基片上侧表面上相应的第二电接点结构；第一电接点结构与第二电接点结构中至少有一个具有弹性隆起；装配到集成电路的第二后主区域上的框架结构；将第一电接点结构放置在第二电接点结构上，以便两结构电连通；以及以弹性隆起受压的方式，将框架结构装配在基片上。
本发明所依据的思想是：使用一个接点系统，其中集成电路与基片的接点单元的末端之间不是固定连接的，而是在某一特定压力下，将一个放置在另一个的顶端。
在这种情况下，集成电路的电接点结构与/或基片的电接点结构可以具有弹性隆起。
接点结构两侧的接点表面应该在压力接触下长时间稳定并具有很好的电功能性质。同时也必须确保弹性隆起的材料在整个应用范围内保持应有的弹性。
在实施方式中可以发现本发明在各方面有益的发展与改进。
根据一项优选的实施方式，框架结构通过子区域至少在侧面部分包围着集成电路。
根据进一步优选的实施方式，子区域是一个周围环状的区域。
根据进一步优选的实施方式，子区域是一个不连续的支撑区域。
根据进一步优选的实施方式，当第一种电接点结构放置在第二种电接点结构上时，子区域不接触基片的表面。
根据进一步优选的实施方式，在将框架结构放置在基片上后，要进行加热处理；在特定温度下，子区域膨胀到子区域接触到基片的表面，而当冷却后，子区域仍保持贴附在基片的表面上。
在这种优选实施方式的情况下，使用在接点单元的弹性隆起上独立具有一定压力的结构，在特定温度范围内，无外部辅助的情况下，它可确保在整个应用范围内均能够保持此种连接。虽然本实施极具优势，当然在连接时，它也可以应用外部压力首先建立连接，或者用于辅助这种内在效果。
根据进一步优选的实施方式，在集成电路的第一前主区域上，设置一个限制弹性隆起压缩的止压单元。根据进一步优选的实施方式，金属喷镀线路设置在弹性隆起上。
根据进一步优选的实施方式，框架结构具有一个平面底部区域，集成电路的第二后主区域贴附在其上且侧面向集成电路一边突出，并且子区域连接在底部区域上，且与集成电路的侧面间隔一定距离。
根据进一步优选的实施方式，框架结构形成为一个部件。根据进一步优选的实施方式，子区域粘附或焊接在基片表面上。
根据进一步优选的实施方式，第一电接触结构与第二电接触结构机械连接的方式是，当基片与集成电路存在不同的热膨胀时，它们在共同平面中彼此可以相对移位。本实施方式的特殊优点在于：当温度发生变化时，相互有关的接点单元可以移位，这样电路与基片膨胀的不同就不会产生破坏效果，即不被抵制。
根据进一步优选的实施方式，第一电接点结构具有弹性隆起，而第二电接点结构具有平面端子区域。
根据进一步优选的实施方式，平面端子区域比弹性隆起的配合区域(seating regions)更很大。
以下将参照附图更详细的说明本发明的典型实施例。
附图说明
图1显示出根据本发明的一个实施例的电路配置部分的示意图。
图2a-c显示了根据本发明实施例，将根据图1的集成电路部分连接到基片的方法的示意说明。
具体实施方式
图中，相同或功能相同的部件用相同的标号表示。
图1显示出根据本发明的一个实施例的电路配置部分的示意图。
图1中，标号1表示集成在半导体芯片(例如，硅芯片)中的集成电路，它具有第一前主区域HF1和第二后主区域HF2。
虽然本例中仅显示出一个半导体芯片，但应该明确指出，根据本发明的方法及相应电路配置可以在更高级实现，例如晶片极(waferlevel)。
此外，图1中的标号2表示对于布线金属化或金属喷镀线路(wiring metallization)4的第一主区域HF1上集成电路1的电接点。第一主区域HF1未经详细描绘。接点2为穿过绝缘层7引导，并位于其中间中。
弹性隆起3设置在绝缘层7上，由于这些尖部代表电接点区域，弹性隆起3的尖部上引有金属喷镀线路4。
在集成电路1的第一主区域HF1的边界区域设置有止压单元10，它是无弹性的用于将弹性隆起3的压缩限制到某一预定的最大值，通过这种方式以抵抗可能造成弹性隆起3的破坏。
利用粘合剂15，集成电路1的第二主区域HF2粘着在框架结构后侧单元20上，后侧单元20侧面延伸出集成电路1的区域。框架结构四周环状的子区域22侧面并排设置在集成电路1旁，之间由空间5间隔一定距离；在普通状态下(例如，室温条件下)，子区域22延伸直到大约弹性隆起3一半的高度。
在本实施中，子区域22四周为环形，也可以同样由单个不连续的支撑组成。环型结构具有可以让集成电路1封装密封的优点，即免受任何环境因素的影响。
在这种连接中，应该指出：本实施例中，框架结构20，22指定为两部分，但也可以很好地形成为一个部件。
图2a-c显示了根据本发的实施例，将根据图1的集成电路部分连接到基片的方法的示意说明。
为了将按照如图1所示的本发明实施例的电路配置部分装配在基片30(例如电路板)上，在本发明中，子区域22包括一种能够粘接在基片30表面OS的材料。
在所示的典型实施例中，首先将如图1所示的电路配置部分放置在基片30上，其形式是：将集成电路1的第一主区域上的接点结构(包括其上面有金属喷镀线路4的弹性隆起3)放置在基片相应的平面接点区域33上。在这种情况下，在正常温度下(例如室温下)，环形子区域22的下端与基片30的表面OS之间存在一个中间空间G。
子区域22比装在其中的其它结构(也就是粘合剂15、具有集成电路1的半导体芯片、弹性隆起3以及金属喷镀线路还有止压单元10)的热膨胀系数大很多。
为了连接两种部件，然后进行加热；加热过程中，在某一预定温度下，子区域22会膨胀到接触到基片30的表面OS并粘接在其上面的程度。在此后的冷却期间，仍保持粘着地连接，但产生一种内部张应力ST，其效果是弹性隆起3被压缩而金属喷镀线路4的尖部稳固地压在基片30的接点区域33上。
为了避免过度压缩弹性隆起3，止压区域10用于将电路1到基片30的接近程度限制到某一预定值。
本实施例的主要优点在于压力能够内部生成，而无需(例如对后面单元20的外部区域)施加外部压力。当然，作为辅助或一种选择，也可以施加此类外部压力。
在实现此类连接时，在材料选择时，必须注意热膨胀系统及杨氏模量(Yong’s moduli)。杨氏模量E＜＜100Gpa的材料特别适合用作弹性隆起3的材料。这种材料的实例子其中具有气泡以提高杨氏模量的硅树脂(silicone)或硅树的脂组合。
金属金(Gold)优选地作为接点区域的接点材料。它具有惰性和稳定的性质，而在温度循环变化期间可能会产生侧面移位时，它也不会损坏。
后侧面单元20的适合材料是金属或硬质环氧树脂(hard epoxyresin)。如果采用的金属是铜(copper)时，则其热胀系数会与基片匹配得最好，可避免结构中进一步的压力。
子区域22使用的适合材料是具有高热膨胀系统的环氧树脂，它可以预望的方式产生内部压力。在这种情况中，可以利用热塑粘合(thermoplastic adhesion)过程实现粘接，在冷却而发生收缩时，热塑粘合过程不会继续。
典型的应用范围为-45℃到125℃。如果例如125℃是应用连接的最大温度，则子区域22与基片的表面OS之间粘接的温度就要大于这个值，这样即使在125℃时，子区域22与基片的表面OS之间的粘接才能够仍保持原样。
当子区域22与后侧单元20的热性质存在极大不同时，子区域22的环型可能会出现问题，因此在这种情况下，将子区域22分为单个的支撑可能会有所帮助。
虽然上面本发明的描述是在优选典型实施例的基础上进行的，但本发明并不局限于此，也可以以多种方式进行修改。
特别是，本发明不仅能适用于芯片，也能适用于混合片(hybrids)、混合电路、晶片或其它集成电路。
标号列表
1  集成电路
2  接点
3  弹性隆起
4  金属喷镀线路
7  绝缘层
10 止压单元
HF1，HF2  主区域
5  中间空间
15 粘合剂
20 框架的后侧单元
22 框架的环状子区域
30 电路板
OS 上侧面
33 平面接点单元
G  中间空间
ST 内部应力

Claims (26)

1.一种将集成电路(1)，特别是芯片、晶片，或混合片，连接到基片(30)的方法，其步骤有：
在集成电路(1)的第一前主区域(HF1)上设置第一电接点结构(3，4)；
在基片(30)上侧表面(OS)设置相应的第二电接点结构(33)；
第一电接点结构与第二电接点结构(3，4；33)中至少有一个具有弹性隆起(3)；
将集成电路(1)的第二后主区域(HF2)装配在框架结构(20，22)上；
将第一电接点结构(3，4)放置在第二电接点结构(33)上，以便两种结构电连通；以及
以弹性隆起(3)受压的方式，将框架结构(20，22)装配在基片(30)上。
2.根据权利要求1所述的方法，其特征在于框架结构(20，22)横向由子区域(22)至少部分包围集成电路(1)。
3.根据权利要求2所述的方法，其特征在于子区域(22)是一种外围环状的区域。
4.根据权利要求2所述的方法，其特征在于子区域(22)是一种断续的支撑区域。
5.根据权利要求2、3或4所述的方法，其特征在于：当第一电接点结构(3，4)被放置在第二电接点结构(33)上时，子区域(22)与基片(30)的表面(OS)不接触。
6.根据权利要求5所述的方法，其特征在于：在将框架结构(20，22)放置在基片(30)上后，要进行加热处理；在特定温度下，子区域(22)膨胀到子区域(22)接触到基片(30)的表面(OS)的程序，而当冷却后，子区域(22)保持连接在基片的表面(OS)上。
7.根据权利要求1的方法，其特征在于：在集成电路(1)的第一前主区域(HF1)上设置有限制弹性隆起(3)压缩的止压单元(10)。
8.根据权利要求1的方法，其特征在于金属喷镀线路(4)设置在弹性隆起(3)上。
9.根据权利要求1的方法，其特征在于：框架结构(20，22)具有一个平面底部区域(20)，集成电路(1)的第二后主区域(HF2)贴附在其上且区域(20)横向伸出集成电路(1)，并且子区域(22)连接在底部区域(20)上，且与集成电路(1)的横向间隔一定距离。
10.根据权利要求1-4、6-9中的一项的方法，其特征在于框架结构(20，22)形成了一个零件。
11.根据权利要求2的方法，其特征在于子区域(22)贴结或焊接在基片(30)的表面(OS)上。
12.根据权利要求1-4、6-9、11中的一项的方法，其特征在于：第一电接点结构(3，4)与第二电接点结构(33)机械连接的方式是，当基片(30)与集成电路(1)存在不同的热膨胀时，它们在共同平面中彼此可以相对位移。
13.根据权利要求1-4、6-9、11中的一项的方法，其特征在于第一电接点结构(3，4)具有弹性隆起(3)而第二电接点结构(33)具有平面端子区域。
14.根据权利要求13所述的方法，其特征在于平面端子区域比弹性隆起(3)的底座区域大很多。
15.具有集成电路(1)，特别是芯片或晶片或混合片，到基片(30)连接的电路配置，具有：
在集成电路(1)的第一前主区域(HF1)上的第一电接点结构(3，4)：
在基片(30)上侧表面(OS)上相应的第二电接点结构(33)；
第一电接点结构与第二电接点结构(3，4；33)中至少有一个具有弹性隆起(3)；
装配到集成电路(1)的第二后主区域(HF2)上的框架结构(20，22)；
将第一电接点结构(3，4)放置在第二电接点结构(33)上，以便两结构电连通；以及
以弹性隆起(3)受压的方式，将框架结构(20，22)装配在基片(30)上。
16.根据权利要求15所述的电路配置，其特征在于框架结构(20，22)侧面由子区域(22)至少部分包围集成电路(1)。
17.根据权利要求16所述的电路配置，其特征在于子区域(22)是一种外围环状区域。
18.根据权利要求16所述的电路配置，其特征在于子区域(22)是一种断续的支撑区域。
19.根据上述的权利要求15至18中的一项的电路配置，其特征在于：在集成电路(1)的第一前主区域(HF1)上设置有限制弹性隆起(3)压缩的止压单元(10)。
20.根据权利要求15的电路配置，其特征在于金属喷镀线路(4)设置在弹性隆起(3)上。
21.根据上述的权利要求15的电路配置，其特征在于：框架结构(20，22)具有一个平面底部区域(20)，集成电路(1)的第二后主区域(HF2)贴附在其上且区域(20)横向伸出集成电路(1)，并且子区域(22)连接在底部区域(20)上，且与集成电路(1)的横向间隔一定距离。
22.根据上述的权利要求15的电路配置，其特征在于框架结构(20，22)形成为一个零件。
23.根据上述的权利要求15的电路配置，其特征在于子区域(22)粘接或焊接在基片(30)的表面(OS)上。
24.根据上述的权利要求15的电路配置，其特征在于：第一电接点结构(3，4)与第二电接点结构(33)机械连接的方式是，当基片(30)与集成电路(1)存在不同的热膨胀时，它们在共同平面中彼此可以相对位移。
25.根据上述的权利要求15的电路配置，其特征在于第一电接点结构(3，4)具有弹性隆起(3)而第二电接点结构(33)具有平面端子区域。
26.根据权利要求25所述的电路配置，其特征在于平面端子区域比弹性隆起(3)的底座区域大得多。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
DE10239866B3 (de) * 2002-08-29 2004-04-08 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
DE102004003275B4 (de) * 2004-01-21 2007-04-19 Infineon Technologies Ag Halbleiterbauteil mit Verbindungselementen auf Halbleiterchips und Verfahren zur Herstellung derselben
JP4140630B2 (ja) * 2005-11-10 2008-08-27 Ｔｄｋ株式会社 磁気ヘッドアセンブリ及び磁気ヘッドアセンブリの製造方法
US7622327B2 (en) * 2006-03-30 2009-11-24 Intel Corporation Covered devices in a semiconductor package
JP5473835B2 (ja) * 2010-08-31 2014-04-16 富士フイルム株式会社 放射線検出器、放射線画像撮影装置及び放射線検出器の製造方法
CN103180944A (zh) * 2010-10-25 2013-06-26 松下电器产业株式会社 电子元件的接合方式
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4116517A (en) * 1976-04-15 1978-09-26 International Telephone And Telegraph Corporation Flexible printed circuit and electrical connection therefor
US4813129A (en) * 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
JPH03211735A (ja) 1990-01-16 1991-09-17 Hitachi Ltd 半導体装置
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
US5508228A (en) 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5874782A (en) 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
JPH1065034A (ja) * 1996-08-21 1998-03-06 Ngk Spark Plug Co Ltd 電子部品用配線基板及び電子部品パッケージ
US5998875A (en) 1996-12-19 1999-12-07 Telefonaktiebolaget Lm Ericsson Flip-chip type connection with elastic contacts
US5851337A (en) * 1997-06-30 1998-12-22 Caesar Technology Inc. Method of connecting TEHS on PBGA and modified connecting structure
JP2003502866A (ja) * 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
DE19927749A1 (de) * 1999-06-17 2000-12-28 Siemens Ag Elektronische Anordnung mit flexiblen Kontaktierungsstellen
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
KR100411206B1 (ko) * 2001-02-19 2003-12-18 삼성전자주식회사 반도체 패키지

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