DE10239866B3 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Harry Hedler
Thorsten Meyer
Barbara Livermore Vasquez
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Abstract

Die Erfindung betrifft Verfahren zur Herstellung eines Halbleiterbauelements (1), welches zur Montage auf einer Leiterplatte vorgesehen ist, wobei das Halbleiterbauelement ein Gehäuse (8) umfasst, welches Gehäuse (8) wenigstens einen flächig ausgebildeten Halbleiterchip (3) wenigstens teilweise mit einer Rückseitenfläche (81) und/oder Seitenflächen (82) umgibt, wobei dem Halbleiterchip elektrische Kontakte (5) zugeordnet sind, vermittels welcher eine elektrische Verbindung mit auf der Leiterplatte vorgesehenen Elektroden oder Elektrodenflächen hergestellt werden soll, welche elektrischen Kontakte (5) mit elektrischen Kontaktflächen (32) auf der Vorderseite (33) des Halbleiterchips (3) elektrisch verbunden sind, welche elektrischen Kontaktflächen zusammen innerhalb eines wesentlich kleineren Kontaktierungs-Bereiches (31) als die Gesamtfläche der Vorderseite (33) liegen.

Description

  • Verfahren zur Herstellung eines Halbleiterbauelements
  • Die Erfindung betrifft Verfahren zur Herstellung eines Halbleiterbauelements, welches zur Montage auf einer Leiterplatte vorgesehen ist, wobei das Halbleiterbauelement ein Gehäuse umfasst, welches Gehäuse wenigstens ein flächig ausgebildetes Halbleiterchip wenigstens teilweise mit einer Rückseitenfläche und/oder Seitenflächen umgibt, wobei dem Halbleiterbauelement elektrische Kontakte zugeordnet sind, vermittels welcher eine elektrische Verbindung mit auf der Leiterplatte vorgesehenen Elektroden oder Elektrodenflächen hergestellt werden soll, welche elektrischen Kontakte mit elektrischen Kontaktflächen auf der Vorderseite des Halbleiterchips elektrisch verbunden sind, wie aus der EP 0 701 278 B1 bekannt.
  • Aus der JP2001 230 348 A ist es bekannt, dass solche elektrischen Kontaktflächen zusammen innerhalb eines wesentlich kleineren Kontaktierungs-Bereiches als die Gesamtfläche der Vorderseite liegen.
  • Die JP 09 321168 A beschreibt ein verpacktes Halbleiterbauelement, welches eine isolierende Pufferfilmschicht auf der Vorderseite unter Lotkontakten aufweist.
  • Bei hochintegrierten und stark miniaturisierten Halbleiterbauelementen tritt nach deren Montage auf gedruckten Schaltungen (Leiterplatten) verstärkt das Problem auf, dass bei Temperaturschwankungen aufgrund der unterschiedlichen Temperaturausdehnungskoeffizienten der beteiligten Materialen starke mechanische Spannungen innerhalb des Bauelements und zwischen dem Bauelement und der Leiterplatte auftreten. 5 zeigt eine übliche Bauform eines solchen miniaturisierten Halbleiterbausteins. Das Halbleiterbauelement 1 ist mit seinen elektrischen Kontakten 5 mit der Leiterplatte 2 verbunden. Das Halbleiterchip 3 wiederum ist mittels elektrischer Kontakte 14 mit dem Zwischenstück 12 („interposer") verbunden, wobei das Halbleiterchip mittels einer Unterfüllung 13 („underfiller") mit dem Zwischenstück zur mechanischen Stabilisierung verklebt ist. Das Halbleiterchip 3 ist weiterhin mit einer Umhüllung 15 vergossen. Das Zwischenstück 12 ist als Träger auch oftmals vollständig mit vergossen.
  • Infolge von Temperaturschwankungen oder -veränderungen treten in den bekannten Bauelementformen mechanische Spannungen auf Grund der unterschiedlichen Temperaturausdehnungskoeffizienten der verschiedenen Materialien auf. 6 verdeutlicht dies näher. Das Halbleiterchip 3 hat einen geringeren Temperaturausdehnungskoeffizienten α als das Zwischenstück 12, das aus einem anderen Material gefertigt ist. Aufgrund der unterschiedlichen Ausdehnung des Halbleiterchips und des Zwischenstücks wird über die zur mechanischen Fixierung und Stabilisierung notwendige Unterfüllung 13 eine starke mechanische Spannung 16 übertragen und in dem Zwischenstück 12 erzeugt. Damit hier nicht ein Verbindungsbruch der elektrischen Kontakte 14 entsteht, muss der Temperaturausdehnungskoeffizient des Zwischenstücks schon an das Halbleiterchip angepasst sein. Üblicherweise Verwendung findende Leiterplatten 2 haben jedoch einen von Halbleiterchips stark unterschiedlichen Temperaturausdehnungskoeffizienten. Daher wird vom, schon unter mechanischer Spannung stehenden, Zwischenstück 12 über die damit strapazierten elektrischen Kontakte 5 eine starke mechanische Spannung 17 auf die Leiterplatte 2 ausgeübt. Im Extremfall kann diese starke mechanische Verspannung zu einer Verformung der Leiterplatte führen, was insbesondere bei einer doppelseitigen Bestückung von Leiterplatten zum Bruch von elektrischen Kontakten 5 und damit zur Zerstörung des elektronischen Gerätes führen kann. Führt die Verformung nicht gleich zum Bruch, dann jedoch im Verlauf von vielen Ver- und Entspannungen zur Ermüdung des Materials der elektrischen Kontakte 5, was dann wieder letztendlich zum Bruch derselben führt und die Lebensdauer begrenzt. Auch führt die starke unterschiedliche Ausdehnung, und damit die mechanische Verspannung, des Halbleiterbauelements in sich selber, also einerseits zwischen Halbleiterchip und Zwischenstück, und Halbleiterchip und Umhüllung – in welcher wieder eine Verspannung 18 induziert wird – andererseits, zur Ermüdung der elektri schen Kontakte 14, wodurch auch eine Zerstörung der elektrischen Kontakte innerhalb der Halbleiterbauelemente 1 erfolgen kann.
  • Ein direktes Aufsetzen eines Halbleiterchips lediglich über Bumps auf eine Leiterplatte, um mechanische Spannungen oder Übertragungen derselben von dazwischen gelagerten Schichten zu verhindern, führt auch nicht zum Ziel, da hierdurch keine stabile mechanische Verbindung zwischen dem Halbleiterchip und der Leiterplatte erzeugt werden kann. Auch ein Aufkleben eines Chips über Bumps mit einer Unterfüllung („underfiller"), beispielsweise in Form eines Lackes, würde hier nur die direkten Verspannungen vom Halbleiterchip zur Leiterplatte führen. Hierdurch würde sich die Leiterplatte wiederum verformen, mit den oben genannten Schwierigkeiten. Insbesondere würde es, bei beidseitig bestückten Leiterplatten, zu einer Zerstörung von auf einer Seite einer Leiterplatte befindlichen Schaltungen oder deren elektrischer Kontakte führen.
  • Damit dennoch ausreichend langlebige elektronische Schaltungen hergestellt werden können, sind aufwendige und damit teure Gehäusekonstruktionen für Halbleiterbauelemente notewendig.
    •
  • Aufgabe der Erfindung ist es daher, ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung zu stellen, bei dem die oben genannten Nachteile nicht auftreten und bei dem dennoch die sehr kompakte Bauform ermöglicht ist.
  • Diese Aufgabe wird durch die kennzeichnenden Merkmale Herstellungsverfahrens nach Anspruch 1 und 11 gelöst.
  • Das erfindungsgemäße Verfahren schlägt vor, dass das Halbleiterbauelement so geschaffen wird, dass schon durch den Aufbau des Halbleiterbauelements Verspannungen innerhalb des Bauelements oder mit einer Leiterplatte auf der das Bauelement verbaut werden soll nicht entstehen können. Durch die Einfügung der Puffer-Schicht werden die unterschiedlichen Temperatur-Ausdehnungskoeffizienten der verschiedenen Materialien ausgeglichen und es kann nicht mehr zu Verspannungen kommen. Hierdurch wird eine Anpassung an die thermomechanischen Eigenschaften von Leiterplattenmaterial ermöglicht, was eine dauerhafte, verspannungsfreie Verbindung zwischen Leiterplatte (beispielsweise gedruckte Schaltung) und Halbleiterbauelement ermöglicht. Die Bauelemente sind langlebiger und die damit hergestellten elektronischen Schaltungen sind über einen höheren Temperaturbereich einsetzbar und können mehr Betriebsstunden absolvieren.
  • Eine Ausgestaltung der Verfahren schlägt vor, dass die Seitenwandung zusammen mit der Rückplatte einstöckig hergestellt wird. Hierdurch lassen sich kostspielige Einzelschritte einsparen.
  • Bevorzugterweise wird nach dem Verfahrenschritt, in dem auf und um das Halbleiterchip an seiner Vorderseite und sich daran anschließenden Seiten eine nachgiebige Schicht aufgetragen wird, auf der Rückplatte eine die Seitenflächen des Gehäuses bildende Seitenwandung ausbildet. Hierdurch werden sonst not wendige für die Strukturierung der Seitenwandung notwendig Schritte eingespart.
  • Eine vorteilhafte Ausgestaltung der Verfahrens sieht vor, dass mehrere Halbleiterbauelemente gleichzeitig hergestellt werden, wobei die Rückplatten der einzelnen Halbleiterbauelemente aus einer einzigen noch in einem späteren Schritt zu vereinzelnden Montageplatte bestehen. Hierdurch wird in besonders effektiver und billiger Weise eine Herstellung der Seitenwandungen ermöglicht.
  • Dem folgend ist von Vorteil ist vorgesehen, dass die Begrenzungsfläche durch eine Seite einer nachgiebigen Puffer-Schicht eines benachbarten Halbleiterbauelements gebildet ist. Hierdurch werden zusätzliche Hilfsstrukturen vermieden.
  • Eine bevorzugte Ausgestaltung der Verfahrens sieht vor, dass die Montageplatte die räumliche Ausdehnung und Form einer Waferscheibe hat. Dadurch wird ermöglicht vorhandene Herstellungsvorrichtungen und standardisierte Abläufe zu verwenden, was die Herstellung weiter verbilligt.
  • Von Vorteil wird die Puffer-Schicht auch innerhalb des Bereiches der elektrischen Kontaktflächen jedoch nur zwischen den einzelnen elektrischen Kontaktflächen auf der Vorderseite des Halbleiterchips hergestellt. Dies vermindert eine Temperatur bedingte Verformung der Öffnung gegenüber der umliegenden Struktur.
  • Die Kontaktdurchlassplatte weist von Vorteil innerhalb seiner Aussparung jedoch nicht über den elektrischen Kontaktflächen Material auf. Dies Vermindert weiter eine ungewünschte Verformung der Öffnung.
  • Gemäß eines weitern Verfahrens ist vorgesehen,dass die elektrischen Kontaktflächen zusammen innerhalb eines wesentlich kleineren Kontaktierungs-Bereiches als die Gesamtfläche der Vorderseite liegen, dass auf einem Produktionsträger eine Ablöse-Hilfsschicht aufgebracht wird, dass auf der Ablöse-Hilfsschicht eine Platzhalterstruktur aufgebracht wird, dass auf der Ablöse-Hilfsschicht um die Platzhalterstruktur herum eine Schicht aufgebracht wird welche eine Kontaktdurchlassplatte bildet, dass auf der die Kontaktdurchlassplatte bildenden Schicht und um die Platzhalterstruktur herum eine nachgiebige Puffer-Schicht aufgebracht wird, dass auf der nachgiebige Puffer-Schicht und auf der Platzhalterstruktur das Halbleiterchip mit seiner Vorderseite befestigt wird, wobei sich der Kontaktierungs-Bereich in flächigem Kontakt mit der Platzhalterstruktur befindet, dass das Halbleiterchip an seinen Seitenflächen und seiner Rückseite mit einer nachgiebigen Puffer-Schicht umgeben wird, dass um das Halbleiterchip und um die nachgiebige Puffer-Schicht eine wenigstens die Rückseitenfläche bildende Rückplatte ausgebildet wird.
  • Hierbei ist jedoch im Unterschied zum ersten Verfahren vorgeschlagen, dass ein Hilfsträger zum Einsatz kommt, was die Anwendung der Platzhalterstruktur ermöglich, wodurch die Formung und Strukturierung der Ausnehmung um den Bereich der elektrischen Kontakte einfach und effektiv gestaltet ist.
  • Bevorzugterweise wird nach dem Verfahrenschritt, in dem um das Halbleiterchip, eine nachgiebige Puffer-Schicht aufgetragen wird, auf dem Produktionsträger eine die Seitenflächen bildende Seitenwandung ausbildet.
  • Die Seitenwandung wird gemäß eines vorteilhaften Verfahrensschrittes durch einen Gießprozess auf dem Produktionsträger ausgebildet, wobei in die Zwischenräume zwischen einer Begrenzungsfläche und der nachgiebigen Puffer-Schicht Material gegossen wird. Das erleichtert die Herstellung und macht diese billig.
  • Gemäß eines besonders bevorzugten und vorteilhaften Verfahrensschrittes ist vorgesehen, dass mehrere Halbleiterbauelemente gleichzeitig hergestellt werden, wobei die Begrenzungs fläche durch eine Seite einer nachgiebigen Puffer-Schicht einer benachbarten Halbleiterbauelement auf dem Produktionsträger gebildet ist. Hierdurch ist eine besonders billige und effiziente Massenfertigung möglich, ohne zusätzliche Strukturen oder Formen einsetzen zu müssen.
  • Ebenso von Vorteil ist vorgesehen, dass die Rückplatte und die die Seitenflächen bildende Seitenwandung zusammen, insbesondere in einem Gieß- oder „Molding"-Prozess hergestellt werden. Hierdurch werden zusätzlich Arbeitsschritte eingespart.
  • Bevorzugterweise wird das Halbleiterbauelement nach dem Ausbilden der Rückplatte vom Produktionsträger getrennt.
  • Dem folgend ist gemäße eines weiteren Verfahrensschrittes vorgesehen, dass nach der Trennung vom Produktionsträger eine Zusatz-Schicht eines weichen Materials um den Bereich der elektrischen Kontaktflächen aufgetragen wird. Hierdurch wird ein weicherer Übergang zwischen Halbleiterchip und Gehäuse ermöglicht.
  • Vorteilhafterweise wird die Ablöse-Hilfsschicht und/oder die Platzhalterstruktur so gewählt, dass diese durch UV-Bestrahlung oder eine das Halbleiterbauelement nicht angreifende Lösung entfernt werden kann. Hierdurch ist die Ablösung besonders einfach sichergestellt.
  • Bevorzugterweise weist die Platzhalterstruktur eine im wesentlichen kegelstumpf- oder pyramidenstumpfförmige Außenform auf. Hierdurch ist sichergestellt, dass keine Berührungen von Schichten stattfinden, die nicht gewünscht sind.
  • Eine vorteilhafte Ausgestaltung des Verfahrens sieht vor, dass die Befestigung des Halbleiterchips auf der nachgiebigen Puffer-Schicht durch Eindrücken in dieselbe und/oder Aushärten der nachgiebigen Puffer-Schicht erfolgt. Das ist beson ders billig und kann in einem Arbeitsgang mit der Platzierung erfolgen, was weitere Kleber oder dergleichen überflüssig macht und diese einspart.
  • Bevorzugterweise wird die Puffer-Schicht zwischen dem Gehäuse und einer Seitenfläche des Halbleiterchips mit einem Durchmesser G von wenigsteps
    Figure 00090001
    hergestellt, wobei G der Durchmesser der Puffer-Schicht zwischen dem Gehäuse und einer Seitenfläche des Halbleiterchips ist, C die Länge des Lotes von der Seitenfläche zum Mittelpunkt des Halbleiterchips ist und F die Summe aus C und G ist, αC der Temperatur-Ausdehnungskoeffizient des Halbleiterchips ist, αC der Temperatur-Ausdehnungskoeffizient der Puffer-Schicht ist und αF der Temperatur-Ausdehnungskoeffizient des Gehäuses ist.
  • Die elektrischen Kontakte werden gemäß einer vorteilhaften Ausgestaltung des Verfahrens durch Bumps ausgebildet, welche an dem Halbleiterbauelement befestigt werden.
  • Von Vorteil werden als Bumps Lotbällchen („solder bumps") gewählt. Diese sind einfach in einem Arbeitsgang am Halbleiterbauelement zu befestigen.
  • Ebenso von Vorteil werden als Bumps Silikonkügelchen mit in einem Strukturierungs- oder Print-Prozess darüber geführten elektrischen Leitflächen zur Kontaktierung oder elektrisch leitende im wesentlichen aus Silikon bestehende Kügelchen („compliant bumps") gewählt.
  • Das Material der Puffer-Schicht wird bevorzugterweise so gewählt, dass der Temperatur-Ausdehnungskoeffizient der Puffer-Schicht größer als der Temperatur-Ausdehnungskoeffizient von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbau element befestigt werden soll. Hierdurch wird der entsprechende Temperatur-Ausdehnungskoeffizient des Halbleiterchips kompensiert, wodurch Verspannungen effektiv vermieden werden.
  • Bevorzugterweise wird das Material des Gehäuses, insbesondere der Rückplatte und/oder Kontaktdurchlassplatte und/oder der Seitenwandung, so gewählt, dass der Temperatur-Ausdehnungskoeffizient des Gehäuses gleich dem von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbauelement befestigt werden soll. Hierdurch wird eine ungewollte Verspannung zwischen Gehäuse und Leiterplatte vermieden.
  • Das Material des Gehäuses wird nach einer weiteren Ausgestaltung so gewählt, dass der Temperatur-Ausdehnungskoeffizient des Gehäuses größer als der des Halbleiterchips ist.
  • Eine weitere vorteilhafte Ausgestaltung der Erfindung sieht vor, dass das Material der Puffer-Schicht und des Halbleiterchips so gewählt wird, dass deren Temperatur-Ausdehnungskoeffizient zusammen gleich dem des Gehäuses und/oder dem von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbauelement befestigt werden soll.
  • Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den weiteren Unteransprüchen oder deren Unterkombinationen.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnung weiter erläutert.
  • Dabei zeigt:
  • 1 ein Halbleiterbauelement zur Montage auf einer Leiterplatte,
  • 2 eine Detailansicht des Halbleiterbauelements aus 1,
  • 3 eine Detailansicht aus 1 in Blickrichtung III,
  • 4 ein Diagramm der Dimensionierung der Elemente der Halbleiterbauelements,
  • 5 ein herkömmliches Halbleiterbauelement auf einer Leiterplatte montiert,
  • 6 eine schematische Darstellung von Verspannungen eines herkömmlichen Halbleiterbauelements auf einer Leiterplatte,
  • 7 einen schematischen Verfahrensablauf nach einem ersten Herstellungsverfahren in Schritten a bis g von oben nach unten,
  • 8 einen schematischen Verfahrensablauf nach einer Variante im Herstellungsverfahren in Schritten a bis e von oben nach unten,
  • 9 einen schematischen Verfahrensablauf nach einem zweiten Herstellungsverfahren in Schritten a bis g von oben nach unten,
  • 10 einen schematischen Verfahrensablauf zur Herstellung der elektrischen Kontakte in Schritten a bis e von oben nach unten, und
  • 11 ein beispielhaftes nach dem Verfahren hergestelltes Halbleiterbauelement.
  • In den Figuren gleiche Bezugszeichen bezeichnen gleiche oder gleich wirkende Elemente.
  • Die 1 zeigt schematisch nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelement 1 welches zur Montage auf einer Leiterplatte vorgesehen ist. Das Halbleiterchip 3 wird dabei vollständig durch das Gehäuse 8 zum Schutz vor Außeneinwirkungen umhüllt. Innerhalb der Gehäuses 8 ist das Halbleiterchip 3 mit einer Pufferschicht 7 bis auf den Kontaktierungs-Bereichs 31 umgeben. Innerhalb des Kontaktierungs-Bereichs 31 ist das Halbleiterchip 3 über elektrische Kontaktflächen 32 über Leitungszuführungen 91 mit den elektrischen Kontakten 5 in Form von Bumps 6 (Lotbällchen 63, „solder bumps") verbunden, über welche die elektrische Kontaktierung mit den hierzu vorgesehenen Elektrodenflächen auf der Leiterplattenoberfläche der Leiterplatte (nicht dargestellt) erfolgt.
  • Ab der Mittelachse 34 rechts ist das Halbleiterbauelement mit sogenannten Compliant-Bumps 61, also nachgiebigen Bumps 6 als elektrischen Kontakten 5 versehen. Dabei sind die eigentlichen Bumps 61 durch Silikon-Ausformungen 62 gebildet, die im Beispiel zur Kontaktierung mit einem dünnen, hochflexiblen Metallstreifen 6a überzogen sind, um die elektrischen Kontakte zwischen Bumps 6 und elektrischen Kontaktflächen 32 zu ermöglichen.
  • Das Halbleiterchip 3 ist weich in der elastischen Pufferschicht 7 gebettet, sodass eine Verspannung mit dem Gehäuse 8 und dadurch bedingte Verformung der Außenmaße des Halbleiterbauelements 1 an der Seitenfläche 82, die mit schwarzen Quadraten besonders hervorgehoben ist, nicht vorkommen kann.
  • Die unterschiedlichen Temperaturausdehnungskoeffizienten α von Halbleiterchip und Leiterplatte führen daher nicht zu Verspannungen, da die unterschiedliche Ausdehnung zwischen Leiterplatte und Halbleiterchip 3 über die ausreichend nachgiebige Pufferschicht 7 abgefangen wird. Die unterschiedliche Ausdehnung zwischen Halbleiterchip 3 und Gehäuse 8 belastet auch nicht mehr die inneren Kotakte 32, 91, 5, da durch die zentrale Anordnung der Kotakte in einem engen Bereich der Gesamtfläche des Chips eine temperaturbedingte Ausdehnung gegenüber dem Gehäuse nicht mehr zu Versetzungen führt. Eine Ermüdung der elektrischen Kontakte im Innern des Halbleiterbauelements wie auch außen am Halbleiterbauelement wird hier durch nicht mehr hervorgerufen. Die Lebensdauer ist deutlich erhöht.
  • 2 zeigt nochmals detaillierter einen Ausschnitt aus 1 mit der Erklärung dienenden Ausschnitten, wobei die Dimensionierung der Schichtdicken nach der Beziehung
    Figure 00130001
    bestimmt ist, wobei αC der Temperatur-Ausdehnungskoeffizient des Halbleiterchips ist, αc der Temperatur-Ausdehnungskoeffizient der Pufferschicht 7 ist und αF der Temperatur-Ausdehnungskoeffizient des Gehäuses ist. C ist der Abstand von der Seitenfläche zur Mittelachse 34. Dabei stellt G den minimalen Wert dar. F ist die Summe aus C und G.
  • In 3 ist eine Ansicht in Blickrichtung III aus 1 gezeigt. Der Kontaktierungs-Bereich 31, innerhalb derer sich auch die elektrische Kontaktflächen 32 befinden, ist deutlich kleiner als die Montageseitenfläche 33 und befindet sich in deren Mitte.
  • 4 zeigt beispielhaft ein Diagramm, in dem die Dicke G der Puffer-Schicht 7 über dem halben Halbleiterchipdurchmesser C (im Beispiel Mittelpunkt des Chips auf der Mittelachse 34 zu einer Seitenfläche 33, 35, 36) aufgetragen ist. Die Steigung von 8,7 % ergibt sich dabei aus den angenommenen Werten für die Temperatur-Ausdehnungskoeffizienten zu:
    Figure 00130002
  • Die Werte ergeben sich dabei beispielsweise zu:
    Figure 00130003
    wobei mit "Chip" die Maße des Halbleiterchips 3 in seinen drei Raumdimensionen (x, y, z) bezeichnet ist, und mit „Gap" die Dicke G der Puffer-Schicht 7 auch wieder in seinen drei Raumdimensionen (x, y, z) bezeichnet ist.
  • 7a bis 7g zeigt in exemplarischen Schritten, wie das Herstellungsverfahren nach der ersten Variante abläuft.
  • Zunächst wird auf einer Montageplatte 41, die die Rückseitenflächen 81 bildenden Rückplatten 83 in noch nicht vereinzelter Form enthält, eine nachgiebige Puffer-Schicht 7 aufgebracht.
  • In den Teil-Darstellungen nach 7a bis 7c sind hier Varianten der Strukturierung von nachgiebigen Schichten gezeigt, welche verdeutlichen sollen, dass hier nicht zwingend eine durchgehende Puffer-Schicht 7 erzeugt werden muss.
  • Teil-Ansicht 7d zeigt das Halbleiterbauelement 1 nach Bestückung mit den Halbleiterchips 3, die mit ihrer Rückseite 35 auf der nachgiebigen Puffer-Schicht 7 befestigt werden.
  • In Teil-Ansicht 7e ist der Zustand nach Aufbringung der Puffer-Schicht an den Seiten 36 und auf der Vorderseite 33 des Chips 3 gezeigt, wobei der Kontaktierungs-Bereich 31, innerhalb welchem die elektrischen Kontaktflächen 32 liegen, nicht bedeckt wird, um eine spätere Kontaktherstellung mit den elektrischen Kontakten zu ermöglichen.
  • Die die Seitenflächen 82 bildenden Seitenwandungen 86 sind in Teil-Ansicht 7f bereits hergestellt, dabei werden die Zwischenräume 71 (siehe Teil-Ansicht 7e) zwischen den einzelnen Seiten 73 der Puffer-Schichten 7 an den Seiten 36 der Halbleiterchips 3 – welche jeweils gegenseitig die Begrenzungsflächen 72 bilden – mit dem die Seitenwandungen 86 bildenden Material vergossen.
  • In Teil-Ansicht 7g ist der Zustand nach Befestigung der Kontaktdurchlassplatte 84 auf der nachgiebigen Puffer-Schicht 7 auf der Vorderseite 33 des Halbleiterchips 3 gezeigt. Die Kontaktdurchlassplatte 84 weist dabei eine über den Kontaktflächen 32 vorgesehenen Aussparung 85 auf, dass eine Kontaktierung noch erfolgen kann. Die Befestigung kann dabei durch Aufkleben oder gleich direkt durch Bildung der Kontaktdurchlassplatte 84 auf der Oberfläche der Puffer-Schicht 7 erfolgen.
  • In der 8a bis 8e ist in exemplarischen Einzelschritten eine leichte Variierung des Herstellungsverfahren gezeigt. Der Unterschied zum in 7a bis 7g gezeigten Verfahren liegt darin, dass gemäß Teil-Ansicht 8a die Seitenwandungen als erstes auf der Montageplatte 41 hergestellt sind. Dabei können die Seitenwandungen 86 auch gleichzeitig mit der Montageplatte 41 beispielsweise in einem Gießprozess hergestellt worden sein, oder aber auch als fertiges Gitter auf ihr verklebt werden.
  • Der weitere Ablauf nach 8b bis 8e ist im wesentlichen identisch mit dem in 7a bis 7g besprochenen Ablauf, wobei diesmal nicht die Puffer-Schichten 7 die Begrenzungen für den Herstellungsprozess der Seitenwandungen bilden, sondern, dass die Situation genau anders herum ist.
  • In den 9a bis 9g ist eine Herstellung von Halbleiterbauelementen nach der zweiten Variante des Herstellungsverfahrens gezeigt.
  • Zunächst wird, wie in Teil-Ansicht 9a dargestellt, auf einem Produktionsträger 42 eine Ablöse-Hilfsschicht 43 aufgebracht. Auf der Ablöse-Hilfsschicht 43 wird eine Platzhalterstruktur 44 aufgebracht. Diese dient der Schaffung einer Ausnehmung in der späteren Gehäusewand.
  • Auf der Ablöse-Hilfsschicht 43 um die Platzhalterstruktur 44 herum wird, wie in Teil-Ansicht 9b gezeigt, eine Schicht aufgebracht welche eine Kontaktdurchlassplatte 84 bildet.
  • In Teil-Ansicht 9c ist der Zustand gezeigt, nachdem auf der die Kontaktdurchlassplatten 84 bildenden Schicht und um die Platzhalterstrukturen 44 herum eine nachgiebige Puffer-Schicht 7 aufgebracht worden ist.
  • Die Halbleiterchips 3 sind mit ihrer Vorderseite 3 in Teil-Ansicht 9d bereits auf der Puffer-Schicht 7 befestigt, dabei befindet sich der Kontaktierungs-Bereich 31 in flächigem Kontakt mit der Platzhalterstruktur 44, damit dieser Bereich nicht von später unnötig zu entfernenden Schichten überdeckt wird.
  • In Teil-Ansicht 9e ist gezeigt, wie die Halbleiterchips 3 an ihren Seitenflächen 36 und ihrer Rückseite 35 wieder mit einer nachgiebigen Puffer-Schicht 7 umgeben worden sind. Dabei werden Zwischenräume 71 gelassen, um im nächsten Schritt die Seitenwandungen 86 ausbilden zu können.
  • Diese Seitenwandungen 86 sind in Teil-Ansicht 9f bereits hergestellt, im gezeigten Beispiel in einem Gieß-Prozess mit der Rückplatte 83.
  • In Teil-Ansicht 9g ist der Zustand gezeigt, nachdem der Produktionsträger 42 abgelöst und die noch nicht vereinzelten Bauelemente von der Ablöse-Hilfsschicht 43 und der Platzhalterstruktur 44 befreit worden sind. Die Ablösung des Produktionsträgers kann beispielsweise durch Auflösung der beispielsweise wasserlöslichen Ablöse-Hilfsschicht 43 erfolgen.
  • In 10a bis 10e ist das weitere Kontaktierungs-Verfahren für die bis dahin nach Herstellungs-Variante eins und zwei noch unvereinzelten Halbleiterbauelemente 1 gezeigt.
  • Teil-Ansicht 10a zeigt die Ausgangs-Situation des Kontaktierungs-Teilverfahrens mit ausgebildeten Kontaktdurchlassplatten 84.
  • Im weiteren wird beispielhaft die Ausbildung von Compliant-Bumps gezeigt, hier ist genauso eine Ausbildung anderer Kontaktierungen möglich.
  • Gemäß Teil-Ansicht lOb werden Silikonkügelchen 62 an den Kontaktdurchlassplatten 84 aufgesetzt. Diese werden dann mit von den elektrischen Kontaktflächen 32 weglaufenden metallenen Kontaktstreifen 91 überzogen (Teil-Ansicht 10c). Die Metallstreifen können durch Aufkleben, Sputtern, einen Strukturierungsprozess mit Lithographie oder einen Plattierungs-Prozess oder ähnliches befestigt bzw. hergestellt werden.
  • In Teil-Ansicht 10d sind Löt-Stopps 93 an den Unterseiten der Halbleiter-Bauelemente 1 befestigt worden.
  • Die Trennung der einzelnen fertigen Halbleiter-Bauelemente 1 ist in Teil-Ansicht 10e durch entsprechende Sägeschnitte 92 erfolgt.
  • 11 zeigt beispielhaft eine Variante eines Halbleiter-Bauelements 1, bei dem zur besseren Verteilung der elektrischen Kontakte 5 der Gehäuseabschnitt 86a verbreitert worden ist. Deutlich wird, dass jedoch die räumlichen Dimensionen von Puffer-Schicht 7 zu Halbleiterchip 3 dabei jedoch gleich bleiben.
    • 1
    Halbleiterbauelement
    2
    Leiterplatte
    3
    Halbleiterchip
    31
    Kontaktierungs-Bereich
    32
    elektrische Kontaktfläche
    33
    Montageseitenfläche, Vorderseite
    34
    Mittelachse
    35
    Rückseite
    36
    Seiten des Halbleiterchips
    41
    Montageplatte
    42
    Produktionsträger
    43
    Ablöse-Hilfsschicht
    44
    Platzhalterstruktur
    5
    elektrische Kontakte
    6
    Bumps
    61
    Compliant-Bumps
    62
    Silikonkügelchen
    63
    Lotbällchen
    6a
    Metallstreifen
    7
    Puffer-Schicht
    71
    Zwischenraum
    72
    Begrenzungsfläche
    73
    Seite der Pufferschicht
    8
    Gehäuse
    81
    Rückseitenfläche
    82
    Seitenfläche
    83
    Rückplatte
    84
    Kontaktdurchlassplatte
    85
    Aussparung
    86
    Seitenwandung
    86a
    Gehäuseabschnitt
    91
    Leitungszuführungen
    92
    Sägeschnitt
    93
    Lot-Stopp
    10
    Oberfläche der Leiterplatte
    12
    Zwischenstück
    13
    Unterfüllung
    14
    elektrische Kontakte
    15
    Umhüllung
    16 bis
    18 mechanische Spannung

Claims (38)

  1. Verfahren zur Herstellung eines Halbleiterbauelements (1), welches zur Montage auf einer Leiterplatte vorgesehen ist, wobei das Halbleiterbauelement ein Gehäuse (8) umfasst, welches Gehäuse (8) wenigstens ein flächig ausgebildetes Halbleiterchip (3) wenigstens teilweise mit einer Rückseitenfläche (81) und/oder Seitenflächen (82) umgibt, wobei dem Halbleiterbauelement elektrische Kontakte (5) zugeordnet sind, vermittels welcher eine elektrische Verbindung mit auf der Leiterplatte vorgesehenen Elektroden oder Elektrodenflächen hergestellt werden soll, welche elektrischen Kontakte (5) mit elektrischen Kontaktflächen (32) auf der Vorderseite (33) des Halbleiterchips (3) elektrisch verbunden sind, dadurch gekennzeichnet, dass die elektrischen Kontaktflächen zusammen innerhalb eines wesentlich kleineren Kontaktierungs-Bereiches (31) als die Gesamtfläche der Vorderseite (33) liegen, auf einer die Rückseitenfläche (81) bildende Rückplatte (83) eine nachgiebige Puffer-Schicht (7) aufgebracht wird, hierauf das Halbleiterchip (3) mit seiner Rückseite (35) auf die nachgiebige Puffer-Schicht (7) aufgebracht und befestigt wird, auf und um das Halbleiterchip (3), bis auf den Bereich (31) der Vorderseite (33) innerhalb welchem die Kontaktflächen (32) angeordnet sind, eine nachgiebige Puffer-Schicht (7) aufgetragen wird, auf der nachgiebigen Puffer-Schicht (7) auf der Vorderseite (33) des Halbleiterchips (3) eine Kontaktdurchlassplatte (84) mit einer über den Kontaktflächen vorgesehenen Aussparung (85) befestigt wird.
  2. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 1, dadurch gekennzeichnet, dass eine die Seitenfläche (82) bildende Seitenwandung (86) zusammen mit der Rückplatte (83) einstückig hergestellt wird.
  3. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Verfahrenschritt, in dem auf und um das Halbleiterchip an seiner Vorderseite (33) und sich daran anschließenden Seiten (36) eine nachgiebige Puffer-Schicht (7) aufgetragen wird, auf der Rückplatte (83) eine die Seitenflächen (82) des Gehäuses bildende Seitenwandung (86) ausbildet wird.
  4. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 3, dadurch gekennzeichnet, dass eine vorgefertigte, die Seitenflächen (82) bildende Seitenwandung (86) durch einen Klebeprozess oder durch einen Print-Prozess auf der Rückplatte (83) befestigt wird.
  5. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 3, dadurch gekennzeichnet, dass die Seitenwandung (86) durch einen Gießprozess auf der Rückplatte (83) ausgebildet wird, wobei in die Zwischenräume (71) zwischen einer Begrenzungsfläche (72) und der nachgiebigen Puffer-Schicht (7) Material gegossen wird.
  6. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 5, dadurch gekennzeichnet, dass mehrere Halbleiterbauelemente (1) gleichzeitig hergestellt werden, wobei die Rückplatten (83) der einzelnen Halbleiterbauelemente aus einer einzigen noch in einem späteren Schritt zu einzelnen Rückplatten (83) zu vereinzelnden Montageplatte (41) bestehen.
  7. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 6, dadurch gekennzeichnet, dass die Begrenzungsfläche (72) durch eine Seite (73) einer nachgiebigen Puffer-Schicht (7) eines benachbarten Halbleiterbauelements (1) gebildet ist.
  8. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 6, dadurch gekennzeichnet, dass die Montageplatte (41) die räumliche Ausdehnung und Form einer Waferscheibe hat.
  9. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Puffer-Schicht (7) auch innerhalb des Bereiches (31) der elektrischen Kontaktflächen (31) jedoch nur zwischen den einzelnen elektrischen Kontaktflächen auf der Vorderseite (33) des Halbleiterchips (3) hergestellt wird.
  10. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kontaktdurchlassplatte (84) innerhalb ihrer Aussparung (85) jedoch nicht über den elektrischen Kontaktflächen (32) Material aufweist.
  11. Verfahren zur Herstellung eines Halbleiterbauelements (1), welches zur Montage auf einer Leiterplatte vorgesehen ist, wobei das Halbleiterbauelement ein Gehäuse (8) umfasst, welches Gehäuse (8) wenigstens ein flächig ausgebildetes Halbleiterchip (3) wenigstens teilweise mit einer Rückseitenfläche (81) und/oder Seitenflächen (82) umgibt, wobei dem Halbleiterchip (3) elektrische Kontakte (5) zugeordnet sind, vermittels welcher eine elektrische Verbindung mit auf der Leiterplatte vorgesehenen Elektroden oder Elektrodenflächen hergestellt werden soll, welche elektrischen Kontakte (5) mit elektrischen Kontaktflächen (32) auf der Vorderseite (33) des Halbleiterchips (3) elektrisch verbunden sind, dadurch gekennzeichnet, dass die elektrischen Kontaktflächen (32) zusammen innerhalb eines wesentlich kleineren Kontaktierungs-Bereiches (31) als die Gesamtfläche der Vorderseite (33) liegen, auf einem Produktionsträger (42) eine Ablöse-Hilfsschicht (43) aufgebracht wird, auf der Ablöse-Hilfsschicht (43) eine Platzhalterstruktur (44) aufgebracht wird, auf der Ablöse-Hilfsschicht (43) um die Platzhalterstruktur (44) herum eine Schicht aufgebracht wird, welche eine Kontaktdurchlassplatte (84) bildet, auf der die Kontaktdurchlassplatte (84) bildenden Schicht und um die Platzhalterstruktur (44) herum eine nachgiebige Puffer-Schicht (7) aufgebracht wird, auf der nachgiebigen Puffer-Schicht (7) und auf der Platzhalterstruktur (44) das Halbleiterchip (3) mit seiner Vorderseite (33) befestigt wird, wobei sich der Kontaktierungs-Bereich (31) in flächigem Kontakt mit der Platzhalterstruktur (44) befindet, das Halbleiterchip (3) an seinen Seitenflächen (36) und seiner Rückseite (35) mit einer nachgiebigen Puffer-Schicht (7) umgeben wird, um das Halbleiterchip (3) und um die nachgiebige Puffer-Schicht (7) eine wenigstens die Rückseitenfläche (81) bildende Rückplatte (83) ausgebildet wird.
  12. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, dadurch gekennzeichnet, dass nach dem Verfahrenschritt, in dem um das Halbleiterchip (3) eine nachgiebige Puffer-Schicht (7) aufgetragen wird, auf dem Produktionsträger (42) eine die Seitenflächen (82) bildende Seitenwandung (86) ausbildet wird.
  13. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, dass die Seitenwandung (86) durch einen Klebeprozess oder durch einen Print-Prozess auf dem Produktionsträger (42) befestigt wird.
  14. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, dass die Seitenwandung (86) durch einen Gießprozess auf dem Produktionsträger (42) ausgebildet wird, wobei in die Zwischenräume (71) zwischen einer Begrenzungsfläche (72) und der nachgiebigen Puffer-Schicht (7) Material gegossen wird.
  15. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 14, dadurch gekennzeichnet, dass mehrere Halbleiterbauelemente (1) gleichzeitig hergestellt werden, wobei die Begrenzungsfläche (72) durch eine Seite (73) einer nachgiebigen Puffer-Schicht (7) eines benachbarten Halbleiterbauelements (1) auf dem Produktionsträger (42) gebildet ist.
  16. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 12, 14 oder 15, dadurch gekennzeichnet, dass die Rückplatte (83) und die die Seitenflächen (82) bildende Seitenwandung (86) zusammen, insbesondere in einem Gieß- oder „Molding"-Prozess hergestellt werden.
  17. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass das Halbleiterbauelement (1) nach dem Ausbilden der Rückplatte (83) vom Produktionsträger (42) getrennt wird.
  18. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 17, dadurch gekennzeichnet, dass nach der Trennung vom Produktionsträger (42) eine Zusatz-Schicht eines weichen Materials um den Bereich (31) der elektrischen Kontaktflächen aufgetragen wird.
  19. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass der Produktionsträger (42) eine räumliche Ausdehnung und Form wie ein Wafer hat.
  20. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet, dass die Ablöse-Hilfsschicht (43) und/oder die Platzhalterstruktur (44) so gewählt wird, dass diese durch UV-Bestrahlung oder eine das Halbleiterbauelement (1) nicht angreifende Lösung entfernt werden kann.
  21. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 11 bis 20, dadurch gekennzeichnet, dass die Platzhalterstruktur (44) eine im wesentlichen kegelstumpf- oder pyramidenstumpfförmige Außenform aufweist.
  22. Verfahren zur Herstellung eines Halbleiterbauelements nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass mehrere Halbleiterbauelemente (1) gleichzeitig hergestellt werden und die einzelnen gemeinsam hergestellten Halbleiterbauelemente durch einen Vereinzelungsprozess voneinander getrennt werden.
  23. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass die Befestigung des Halbleiterchips (3) auf der nachgiebigen Puffer-Schicht (7) durch Eindrücken in dieselbe und/oder Aushärten der nachgiebigen Puffer-Schicht erfolgt.
  24. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Auftragen der nachgiebigen Puffer-Schicht (7) auf der Rückplatte (83) und/oder der Kontaktdurchlassplatte (84) und/oder um und auf dem Halbleiterchip (7) durch einen Print-Prozess erfolgt.
  25. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Aussparung (85) in der Kontaktdurchlassplatte (84) größer als die Öffnung in der nachgiebigen Puffer-Schicht (7) um die elektrischen Kontaktflächen (32) ist.
  26. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Material der Kontaktdurchlassplatte (84) und/oder der Rückplatte (83) und/oder der Seitenwandung (86) ein Polymerkunststoff, Keramik, Glas, Epoxydharz oder Metall gewählt wird.
  27. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Puffer-Schicht (7) zwischen dem Gehäuse (8; 82, 83, 84) und einer Seitenfläche (33, 35, 36) des Halbleiterchips (3) mit einem Durchmesser G von wenigstens
    Figure 00270001
    wobei G der Durchmesser der Puffer-Schicht (7) zwischen dem Gehäuse (8) und einer Seitenfläche (33, 35, 36) des Halbleiterchips (3) ist, C die Länge des Lotes von der Seitenfläche zum Mittelpunkt des Halbleiterchips (3) ist und F die Summe aus C und G ist, αC der Temperatur-Ausdehnungskoeffizient des Halbleiterchips (3) ist, αC der Temperatur-Ausdehnungskoeffizient der Puffer-Schicht (7) ist und αF der Temperatur-Ausdehnungskoeffizient des Gehäuses (8) ist.
  28. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die elektrischen Kontakte (5) durch Bumps (6) ausgebildet werden, welche an dem Halbleiterbauelement (1) befestigt werden.
  29. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Bumps (6) Lotbällchen („solder bumps") gewählt werden.
  30. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 28, dadurch gekennzeichnet, dass als Bumps (6) Silikonkügelchen (62) mit in einem Strukturierungs- oder Print-Prozess darüber geführten elektrischen Leitflächen (6a) zur Kontaktierung oder elektrisch leitende im wesentlichen aus Silikon bestehende Kügelchen („compliant bumps") gewählt werden. hergestellt wird
  31. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauelement (1) in WLP- („wafer level package"), in Flip-Chip- oder in CSP-Bauweise („chip scale package") gefertigt wird.
  32. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Material der Puffer-Schicht (7) so gewählt wird, dass der Temperatur-Ausdehnungskoeffizient der Puffer-Schicht größer als der Temperatur-Ausdehnungskoeffizient von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbauelement (1) befestigt werden soll.
  33. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Puffer-Schicht (7) hochelastisch und/oder wärmeleitend ist.
  34. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Material des Gehäuses (8), insbesondere der Rückplatte (83) und/oder Kontaktdurchlassplatte (84) und/oder der Seitenwandung (86), so gewählt wird, dass der Temperatur-Ausdehnungskoeffizient des Gehäuses gleich dem von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbauelement (1) befestigt werden soll.
  35. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Material des Gehäuses (8) so gewählt wird, dass der Temperatur-Ausdehnungskoeffizient des Gehäuses größer als der des Halbleiterchips (3) ist.
  36. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Material der Puffer-Schicht (7) und des Halbleiterchips (3) so gewählt wird, dass deren Temperatur-Ausdehnungskoeffizient zusammen gleich dem des Gehäuses (8) und/oder dem von solchem Leiterplattenmaterial ist, auf dem das Halbleiterbauelement (1) befestigt werden soll.
  37. Verfahren zur Herstellung eines Halbleiterbauelements, nach einem der vorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Puffer-Schicht (7) aus einem Polymer, insbesondere Silikon oder Polyurethan, besteht.
  38. Verfahren zur Herstellung eines Halbleiterbauelements, nach Anspruch 37, dadurch gekennzeichnet, dass die Puffer-Schicht (7) aus einem aufgeschäumten Material besteht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014111106A1 (de) * 2014-08-05 2016-02-11 Osram Opto Semiconductors Gmbh Elektronisches Bauelement, optoelektronisches Bauelement, Bauelementeanordnung und Verfahren zur Herstellung eines elektronisches Bauelements
IT201700055942A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4624131B2 (ja) * 2005-02-22 2011-02-02 三洋電機株式会社 窒化物系半導体素子の製造方法
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8283756B2 (en) * 2007-08-20 2012-10-09 Infineon Technologies Ag Electronic component with buffer layer
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
FR2934082B1 (fr) * 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
US7776649B1 (en) * 2009-05-01 2010-08-17 Powertech Technology Inc. Method for fabricating wafer level chip scale packages
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US10057333B2 (en) 2009-12-10 2018-08-21 Royal Bank Of Canada Coordinated processing of data by networked computing resources
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0701278B1 (de) * 1994-09-08 2002-07-10 Shinko Electric Industries Co. Ltd. Halbleiteranordnung und Herstellungsverfahren

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2189343B (en) 1986-04-02 1990-11-14 Int Rectifier Co Ltd Semi-conductor modules
US5172215A (en) 1990-03-06 1992-12-15 Fuji Electric Co., Ltd. Overcurrent-limiting type semiconductor device
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JPH09321168A (ja) 1996-03-22 1997-12-12 Shinko Electric Ind Co Ltd 半導体パッケージ及び半導体装置
JPH1174403A (ja) 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
JP2001230348A (ja) 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
DE10233641B4 (de) * 2002-07-24 2007-08-23 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0701278B1 (de) * 1994-09-08 2002-07-10 Shinko Electric Industries Co. Ltd. Halbleiteranordnung und Herstellungsverfahren

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 09321168 A, Patent Abstracts of Japan *
JP 2001230348 A, Patent Abstracts of Japan *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014111106A1 (de) * 2014-08-05 2016-02-11 Osram Opto Semiconductors Gmbh Elektronisches Bauelement, optoelektronisches Bauelement, Bauelementeanordnung und Verfahren zur Herstellung eines elektronisches Bauelements
DE102014111106A8 (de) * 2014-08-05 2016-05-04 Osram Opto Semiconductors Gmbh Elektronisches Bauelement, optoelektronisches Bauelement, Bauelementeanordnung und Verfahren zur Herstellung eines elektronischen Bauelements
US9876148B2 (en) 2014-08-05 2018-01-23 Osram Opto Semiconductors Gmbh Electronic component, optoelectronic component, component arrangement, and method for producing an electronic component
US10580942B2 (en) 2014-08-05 2020-03-03 Osram Opto Semiconductors Gmbh Electronic component, optoelectronic component, component arrangement, and method for producing an electronic component
IT201700055942A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
US10879143B2 (en) 2017-05-23 2020-12-29 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

Also Published As

Publication number Publication date
CN1245744C (zh) 2006-03-15
US20040113270A1 (en) 2004-06-17
CN1489193A (zh) 2004-04-14
SG106156A1 (en) 2004-09-30
US6953708B2 (en) 2005-10-11

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