JPH1065034A - 電子部品用配線基板及び電子部品パッケージ - Google Patents

電子部品用配線基板及び電子部品パッケージ

Info

Publication number
JPH1065034A
JPH1065034A JP8239718A JP23971896A JPH1065034A JP H1065034 A JPH1065034 A JP H1065034A JP 8239718 A JP8239718 A JP 8239718A JP 23971896 A JP23971896 A JP 23971896A JP H1065034 A JPH1065034 A JP H1065034A
Authority
JP
Japan
Prior art keywords
wiring
lid
wiring board
wiring layers
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8239718A
Other languages
English (en)
Inventor
Takaharu Imai
隆治 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP8239718A priority Critical patent/JPH1065034A/ja
Priority to US08/914,610 priority patent/US5901050A/en
Publication of JPH1065034A publication Critical patent/JPH1065034A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007Casings
    • H05K9/002Casings with localised screening
    • H05K9/0039Galvanic coupling of ground layer on printed circuit board [PCB] to conductive casing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15173Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Metallurgy (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 基板の表面に、複数の導体配線層がポリイミ
ド樹脂層を介して形成された複数配線層部を有し、その
複数配線層部にリッドが接合されるように構成されたL
GA型配線基板で、ボードに実装する際の圧力によるリ
ッド接合面のポリイミドの圧縮変形を防ぎ、内部の導体
配線層の断線を防ぐ。 【解決手段】 リッド22が接する領域の複数配線層部
3に、複数配線層部3に銅製の金属柱8,8を無数立設
する。銅はポリイミドよりヤング率がはるかに大である
から、実装時の圧力はほとんど金属柱(群)8にかか
り、複数配線層部3をなすポリイミドの圧縮変形を防
ぐ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電子部品用配線基
板及び電子部品パッケージに関し、特に集積回路チップ
の実装用のランドグリッドアレイ(LGA)型の配線基
板及びこの配線基板に集積回路チップを実装しリッドで
封止した電子部品パッケージに関する。
【0002】
【従来の技術】従来、LGA型の電子部品用配線基板
(以下、LGA型配線基板若しくは単に配線基板ともい
う)は、一般に内部の導体配線層やビアを同時焼成した
アルミナ等の高強度のセラミックから形成されている。
図8はこの配線基板101の一例を示すもので、同図に
示したようにこれに集積回路チップ、トランジスタ、コ
ンデンサ等の電子部品(以下、単に集積回路チップとい
う)121を搭載、接続し、リッド(キャップ)122
をハンダ付けなどにより固着することで電子部品パッケ
ージ131として完成する。
【0003】ところで、このような電子部品パッケージ
131を配線ボード(外部回路基板)へ実装する場合に
は、一般に次のようにして行われている。すなわち、配
線基板101の下面に形成された多数のパッド(接続用
端子)105を、例えば図9に示したように、スプリン
グコネクタといわれるバネ性のある中間接続部材(以
下、スプリングコネクタという)141を介して配線ボ
ード142の各パッド143に当接させ、その下で、リ
ッド122の上にあてがわれた押え部材144を介して
ねじ部材145を配線ボード142の裏面に配置された
裏板(金属板)146に所定のトルクで螺締する。この
ように実装することで、配線基板101の裏面の多数の
パッド105と配線ボード142の多数のパッド143
間を常時弾性的に圧接し、その間の電気的接続を確保し
ていた。
【0004】なお、図9に例示したスプリングコネクタ
141は、ゴムないし柔軟なプラスチックなどの板状の
絶縁材中に、「く」の字形などをなす金属製バネ片がパ
ッドに対面するように縦横に多数配置されており、これ
が上記の圧力で弾性変形(圧縮)され、配線基板101
と配線ボード142の各パッド105,143に弾性的
に圧接するよう形成されている。このような接続構造か
ら理解されるが、スプリングコネクタ141を介して、
こうした多数のパッド間の電気的接続を確保するために
は、両パッド間がかなりの荷重で常時加圧されていなけ
ればならない。因みにそのための圧力(以下、単に圧力
若しくは押圧力ともいう)は、一般に約50〜100g
/パッド(1接点)が必要とされ、したがって、例えば
1000パッドの配線基板においては、その実装におい
て50〜100Kgの圧力が常時かけられることにな
る。
【0005】一方、集積回路チップの高速化により、従
来のアルミナセラミック製の配線基板では必要とされる
電気的特性、例えばインダクタンス、キャパシタンス、
或いはクロストーク等を満足できない場合がある。そこ
で、図10に示した配線基板201のように、アルミナ
等のセラミック基板(単板又は積層板)202をベース
に、アルミナに比較して低誘電率であるポリイミド樹脂
(以下、単にポリイミドという)等の樹脂を絶縁層とし
てその基板202の表面に導体配線層とこの樹脂とを交
互に積層して複数配線層部(多層配線部)203を形成
して配線基板とし、集積回路チップの高速化の要請に応
えようとする試みがある。
【0006】
【発明が解決しようとする課題】ところが、ポリイミド
等の樹脂は、セラミックに比較すると機械的(圧縮)強
度が弱く、しかもヤング率が著しく小さいために圧縮変
形しやすく、前記のように形成したLGA型配線基板2
01では、配線ボードへの実装において上記のような大
きさの圧力をかけると次のような問題があった。すなわ
ち、図11に示したように、このような配線基板201
に集積回路素子121を搭載してリッド122を接合
(接着)し、配線ボードへの実装においてリッド122
を介して圧力をかけると、その全圧力がリッド122を
介して配線基板201の複数配線層部203の外周寄り
部位(リッド接合面)にかかることになる。
【0007】このため、同図に示したように、その圧力
Pによってリッド122が接合されている面(図中幅
W)におけるポリイミドが大きく圧縮変形を起こし、そ
の接合面の部位が内方の部位(配線基板内部側)より、
その変形量S分相対的に沈み込んでしまう。このような
沈み込みすなわち圧縮変形Sがあるということは、リッ
ド122が接合されている領域(幅Wのエリア)とリッ
ド122が接していない領域との境界(図中k−k線に
沿う部位)近傍でその複数配線層部203にせん断力が
常時作用していることを意味する。したがって、この配
線基板201では、その内部の導体配線層206に断線
等の不具合が発生する危険性があるなど長期的信頼性に
劣るといった問題があった。
【0008】こうした問題は、複数配線層部をなす絶縁
樹脂層にポリイミドに代わる樹脂が用いられても、それ
がポリイミドと同様に上記したような実装による圧力で
圧縮変形してしまうようなものであれば同様に存在す
る。また、ベースをなす基板については、セラミック基
板に代えてガラスエポキシ樹脂等を用いることも考えら
れるが、この場合でも上記の問題はまったく同様に存在
する。本発明は、スプリングコネクタを介して配線ボー
ドに実装するLGA型配線基板などのように、セラミッ
ク等の基板の表面に、複数の導体配線層が樹脂絶縁層を
介して形成された複数配線層部を有し、その複数配線層
部に上記のようにしてリッドが接合され、リッドによっ
て複数配線層部が押圧されるように構成された電子部品
用配線基板における前記の問題点を解消し、さらには信
頼性の高い電子部品パッケージを提供することをその目
的とする。
【0009】
【課題を解決するための手段】上記の問題点を解消する
ために本発明は、基板の表面に、複数の導体配線層が樹
脂絶縁層を介して形成された複数配線層部を有し、その
複数配線層部にリッドが接合されるように構成された電
子部品用配線基板において、少なくとも前記リッドが接
合される領域(エリア)の前記複数配線層部に、該リッ
ドを介して該複数配線層部にかかる圧力を支持するよう
に形成された圧力支持手段(圧力支持体)が設けられて
いることを特徴とする。
【0010】前記手段においては、少なくとも前記リッ
ドが接合される領域の前記複数配線層部に、リッドを介
して該複数配線層部にかかる圧力を支持するように形成
された圧力支持手段が設けられているため、配線ボード
への実装時に、配線基板と配線ボードの各パッド間にス
プリングコネクタを介在させ、リッドを介してその両者
間を加圧してもその圧力は前記複数配線層部において圧
力支持手段で受圧される。したがって、その分、実装時
における圧力によってその受圧領域にある複数配線層部
を形成する樹脂絶縁層が圧縮変形することが防止され
る。この結果、内部の導体配線層が過大なせん断力を受
けることが防止され、断線の発生を防ぐことができる。
【0011】前記圧力支持手段(圧力支持体)として
は、前記複数配線層部をその厚さ方向に貫通状に形成さ
れた複数(多数)の金属柱(棒)若しくは金属壁などの
金属体(樹脂絶縁層に比べてヤング率が高いもの)とす
るのが好ましい。樹脂絶縁層に比べてヤング率が高く、
変形しにくいので効率よく圧力を受けられるからであ
る。とくに、前記金属体を、前記複数の導体配線層およ
び前記樹脂絶縁層を貫通するビアの有する高さ方向の材
質及び構成と同じ材質及び構成で形成した場合には、導
体配線層やビアを形成する工程で同時に金属体を形成で
きるので、付加的な工程が不要でコストアップを招くこ
ともなく効率的に製造できる。
【0012】また、前記金属体を、前記複数の導体配線
層および前記樹脂絶縁層を貫通するビアと同時に形成し
たものでは、導体配線層やビアと同じ構成の金属体を付
加的な工程を要することなく効率的に製造できる。さら
に、基板の表面に、複数の導体配線層が樹脂絶縁層を介
して形成された複数配線層部を有する電子部品用配線基
板と、該電子部品用配線基板の該複数配線層部の表面に
搭載された電子部品と、前記電子部品用配線基板の前記
複数配線層部の表面に接合されて該電子部品を封止し、
かつ、該接合領域において、該複数配線層部をその厚さ
方向に押圧するためのリッドとを有し、前記複数配線層
部のうち該リッドが接合される領域に、該リッドによっ
てかけられる前記押圧力を支持するように形成された圧
力支持手段が設けられていることを特徴とする電子部品
パッケージにおいては、リッドによって複数配線層部が
押圧されても、圧力支持手段によって押圧力が支持され
るので、樹脂絶縁層が圧縮変形することが防止される。
したがって、内部の導体配線層が過大なせん断力を受け
て断線することを防止できる。
【0013】もっとも、本発明においてこの圧力支持手
段は、配線基板の配線ボードへの実装時に複数配線層部
が上記のような圧力を受けた際、その圧力(荷重)の多
くを受圧し、それによって複数配線層部の樹脂絶縁層が
導体配線層の断線を招かない程度の変形量にとめること
ができるように形成されていれば良く、その材質は金属
に限定されるものではない。
【0014】
【発明の実施の形態】本発明に係る電子部品用配線基板
の一実施形態例について、図1ないし図3を参照して詳
細に説明する。図中1は、本例の配線基板であって、平
面視略正方形の薄板状をなし、下層部分の厚さ1mm程
度のセラミック基板2と上層部分の複数配線層部3とを
主体として形成されており、セラミック基板2の中には
多数の電気的導通用のビア4,4がその厚さ方向に貫通
するように同時焼成により形成されている。なお、この
各ビア4の下端部にはそれぞれパッド5,5が形成され
ている。
【0015】一方、複数配線層部3は、図3に示したよ
うに導体配線層6及びポリイミド樹脂等の樹脂絶縁層3
a〜3dが交互に複数層、積層形成され、全体で80μ
m程度の厚さとされている。なお、図3中、7,7は層
間接続用のビアである。そして、この導体配線層6は、
図1に示したように平面視、不規則放射状に形成され、
その平面視における配線基板1の外周寄り部位、すなわ
ち後述するリッドの接合領域(図1中の2点鎖線で挟ま
れた幅Wの四角枠状領域)内には、縦横斜めに0.5m
m程度のピッチで、導体配線層6と絶縁間隔をおいて圧
力支持手段として本例では、複数配線層部3の厚さ(全
厚さ約80μm)方向に貫通して銅製の柱状の金属体
(以下、金属柱ともいう)8,8が無数、立設形成され
ている(図1ないし図3参照)。
【0016】ただし、本例の金属柱8は横断面が略正方
形であり図3に示したように、上方向に拡がったテーパ
状の柱状部分と正方形板状部分を繰り返し積み上げた
形、すなわち拡径縮径を繰り返した形をなしており、ま
た同図中に示した導体配線層6及びビア7と間隔を保持
して形成されている。そして、複数配線層部3の表面の
うち、リッドの接合領域(図3中幅W)はハンダ付けの
ためにメタライズ層(銅メッキ層)9が形成されてい
る。また、詳しくは説明しないが複数配線層部3の中央
部寄り上面には、本例ではフリップチップ接続方式で集
積回路素子を接続するように、導体配線層6,6に連な
る多数の接続用端子(群)11が縦横に所定のピッチで
形成されている。
【0017】さて、このような配線基板1には、図4に
示したようにその上面の接続用端子に集積回路チップ2
1がその接続用端子を対面させて接続され、これを封止
するようにリッド22が被せられ、配線基板1の複数配
線層部3の上面の周囲(幅Wの接合領域)にハンダ付け
される。そして、このように組み立てられた電子部品パ
ッケージ31は従来と同様にして配線ボードに実装され
る。すなわち、図5に示したように配線基板1の下面の
各パッド5を、スプリングコネクタ41を介して例えば
ガラスエポキシ樹脂製の配線ボード(プリント基板)4
2の各パッド43に合わせ、別設の押え板44をリッド
22の上面にあてがい、その挿通孔44aにねじ部材4
5を通して配線ボード42の裏側に固着された裏板46
のねじ孔(ナット)に所定のトルクでねじ込む。こうし
て電子部品パッケージ31を配線ボード42に所定の力
で常時押さえ付けることにより、スプリングコネクタ4
1を介して配線基板1と配線ボード42のパッド5,4
3間の電気的導通が確保される。
【0018】この際、リッド22の接合領域をなす複数
配線層部3の上面には、セラミック製配線基板の場合と
同様に大きな圧力Pがかかることになるが、図6に示し
たようにその圧力Pはその領域に設けられ、複数配線層
部3をその厚さ方向に貫通状に形成された無数の金属柱
(群)8,8で受けられる。すなわち、複数配線層部3
は、リッド22とベースをなすセラミック基板2に挟ま
れて圧縮荷重Pを受けることになるが、金属柱(群)
8,8は樹脂絶縁層(ポリイミド)3a〜3dよりはる
かにヤング率が大きいので、その圧縮荷重のほとんどは
金属柱(群)8,8で受けられる。したがって、配線ボ
ード42への実装時にかかる圧力による複数配線層部
(樹脂絶縁層)3の圧縮変形は実質上生じず、したがっ
て、導体配線層6は断線に至らない。なお、本例では圧
力支持手段を銅製の金属柱8としたことから、信号配線
やグランド配線などを兼ねることもできる。
【0019】ところで、セラミック基板上のポリイミド
等の複数配線層部(Cu−PI)中に圧力支持手段とし
て上記のような金属柱8,8を形成するには、その複数
配線層部3の成形とともに、つまりその導体配線層6及
び層間接続用のビア7の成形と同一工程で製造すること
ができる。詳しくは次記するが、このように製造する場
合には、複数配線層部3を形成する工程において、フォ
トマスクのパターンを変更するだけでよく、別途独立の
工程を要しないことからコストアップを招くこともな
い。なお、上記のように基板2をセラミック基板とする
場合には、例えばアルミナ粉体などのセラミック粉末に
有機溶剤等を加えてドクターブレード法により成形した
グリーンシートに、モリブテンやタングステン等の高融
点金属ペーストをスクリーン印刷したり、シートに穿孔
して金属ペーストを充填する等した後に焼成すればよ
い。また、積層構造の場合にはこれを所定枚数積層、圧
着して同時焼成することで形成される。
【0020】さて次に、こうして焼成され、表面が研磨
仕上げされたセラミック基板の一主面に複数配線層部3
を形成する際に同時に上記の金属柱8を形成する好適な
製法について説明する。すなわち、図7−Aに示したよ
うに、セラミック基板2の一主面である複数配線層部の
形成面(上面)に、金属薄膜(例えば、Ti−Cu)8
aをスパッタリングし、その上にレジスト51を塗布し
て金属柱の部位を図示しない導体配線層及びビアのカバ
ーパッド部位と同様に露光・現像し(図7−B)、これ
らの部位に電解メッキ法によりCuメッキをし、金属柱
の一部をなすカバーパッド8bを図示しないビアのカバ
ーパッド及び導体配線層と同時に形成する(図7−
C)。なお、ここでCuメッキに続いて薄くNiメッキ
を施してもよい。後述するエッチング工程(図7−F)
において、金属薄膜8aのうちCuを除去する際にカバ
ーパッド8bや導体配線層の表面がエッチングされるの
を防ぐためである。
【0021】次いでレジスト51を除去し、再度レジス
ト52を塗布し、カバーパッド8bの略中央上面を図示
しない層間導通用のビア形成部位と同様に露光・現像に
より開口させ(図7−D)、その部位に前と同様にCu
メッキをして柱状部位8cを図示しないビアと同時に形
成する(図7−E)。なお、ここで再度レジスト52を
塗布・露光・現像してCuメッキをするのは、層間導通
用のビアの形成と同一工程で金属柱を形成するためであ
る。この工程においても、Cuメッキに続いて薄くNi
メッキを施しておくとよい。柱状部8cの上面やビアの
上面を次記するエッチング工程(図7−F)において保
護するためである。そして、再度レジスト52を除去
し、スパッタによる金属薄膜8aの不要部位をエッチン
グにより除去する(図7−F)。その後、ポリイミド層
3aを塗布形成してキュアし(図7−G)、その表面を
研磨して平坦にする(図7−H)。かくして第1層目の
配線層部が形成されると同時に、その部位の金属柱部分
18が形成される。なお、図7−Eに示す柱状部8cの
メッキ工程において、Cuメッキに続いてNiメッキを
した場合にはこの研磨によってNiメッキ部分は除去さ
れる。
【0022】以後は第1層目のポリイミド層3aの表面
にTi−Cuをスパッタすることから始めて、図7−A
〜Fの工程を繰り返し、その金属柱部分の上に第2層目
の金属柱部分28を積み上げ形成し(図7−I)、そし
て図7−G、Hの工程を繰り返して第2層目の配線層部
を形成し、さらに、これらの工程を所定回数繰り返し、
最後のポリイミド層3dの表面に金属薄膜(Ti−C
u)8aをスパッタしてエッチングにより所定領域(リ
ッドの接合領域)にのみ金属層を形成し、その上にCu
メッキ層9を形成する(図7−J)。そして、パッドな
どの表面に腐食防止のため等のNiメッキ及びAuメッ
キすることで、図示しない導体配線層及びビアを備え、
さらに無数の金属柱8,8を備えた配線基板1が完成す
る。かくして、本製法によれば、従来の複数配線層部3
の形成と同じ工程で、フォトマスクのパターンを金属柱
分のみ変更するだけで、圧力支持手段としての金属柱
8,8が形成できるのでコストアップを招くこともな
い。
【0023】ところで、図3等に示した金属柱8は、柱
状部分が上に拡がったテーパ状となっているが、これ
は、フォトレジストの露光・現像条件によって、図7に
示すような垂直状にも、或いは逆テーパ状にも形成で
き、製造条件等から適当な形状を選択すればよい。な
お、このような金属柱8とする場合も含め、複数配線層
部3に設けられる圧力支持手段は、導体配線層6を配置
する上で支障がなく、かつ実装時における圧力により複
数配線層部3をなす絶縁樹脂層3a〜3dの圧縮変形が
防止されるように、正方形や円形など適宜の横断面形状
や断面積で適数、適宜のピッチで、少なくともリッドが
接する領域内の適所に配置するよう設計すればよい。
【0024】ただし、上記手法により金属体を形成する
ときは導体配線層と同じ材質となるが、本発明における
圧力支持手段はこれに限定されるものではない。すなわ
ち、本発明における圧力支持手段は、少なくともリッド
が接合される領域の複数配線層部に配置されており、そ
の複数配線層部の厚さが導体配線層に断線等の欠陥を招
くような圧縮変形とならないものであればよく、本発明
の要旨を逸脱しない範囲でその材質等は種々設計変更し
て具体化することができる。また、上記においては、リ
ッド22を複数配線層部3に半田付けにより接合した例
を示したが、エポキシ樹脂等の接着剤によって接合して
もよい。なお接着剤によって接合する場合には、ポリイ
ミド層3dの表面のリッド接合領域に金属薄膜やCuメ
ッキ層9等を設けないようにすることもできる。Cuメ
ッキ層がなくても接着できるからである。
【0025】なお、上記したようにこのような金属柱等
の金属体からなる圧力支持手段は、圧力支持(耐荷重)
のみを目的として設けても良いが、信号配線、グランド
配線の電気的接続を兼ねることも可能である。また、複
数配線層部の絶縁層をなす樹脂がポリイミドでなく、こ
れに代わる樹脂で圧縮変形されやすいものが使用される
場合でも同様の効果があることは明らかである。さら
に、上記において配線基板の基板(ベース)はセラミッ
クとしたが、本発明はこれがガラスエポキシ樹脂のよう
な樹脂製のものであっても同様に具体化できる。また、
上記のLGA型配線基板は、集積回路チップをフリップ
チップ接続方式で搭載したもので説明したが、ワイヤボ
ンディング方式のものでも適用できることはいうまでも
ない。
【0026】
【実施例】本発明に係る配線基板の実施例サンプルを上
記製法で次の仕様の下で20個製造し、これにリッドを
接合して電子部品パッケージとし、これを従来と同様に
して配線ボードへ試験的に実装し、その際の導体配線層
の断線発生率を確認した。なお、このサンプルは、ベー
スをなす基板がセラミックで、その平面外形が□40m
m、厚さ1.0mm、裏面のパッドはピッチが1.0m
mで数は約1400パッドである。そして、これに形成
された複数配線層部は、導体配線層5層/ポリイミド5
層、配線幅25μm、導体配線層の厚さ5μm、複数配
線層部の総厚さが約150μmのものであり、リッド接
合エリアは外径が□40mm、内径□20mmの幅10
mmの正方形枠状である。なお、金属柱は、平均横断面
寸法が□50μm、ピッチ0.5mmで、その数は約4
000である。そして、実装時の圧力Pは100Kg
(1金属柱が受ける圧力は約25g)である。本実施例
による実装試験の結果は断線発生率0%であった。因み
に、このような金属柱を設けない比較例では断線発生率
20%であった。
【0027】
【発明の効果】本発明のLGA型配線基板によれば、リ
ッドが接する領域、つまり配線ボードへの実装時にかか
る圧力を受ける領域の複数配線層部に圧力支持手段が形
成されているため、スプリングコネクタを介して配線基
板と配線ボードとの各パッド間の圧力は、樹脂絶縁層で
なく主としてその圧力支持手段で受けられる。したがっ
て、その圧力の受圧領域の複数配線層部が圧縮変形する
ことが防止される結果、せん断力により複数配線層部中
の導体配線層の断線等の致命的な欠陥の発生が防止さ
れ、信頼性の向上が図られる。
【0028】そして、圧力支持手段を、前記複数配線層
部をその厚さ方向に貫通状に形成された複数の金属体と
したものでは、樹脂絶縁層に比して変形しにくいので効
率よく圧力を受けることができ、さらに信号配線、グラ
ンド配線の電気的配線を兼ねることもできる。さらに、
この金属体を、前記複数の導体配線層および前記樹脂絶
縁層を貫通するビアの有する高さ方向の材質及び構成と
同じ材質及び構成で形成したものでは、導体配線層やビ
アを形成する工程で同時に成形できるので、別途独立の
工程を要せず、したがってコストアップを招くことなく
本発明を実現できる。
【図面の簡単な説明】
【図1】本発明にかかるLGA型配線基板を説明する平
断面概念図であり、図2のB−B線断面図。
【図2】図1のA−A線断面図。
【図3】図2のC部拡大図。
【図4】図1の配線基板に集積回路チップを搭載してリ
ッドを固着した集積回路パッケージの断面図。
【図5】図4のパッケージを配線ボードに実装した状態
の断面図。
【図6】図5において、複数配線層部に設けた圧力支持
手段が圧力を受けている状態の説明用部分拡大図。
【図7】図1の配線基板及び金属柱を製造する工程の説
明図。
【図8】従来のLGA型配線基板に集積回路チップを搭
載してリッドを固着した集積回路パッケージの断面図。
【図9】図8のパッケージを配線ボードに実装した状態
の断面図。
【図10】アルミナ等のセラミック基板に、ポリイミド
樹脂等を絶縁層として導体配線層とこの樹脂を交互に積
層して複数配線層部を形成してなる配線基板の断面図。
【図11】セラミック基板の表面に、導体配線層とポリ
イミド等の樹脂絶縁層とが交互に積層された複数配線層
部を形成した配線基板にリッドを固着した集積回路パッ
ケージを配線ボードに実装した場合の複数配線層部の圧
縮変形状態を説明する図。
【符号の説明】
1 集積回路用配線基板 2 基板 2a 基板の表面 3 複数配線層部 3a〜3d 樹脂絶縁層 6 導体配線層 8 金属体(圧力支持手段) 22 リッド W リッドが接する領域をなす幅

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 基板の表面に、複数の導体配線層が樹脂
    絶縁層を介して形成された複数配線層部を有し、その複
    数配線層部にリッドが接合されるように構成された電子
    部品用配線基板において、少なくとも前記リッドが接合
    される領域の前記複数配線層部に、該リッドを介して該
    複数配線層部にかかる圧力を支持するように形成された
    圧力支持手段が設けられていることを特徴とする電子部
    品用配線基板。
  2. 【請求項2】 前記圧力支持手段が、前記複数配線層部
    をその厚さ方向に貫通状に形成された複数の金属体であ
    ることを特徴とする請求項1記載の電子部品用配線基
    板。
  3. 【請求項3】 前記金属体が、前記複数の導体配線層お
    よび前記樹脂絶縁層を貫通するビアの有する高さ方向の
    材質及び構成と同じ材質及び構成で形成されていること
    を特徴とする請求項2記載の電子部品用配線基板。
  4. 【請求項4】 前記金属体が、前記複数の導体配線層お
    よび前記樹脂絶縁層を貫通するビアと同時に形成された
    ものであることを特徴とする請求項2記載の電子部品用
    配線基板。
  5. 【請求項5】 基板の表面に、複数の導体配線層が樹脂
    絶縁層を介して形成された複数配線層部を有する電子部
    品用配線基板と、該電子部品用配線基板の該複数配線層
    部の表面に搭載された電子部品と、前記電子部品用配線
    基板の前記複数配線層部の表面に接合されて該電子部品
    を封止し、かつ、該接合領域において、該複数配線層部
    をその厚さ方向に押圧するためのリッドとを有し、前記
    複数配線層部のうち該リッドが接合される領域に、該リ
    ッドによってかけられる前記圧力を支持するように形成
    された圧力支持手段が設けられていることを特徴とする
    電子部品パッケージ。
JP8239718A 1996-08-21 1996-08-21 電子部品用配線基板及び電子部品パッケージ Pending JPH1065034A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8239718A JPH1065034A (ja) 1996-08-21 1996-08-21 電子部品用配線基板及び電子部品パッケージ
US08/914,610 US5901050A (en) 1996-08-21 1997-08-21 Wired base plate and package for electronic parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8239718A JPH1065034A (ja) 1996-08-21 1996-08-21 電子部品用配線基板及び電子部品パッケージ

Publications (1)

Publication Number Publication Date
JPH1065034A true JPH1065034A (ja) 1998-03-06

Family

ID=17048900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8239718A Pending JPH1065034A (ja) 1996-08-21 1996-08-21 電子部品用配線基板及び電子部品パッケージ

Country Status (2)

Country Link
US (1) US5901050A (ja)
JP (1) JPH1065034A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016032097A (ja) * 2014-07-25 2016-03-07 京セラサーキットソリューションズ株式会社 配線基板

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351389B1 (en) * 1996-05-07 2002-02-26 Sun Microsystems, Inc. Device and method for packaging an electronic device
JP3982876B2 (ja) * 1997-06-30 2007-09-26 沖電気工業株式会社 弾性表面波装置
US5893726A (en) * 1997-12-15 1999-04-13 Micron Technology, Inc. Semiconductor package with pre-fabricated cover and method of fabrication
JP3380151B2 (ja) * 1997-12-22 2003-02-24 新光電気工業株式会社 多層回路基板
US6198168B1 (en) 1998-01-20 2001-03-06 Micron Technologies, Inc. Integrated circuits using high aspect ratio vias through a semiconductor wafer and method for forming same
US6090636A (en) * 1998-02-26 2000-07-18 Micron Technology, Inc. Integrated circuits using optical waveguide interconnects formed through a semiconductor wafer and methods for forming same
US6150188A (en) 1998-02-26 2000-11-21 Micron Technology Inc. Integrated circuits using optical fiber interconnects formed through a semiconductor wafer and methods for forming same
US6426878B2 (en) * 1998-06-15 2002-07-30 Nec Corporation Bare chip carrier utilizing a pressing member
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6219237B1 (en) 1998-08-31 2001-04-17 Micron Technology, Inc. Structure and method for an electronic assembly
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
US6046909A (en) * 1998-11-16 2000-04-04 Intel Corporation Computer card with a printed circuit board with vias providing strength to the printed circuit board
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
JP3577421B2 (ja) * 1999-01-25 2004-10-13 新光電気工業株式会社 半導体装置用パッケージ
US6255852B1 (en) 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
TWI239798B (en) 1999-05-28 2005-09-11 Toppan Printing Co Ltd Photo electric wiring substrate, mounted substrate, and the manufacture method of the photo electric wiring substrate
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP3825943B2 (ja) * 1999-09-06 2006-09-27 株式会社東芝 半導体パッケージ及び半導体パッケージ用プリント配線板
US6312978B1 (en) * 2000-01-07 2001-11-06 Ronald Leavitt Law Method for leadless die interconnect without substrate cavity
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
KR100411206B1 (ko) * 2001-02-19 2003-12-18 삼성전자주식회사 반도체 패키지
US7101770B2 (en) * 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6650010B2 (en) * 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7235457B2 (en) * 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
EP1520320B1 (de) * 2002-07-02 2012-09-26 Robert Bosch Gmbh Elektrisches bauelement, insbesondere mikroelektrisches oder mikroelektromechanisches hochfrequenzbauelement
DE10233641B4 (de) * 2002-07-24 2007-08-23 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
JP2004266074A (ja) * 2003-02-28 2004-09-24 Olympus Corp 配線基板
US6873040B2 (en) * 2003-07-08 2005-03-29 Texas Instruments Incorporated Semiconductor packages for enhanced number of terminals, speed and power performance
US7408258B2 (en) * 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same
JP4511278B2 (ja) * 2004-08-11 2010-07-28 三洋電機株式会社 セラミックパッケージ
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7582969B2 (en) * 2005-08-26 2009-09-01 Innovative Micro Technology Hermetic interconnect structure and method of manufacture
CN101322242B (zh) * 2006-02-15 2010-09-01 株式会社新王材料 气密密封用盖、电子器件收纳用封装体和气密密封用盖的制造方法
JP5418668B2 (ja) * 2010-03-16 2014-02-19 富士電機株式会社 半導体装置
JP5930980B2 (ja) * 2013-02-06 2016-06-08 三菱電機株式会社 半導体装置およびその製造方法
DE102015121979B4 (de) * 2015-12-16 2022-08-18 Rf360 Technology (Wuxi) Co., Ltd. Gehäuse für ein elektrisches Bauelement und Verfahren zur Herstellung eines Gehäuses für ein elektrisches Bauelement
KR102019355B1 (ko) * 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
JP2019149420A (ja) * 2018-02-26 2019-09-05 富士通株式会社 基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2633692B2 (ja) * 1989-08-03 1997-07-23 株式会社東芝 半導体試験方法
US5230759A (en) * 1989-10-20 1993-07-27 Fujitsu Limited Process for sealing a semiconductor device
US5168344A (en) * 1990-08-15 1992-12-01 W. R. Grace & Co. Conn. Ceramic electronic package design
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
JPH0713231A (ja) * 1993-06-18 1995-01-17 Canon Inc カメラのストロボシステム
JPH07235768A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 薄膜多層配線基板の製造方法
JPH08167672A (ja) * 1994-12-13 1996-06-25 Sony Corp 半導体装置用複合多層基板およびその製造方法
US5635767A (en) * 1995-06-02 1997-06-03 Motorola, Inc. Semiconductor device having built-in high frequency bypass capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016032097A (ja) * 2014-07-25 2016-03-07 京セラサーキットソリューションズ株式会社 配線基板

Also Published As

Publication number Publication date
US5901050A (en) 1999-05-04

Similar Documents

Publication Publication Date Title
JPH1065034A (ja) 電子部品用配線基板及び電子部品パッケージ
JP3401767B2 (ja) 多層セラミック基板およびその製造方法
US5734560A (en) Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic sturctures including the cap
US6399892B1 (en) CTE compensated chip interposer
US5686702A (en) Polyimide multilayer wiring substrate
US7653991B2 (en) Method for manufacturing printed circuit board having embedded component
EP1804562B1 (en) Composite multilayer substrate and its manufacturing method
KR100385766B1 (ko) 외부 접속 전극들에 대응하여 분리 제공된 수지 부재들을구비하는 반도체 디바이스
US7569925B2 (en) Module with built-in component
JP2011501410A (ja) 頑健な多層配線要素および埋設された超小型電子素子とのアセンブリ
CN106057749B (zh) 半导体封装件及其制造方法
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
JP3653452B2 (ja) 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
JP4806356B2 (ja) 単一のバイアにより固定されたパッドをもつ多層セラミック基板
US5736789A (en) Ball grid array casing for integrated circuits
US20030153171A1 (en) Wafer level package with air pads and manufacturing method thereof
JPH05102382A (ja) I/oピンの修理構造および修理方法
JP4907178B2 (ja) 半導体装置およびそれを備えた電子機器
US20060097400A1 (en) Substrate via pad structure providing reliable connectivity in array package devices
KR20040047566A (ko) 신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속
US7999380B2 (en) Process for manufacturing substrate with bumps and substrate structure
JP2001298046A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000261152A (ja) プリント配線組立体
KR100701695B1 (ko) 칩 사이즈 패키지
JP2623980B2 (ja) 半導体搭載用リード付き基板の製造法