KR20040047566A - 신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속 - Google Patents

신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속 Download PDF

Info

Publication number
KR20040047566A
KR20040047566A KR1020030074117A KR20030074117A KR20040047566A KR 20040047566 A KR20040047566 A KR 20040047566A KR 1020030074117 A KR1020030074117 A KR 1020030074117A KR 20030074117 A KR20030074117 A KR 20030074117A KR 20040047566 A KR20040047566 A KR 20040047566A
Authority
KR
South Korea
Prior art keywords
vias
center
layer
multilayer ceramic
substrate
Prior art date
Application number
KR1020030074117A
Other languages
English (en)
Inventor
재니트 조즈위크
그레고리 마틴
린다 랩
스리니바사 레디
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20040047566A publication Critical patent/KR20040047566A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09454—Inner lands, i.e. lands around via or plated through-hole in internal layer of multilayer PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

보다 큰 접촉 패드들과 관련된 다수의 응력-관련 결함 모드를 제거하기 위하여, 후막 패드들이 소형 박막의 금속 접촉부 또는 스트랩들로 대체된다. 이 스트랩들은 고정된 I/O 패드 구성과 관련된 프로세스보다 단순한 제조 프로세스를 가능하게 한다. 위의 기판 층 내의 복수의 비아들에 전기적으로 접속된 단일 비아는 단일 네트의 신뢰도를 증가시키기 위해 도입되며, 기생 캐패시턴스 및 전기적 누설의 감소를 통해 고주파 응용을 제공한다. 스트랩은 기판 중심을 향하도록 배치된다. 내부 스트랩 비아들의 위치가 더 낮은 여전히 동일한 I/O 캡쳐 패드 내의 로컬 간격 대 중심 지점으로 방향이 재설정되고, 기판의 중심을 향하면, 단일 비아들은 기판 중심에 가장 근접한 스트랩 단부에 배치된다.

Description

신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속{ENHANCED HIGH-FREQUENCY VIA INTERCONNECTION FOR IMPROVED RELIABILITY}
본 발명은 표면에 장착된 피쳐(feature)의 기계적/전기적 신뢰도를 개선시키도록 설계된 다층 세라믹 기판에 관한 것이다. 보다 구체적으로, 본 발명은, 선정된 위치에서 기판 중심을 향하는 금속 스트랩(strap)에 의해 도전 접속된 복수의 비아(via)를 포함하고, 기판의 중심에 가장 근접하게 지향 배치된 특정 비아들을 포함하는 세라믹 기판 및 그 제조 방법에 관한 것이다.
반도체 기술이 점차 높은 속도 및 높은 신뢰도로 이동함에 따라, 고성능의 세라믹 패키징은 집적 회로 설계에 필수 요건이 된다. 고주파 고성능의 전자 패키지 내에서, 최종 기판의 다수 층에서의 다수의 도전성 비아의 병렬 경로에 의해 전기적 누설이 증폭된다. 적층된 기판 내의 매립된 도전체 레벨 사이의 상호 접속은 보통 다수 층의 적층 이전에 형성된 복수의 비아를 통해 달성된다. 이상적으로는 소수의 비아가 원하지 않는 기생(parasitic) 캐패시턴스 및 결과적인 누설을 감소시킨다. 설계 제한에서, 다수 층 사이의 신호 피쳐를 접속할 때, 병렬 경로 누설을 제거하고 고주파의 전기적 성능 요건을 유지하기 위하여, 단일 층에서 하나의비아만이 최적화에 바람직하다. 점검되지 않은 상태로 남겨지는 경우, 기생 캐패시턴스는 기판의 고주파 성능 특성을 좌우한다. 따라서, 단일 비아를 구비한 층은, 기능적으로 그리고 신뢰도 있게 달성될 수 있는 경우, 고주파 신호 네트(net)의 동작 신뢰도를 증가시킨다.
세라믹 기판과 인쇄 회로 기판(PCB) 간의 전기적 접속의 신뢰도는 예를 들면, 상기 세라믹 기판과 인쇄 회로 기판 간의 열 팽창 계수(CTE)의 차, 상기 세라믹 기판과 인쇄 회로 기판 간의 비교 강도(comparative stiffness), 땜납 어레의 크기 및 땜납 접합부의 높이를 포함하는 다수의 파라미터에 의해 대개 영향을 받는다. 상기 세라믹 기판과 인쇄 회로 기판은 열적 사이클링 동안 팽창 및 수축되어, 상기 2개의 기판 간의 땜납 접속부에 변형(strain)이 발생되며, 땜납 어레이의 중심에 대해 최외각 접속부에 가장 많은 변형이 발생된다. 이 방식으로, 반복적인 열적 사이클링은 결과적으로 땜납 접속부를 열화(fatigue)시켜 결함을 초래하며, 세라믹 기판과 인쇄 회로 기판 간의 전기적 경로의 개방 또는 불연속성을 초래한다. 이 변형을 감소시킬 수 있는 적층 기판의 설계는 궁극적으로 기판의 수명과 신뢰도를 증가시킨다.
통상적으로, 다층 세라믹 기판은 다음의 통상의 방법에 의해 제조된다. 우선, 유리 세라믹의 그린 시트를 통해 복수의 구멍이 형성되고, 이 구멍은 구리 페이스트로 채워져 복수의 비아가 형성된다. 다음으로, 그린 시트 상에 구리 페이스트가 스크린-인쇄(screen-print)되어 비아에 접속된 복수의 후막 패드를 형성하며, 복수의 후막 패턴이 후막 패드에 접속된다. 다음으로, 그린 시트가 건조된다. 다수의 그린 시트는 이 방식으로 준비되고, 적층된 후 열 및 압력의 인가(application)를 통해 함께 접합된다. 다음으로, 접합된 그린 시트(green sheet)는 다층 세라믹 기판을 제조하기 위해 신터링(sinter)된다.
전기적 성능 요건이 엄격하지 않은 경우, 다수의 리던던트(redundant) 비아가 내부 앵커 패드(anchor pad)에 I/O 패드를 접속하기 위해 사용될 수 있다. 일반적으로, 다수의 비아는 I/O 패드 등의 후속하는 표면 피쳐 영역 내에 설치(fit)되는 만큼의 많은 비아를 허용하도록 배열된다. 그러나, 전기적 연속성을 제공하고 보장하기 위하여, 제1 층으로부터의 각각의 비아는 제2 층으로부터의 대응 비아와 함께 정렬된다. 이에 대한 예외를 요코야마 등에 의해 1996년 8월 27일에 특허된 "다층 세라믹 기판의 제조 방법"이라는 제목의 미국 특허 제5,549,778호에서 찾아볼 수 있다. 상기 미국 특허에서, "더미" 비아는 표면 피쳐(패드)를 하부 세라믹에 고정(anchor)시키는 데 도움이 되는 것으로 개시되어 있다. 이 더미 비아는 기능적이지 않고(nonfunctioning), 단지 표면 피쳐의 고정에 기계적으로 도움을 주는 역할만을 한다. 더미 비아는 하부 층의 비아와의 전기적 연속성을 제공하지 않는다.
다수의 리던던트 비아는 고주파의 고성능 패키지에 악영향을 미칠 수 있다. 기생적 손실은 고주파에서 증가되며, 상기 손실은 각 층에 도입된 병렬 비아 경로 수에 의해 증폭된다. 또한, 고정된 패드 형태에서, 오리지널 비아 구조는 패키지의 다음 층에서 신호 비아와 일렬로 상호 접속 비아를 배치한다. 이로 인해, 높은 로컬 간격 대 중심 지점(DNP : Distance-to-Neutral Point)에서 높은 응력 위치이며, 기계적 열적 사이클링 동안 비아가 인장 및 전단 응력(tensile and shear) 하에서 응력을 받아 초기 결함 위치가 되는, I/O 패드 상의 최외각 또는 중심 위치에 비아가 위치하는 경우가 있다. 이러한 조건하에서 비아는 열화 및 파괴된다. 비아는 기판 중심으로부터 멀리 배치될 수록, 보다 높은 응력과 보다 많은 변형이 발생된다.
파사노 등에 의해 2001년 11월 6일에 특허된 "고정된 패드를 갖는 다층 세라믹 기판"이라는 제목의 미국 특허 제6,312,791호에서, 다수의 비아는 제1의 기저층의 표면 패드에 고정되며, 상기 고정된 비아 중 적어도 하나는 그 위에서 다른 층의 비아와 전기적으로 접촉된다. 특히, 상기 미국 특허는 외부 패드가 다층 세라믹 기판에 부착되고, 상기 기판이 복수의 비아에 의해 기판의 중간 패드에 고정되며, 복수의 비아가 제2 복수의 비아에 의해 기판의 내부 패드에 고정되는 것을 개시하고 있다. 각각의 예에서, 후막 접촉 패드가 이용되어 비아 사이의 전기적 연속성을 형성한다. 또한, 다수의 비아는 최내부 층에 형성되어 I/O 패드에 접속된다. 외부 층은 하부층의 단일 비아에 전기적으로 접속된 단일 비아를 갖는 것으로 도시된다. 중요하게도, 비아를 기판 중심에 보다 가깝게 배치함으로써 비아에 대한 인장 및 전단 응력을 감소시키려는 시도가 없었다.
본 발명의 목적은 종래의 문제점과 결함을 고려하여, 개선된 고주파 신뢰도와 높은 전기적 성능을 갖는 복수의 비아를 구비한 다층 세라믹 기판을 제공하는 것이다.
본 발명의 다른 목적은 고주파 응용(application) 하에서 기생 캐패시턴스 또는 전기적 누설을 증가시키지 않는 표준 비아 그리드(grid)를 갖는 복수의 비아를 구비한 다층 세라믹 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 높은 로컬 간격 대 중심 지점 비아 상의 초기 결함을 제거하는 복수의 비아를 구비한 다층 세라믹 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 전자 패키지를 위한 증가된 이용 공간을 허용하는 복수의 비아를 갖는 다층 세라믹 기판을 제공하는 것이다.
본 발명의 또 다른 목적 및 이점은 부분적으로 자명할 것이며 명세서로부터 부분적으로 분명할 것이다.
도 1은 본 발명의 다층 세라믹 기판의 단면도.
도 2는 중심 비아와 함께 그 주변에 다수의 비아를 갖는 I/O 패드의 평면도.
도 3은 금속 스트랩에 부착된 BSM-1 층의 단일 중심 비아의 개략 평면도.
도 4는 복수의 스트랩이 기판 중심을 향해 벡터링(vector)된 도 3의 금속 스트랩-단일 비아 구성도.
도 5는 기판 중심에 가장 근접한 위치에 부착된, 단일 비아를 가진 4개의 다중 스트랩의 평면도.
도 6은 그 위의 I/O 패드의 풋프린트에 관해 도시된 각각의 단일 비아를 묘사하는 다층 세라믹 기판의 평면도.
<도면의 주요 부분에 대한 간단한 설명>
10 : 다층 세라믹 기판
12 : 제1 외부층
14 : 다수의 비아
16 : 제2 층
18 : 단일 비아
20 : 금속 배선
22 : I/O 패드
24 : 중심 비아
26 : 패드
당업자에게 명확해질 상기한 목적 및 이점과 다른 목적 및 이점은 본 발명에서 달성되며, 본 발명의 제1 양상은, 제1 외부층 및 제1 외부층에 인접한 제2 층을 포함하고, 상부에 도전체를 갖는 복수의 세라믹 층; 제1 외부층으로부터 제2 층으로 연장되는 복수의 비아; 복수의 비아에 대응하고 상기 비아를 접촉시키는 제2 층 상의 복수의 금속 스트랩을 포함하는 다층 세라믹 패키지에 관한 것이다. 제1 외부층은 복수의 접촉 패드를 포함하고, 상기 접촉 패드 각각은 복수의 비아의 일부에 전기적으로 접속된다. 아울러, 복수의 금속 스트랩 각각은 단일 비아에 접속되며, 그 결과 비아 부분 각각은 금속 스트랩의 단일 비아 각각에 전기적으로 접속된다. 금속 스트랩은 길이 및 폭을 가지며, 그 길이는 폭보다 크고 접촉 패드 직경 사이에서 연장되며 적어도 접촉 패드 직경만큼 길다.
다층 세라믹 패키지는 또한 접촉 패드 각각에 전기적으로 접속된 중심 비아를 포함하며, 상기 중심 비아 각각은 단일 비아 중 하나에 대응하고, 개별적으로 상기 비아 중 하나에 전기적으로 접속된다. 모든 금속 스트랩은 제2 층의 중심을 향하는 방식으로 정렬된다.
제2 양상에 있어서, 본 발명은 중심 비아를 포함하는 복수의 I/O 패드 비아를 각각 갖는 복수의 I/O 패드를 구비한 제1 외부층; 각각이 복수의 I/O 패드 비아 중 일부 및 각각의 I/O 패드 중심 비아의 하부에 배치되며 상기 복수의 I/O 패드 비아 중 일부 및 각각의 I/O 패드 중심 비아와 전기적으로 접촉되는, 각각의 I/O 패드에 대응하는 제2 층의 복수의 단일 비아; 및 각각이 제2 층에서의 단일 비아 각각에 대응하고, 복수의 I/O 패드 비아의 일부 및 중심 비아와 단일 비아를 전기적으로 접속하는 복수의 금속 스트랩을 포함하는, 기판 중심을 갖는 다층 세라믹 기판에 관한 것이다. 상기 다층 세라믹 패키지는 상기 제2 층의 중심을 향하는 방식으로 금속 스트랩이 정렬되는 것을 포함한다. 복수의 I/O 패드 비아는 I/O 패드 주위에 원형으로 배치되어 주변 비아 및 중심 비아를 형성한다. 각각의 단일 비아는 기판 중심에 가장 근접한 주변 비아 바로 밑에 배치된다.
제3 양상에 있어서, 본 발명은 제1 그린 시트에 복수의 구멍을 형성하는 단계; 제1 그린 시트에 복수의 비아를 형성하는 단계; 각각이 복수의 비아 중 일부에 접속되는 복수의 도전성 금속 스트랩을 형성하는 단계; 및 복수의 제2 비아를 갖는 제2 그린 시트에 상기 제1 그린 시트를 적층하여 접합하는 단계를 포함하는, 기판 중심을 갖는 다층 세라믹 기판의 제조 방법에 관한 것이다. 제1 그린 시트에서 복수의 비아 각각은 복수의 도전성 금속 스트랩으로부터 그 자신의 금속 스트랩에 개별적으로 대응하며, 그 결과 각각의 금속 스트랩에 전기적으로 접속된 단일 비아가 존재한다. 또한, 금속 스트랩은 기판 중심을 향하도록 배치된다. 복수의 비아를 형성하는 단계는 구리 페이스트, 구리 합금, 니켈 또는 은으로 구멍을 채우는 단계를 더 포함한다. 제2 그린 시트에서 복수의 비아 중 일부는 I/O 패드에 접속될 수 있다. 도전성 금속 스트랩은 제1 그린 시트 표면 상에 스트랩 형상의 스크린-인쇄 금속 페이스트로 구성될 수 있다. 각각의 단일 비아는 기판 중심에 가장 근접한 금속 스트랩 상의 지점에 위치할 수 있다. 상기 방법은 복수의 비아 및 I/O 패드를 각각 갖는 복수의 그린 시트에 제1 및 제2 그린 시트를 적층 및 접합하는 단계를 더 포함한다.
신규한 것으로 믿어지는 본 발명의 특징 및 본 발명의 소자 특성은 첨부된 특허청구범위에서 구체적으로 설명된다. 도면은 설명을 위한 것이지 스케일링을 위해 도시되는 것이 아니다. 그러나, 본 발명 자체, 즉 구성 및 동작 방법 둘 다에 관해서는 첨부된 도면과 함께 제공되는 상세한 설명을 참조로 가장 잘 이해될 수 있다.
실시예
본 발명의 바람직한 실시예를 설명함에 있어서, 도 1 내지 도 6이 참조될 것이며, 동일한 도면 부호는 본 발명의 동일한 특징을 나타낸다. 본 발명의 특징은 반드시 도면에서 스케일링되는 것은 아니다.
일반적으로 BSM-1 층이라 하는, 다층 세라믹 구조의 기저부로부터의 제1 층은 BSM 층이라고 하는 그 위의 층으로부터 복수의 비아를 접촉하기 위한 접촉 패드를 포함한다. 다층 세라믹 기판을 포함하는 세라믹은 가장 바람직하게는 고성능 저온의 동시 소성(cofired) 세라믹이다. 그러나, 본 발명은 그 표면 패드의 신뢰도가 중요한(of a concern) 모든 세라믹 기반 부품(component)에 대한 적용 가능성을 가질 수 있다. 접촉 패드는 보통 후막 패드이며, 이것은 종래 기술에서 이전에 개시된 바와 같은 고정된(anchored) I/O 패드일 수 있다. 후막 접촉 패드의 넓은 풋프린트(foot print), 그 두께 및 복수의 비아에 대한 다수의 접합점은 기생 캐패시턴스로 인한 손실을 제공한다. 후막 패드를 작고 얇은 금속 접촉부 또는 스트랩으로 대체함으로써 층 내의 고주파에서 캐패시턴스 관련 손실을 최소화한다. 통상적으로, 다층 세라믹 기판의 최외각(BSM) 층은 다수의 비아를 가지며, 상기 비아는 하부에서 다수의 비아에 접속되는 다수의 I/O 패드에 접촉된다. 본 발명은 BSM 층의 다수의 비아를 내부 또는 하부(BSM-1) 층의 단일 비아에 전기적으로 접속시키는 데에 I/O 패드 대신에 스트랩을 이용하여 이 구조를 단순화시킨다. 고주파 고성능의 전자 응용에서, 최소 수의 비아로 층 사이에서 신호 피쳐를 접속하는 경우에 병렬 경로를 감소시키고 고주파 전기 성능 요건을 유지하는 것이 바람직하다. 결과적으로, 상부층의 복수의 비아에 전기적으로 접속되는 단일 비아를 이용한 설계는 신호 네트의 신뢰도를 증가시키며, 보다 높은 주파수 응용을 제공한다.
도 1에서 도시된 바와 같이, 본 발명의 다층 세라믹 기판(10)은 중심 비아(24)를 포함하여 다수의 비아(14)를 갖는 BSM 층이라는 외부 또는 제1 층(12), 비아(14) 위에 위치한 I/O 패드(22), BSM-1 층이라는 하부 또는 제2 층(16)의 단일비아(18), 및 다르게는 내부 후막 패드 또는 앵커 패드인 것을 대체하고 단일 비아(18)를 다수의 비아(14) 및 중심 비아(24)와 전기적으로 접속시키는 단일 스트랩, 버스 바 또는 금속 배선(20)과 함께 도시되어 있다. 스트랩(20)은 보다 단순하게 제조할 수 있으며, 기판의 중심을 향하도록 배치될 수 있다. 일반적으로, 비아(14)는 도 2에 도시된 바와 같이, 원형으로 I/O 패드 또는 앵커 패드 주위에 배치된다. 이 비아는 보통 중심 비아(24)를 포함하는 패드(26)와 같은 후속하는 표면 피쳐 영역 내에 설치되는 만큼의 또는 도시된 것 만큼의 많은 비아(14)가 허용되도록 배열된다. 통상적으로, 상기 비아는 50 밀 피치 CBGA 땜납 접속부에서 사용되는 대략 600 내지 850 미크론의 I/O 패드 직경에 대해 50 및 150 미크론 사이에서 존재한다. 바람직한 비아 금속은 구리이지만, 니켈, 구리, 은 등의 합금도 사용될 수 있다. 비아 및 스트랩의 금속 함유량은 적어도 체적의 80%, 바람직하게는 100%이어야 한다. 도 2에 도시된 바와 같이, I/O 패드는 그 주변의 다수의 비아(14) 및 중심 비아(24)를 갖는다. 다음으로, 내부 앵커 비아 또는 스트랩 비아라는, 제2 층의 단일 비아는 도 1에서 이미 표시된 바와 같은 금속 스트랩을 통해 중심 비아에 전기적으로 접속된다.
통상적으로, 고성능의 고주파 패키지에서, 오리지널 비아 구조는 상기 패키지의 다음 층에서 신호 비아와 일렬로 상호 접속 비아를 배치한다. 도 3은 금속 스트랩(20)에 부착된 BSM-1 층의 단일 중심 비아(18)의 개략 평면도이다. I/O 패드 하부에서의 매립층의 단일 비아(18)는 보통 패드의 중심에 위치하며, 본 실시예에서는 특히 중심 비아(24) 하부에 위치한다. 점선(28)은 I/O 패드 풋프린트의 커버리지(coverage)를 나타낸다. 비아(18)는 스트랩의 중심에 도시되어 있다. 스트랩(20)은 I/O 패드의 주변의 한 단부로부터 다른 단부로 연장된다. 스트랩은 비아와 전기적 접촉을 이루기 위해 기판 층의 외부 표면 상으로 스크린 될 수 있다. 설명을 위해, 기판 중심의 방향은 화살표(27)로 표시된다. 단일 비아(18)는 기판 중심으로부터 멀어질 수록, 열적 리사이클링 동안 그리고 정상 동작하에서 보다 높은 인장 및 전단 응력을 받는다는 것이 중요하다. 아울러, BSM-1 층 내에 보다 적은 수의 비아가 존재할 수록, 고주파 응용에서는 보다 적은 기생 캐패시턴스 및 누설이 일반적이다. 다수의 I/O 패드가 세라믹 기판 상에 존재하기 때문에, 다수의 스트랩이 그 대체물로 존재한다.
또한, 스트랩(20)은 기판 중심을 향하도록 배치할 수 있다. 도 4는 기판 중심(34)을 향해 복수의 스트랩(20)이 벡터링되는 도 3의 금속 스트랩-단일 비아 구성을 도시하고 있다.
본 발명의 다른 실시예에서, 내부의 앵커 비아 또는 스트랩 비아의 위치가, 동일한 I/O 캡쳐 패드 내에서 여전히 더 낮은 로컬 간격 대 중심 지점으로 재설정되어 기판 중심을 향하게 되면, 단일 비아는 기판 중심에 가장 근접한 스트랩 단부에 배치된다. 이 배치는 더 낮은 인가 응력의 위치에 각각의 비아를 놓는다. 새로운 위치는 고성능 유리 세라믹 CBGA/CCGA 패키지 등의 복수의 비아를 갖는 다층 세라믹 기판의 신뢰도를 개선시킨다. 본 발명의 이 실시예는 낮은 로컬 간격 대 중심 지점에, 바람직하게는 위 층의 주변 비아 아래에 그와 전기적으로 접촉하게 층간 비아를 배치하기 위해 I/O 패드 상에서 이용 가능한 영역을 사용한다. 다음으로, 다음 층과의 접속 지점으로 신호 비아를 조깅(jog)하기 위해 앵커 층이 사용된다. 이 구성은 BSM-1 층 상에 풀-사이즈 I/O 패드의 제거로 인해 표면 상의 크랙(crack)의 잠재성을 제거하는 이점을 갖는다. 이 구성은 또한 높은 로컬 DNP 비아에 대한 초기 결함의 문제를 해결한다. 아울러, 이 구성은 또한 패키지에 대한 증가된 이용 공간을 허용하며, 이것은 콜드-스타트(cold-start) 응용 동안 이득이 되고, 보다 튼튼한 구조이며, 제조 상의 가변성을 수용할 수 있다.
도 5는 기판 중심(34)에 가장 근접한 위치에 단일 비아(32)가 부착된 4개의 다중 스트랩(30)의 평면도이다. 기판 중심까지의 보다 근접한 간격은 각각의 비아에 대한 응력 및 피로도를 상당히 감소시킨다. 스트랩(30)은 기판 중심(34)을 향하거나 기울어지며(angled), 상기 중심에 가장 근접하게 각각의 스트랩 단부가 배치된다. 바람직하게는, 각각의 단일 비아(32)는 그 위의 대표적 I/O 패드의 주변 비아에 대응한다. 도 6은 그 위의 I/O 패드(36)의 풋프린트에 관련하여 도시된 각각의 단일 비아(32)를 나타내는 다층 세라믹 기판의 평면도이다. 스트랩(30)은 점선 원으로 표시된 풋프린트를 갖는, 주변 비아(38)와 중심 비아(40) 중 적어도 하나에 단일 비아(32)를 접속시킨다.
본 발명은 층간 접속부와 관련된 비아의 수를 감소시킴으로써 고주파 동작 동안 다층 세라믹 기판의 누설 및 기생 캐패시턴스의 감소를 제공한다. 일 실시예에서, 기저부 표면 야금(BSM)으로부터의 제1 층, BSM-1 층에서, BSM 층으로부터 비아를 접촉하기 위한 각각의 접촉 패드는 금속 스트랩으로 대체된다. 스트랩은 I/O 패드의 직경을 가로지르고, 기판 중심 지점을 향하도록 정렬된다. 제2 실시예에서, 위의 층의 I/O 패드 비아에 금속 스트랩을 접속하는 비아는 기판 중심에 가장 근접한 스트랩 단부에 위치한다.
본 발명은 바람직한 특정 실시예와 함께 구체적으로 기술되었지만, 다수의 대안, 수정 및 변형이 전술한 상세한 설명으로서 당업자에게 명확해질 것이 분명하다. 따라서, 첨부된 특허청구범위는 본 발명의 권리 범위 및 기술적 사상을 벗어나지 않고 임의의 이러한 대안, 수정 및 변형을 포함할 것으로 판단된다.
본 발명은 층간 접속부와 관련된 비아의 수를 감소시킴으로써 고주파 동작 동안 다층 세라믹 기판의 누설 및 기생 캐패시턴스의 감소를 제공한다.

Claims (21)

  1. 다층 세라믹 패키지에 있어서,
    상부에 도전체들을 구비하고, 제1 외부층 및 상기 제1 외부층에 이웃하는 제2 층을 포함하는 복수의 세라믹 층 - 상기 제1 외부층 및 상기 제2 층은 각각 중심 위치를 가짐 - ;
    상기 제1 외부층으로부터 상기 제2 층으로 연장되는 복수의 비아; 및
    상기 복수의 비아들에 대응하고 이와 접촉하는 상기 제2 층 상의 복수의 금속 스트랩들
    을 포함하는 다층 세라믹 패키지.
  2. 제1항에 있어서, 상기 제1 외부층은, 상기 복수의 비아들의 일부에 각각 전기적으로 접속되는 복수의 접촉 패드들을 포함하는 다층 세라믹 패키지.
  3. 제2항에 있어서, 상기 복수의 비아들의 일부가 각각 상기 금속 스트랩의 단일 비아에 전기적으로 접속되도록, 상기 복수의 금속 스트랩들이 각각 상기 단일 비아에 접속되는 다층 세라믹 패키지.
  4. 제2항에 있어서, 상기 금속 스트랩들은 길이 및 폭을 가지며, 상기 길이는 상기 폭보다 크며, 상기 길이는 상기 접촉 패드를 직경 방향으로 가로질러 연장하는 다층 세라믹 패키지.
  5. 제3항에 있어서, 상기 각각의 접촉 패드에 전기적으로 접속된 중심 비아를 포함하고, 바로 위의 상기 중심 비아 각각이 상기 단일 비아들 중 하나에 대응하고 이에 개별적으로 접속되는 다층 세라믹 패키지.
  6. 제1항에 있어서, 상기 제2 층의 상기 중심 위치를 향하는 방식으로 상기 모든 금속 스트랩이 정렬되는 다층 세라믹 패키지.
  7. 기판 중심을 갖는 다층 세라믹 기판에 있어서,
    복수의 I/O 패드들을 구비한 제1 외부층 - 상기 각각의 I/O 패드들은 중심 비아를 포함하는 복수의 I/O 패드 비아들을 가짐 - ;
    상기 각각의 I/O 패드들에 대응하는 제2 층 내의 복수의 단일 비아들 - 각각의 상기 단일 비아들은 상기 복수의 I/O 패드 비아들 중 하나와 상기 I/O 패드 중심 비아들 중 하나의 하부에 위치하고 그와 전기적으로 접촉됨 - ; 및
    각각이 상기 제2 층 내의 각각의 상기 단일 비아들에 대응하고, 상기 복수의 I/O 패드 비아들 중 하나와 상기 I/O 패드 중심 비아들 중 하나에 상기 단일 비아들을 전기적으로 접속시키는 복수의 금속 스트랩들
    을 포함하는 다층 세라믹 기판.
  8. 제7항에 있어서, 상기 기판 중심을 향하는 방식으로 상기 금속 스트랩들이 정렬되는 다층 세라믹 기판.
  9. 제7항에 있어서, 상기 복수의 I/O 패드 비아가 상기 I/O 패드 주위에 원형으로 주변 비아와 상기 중심 비아를 형성하는 다층 세라믹 기판.
  10. 제9항에 있어서, 각각의 상기 단일 비아들은 상기 기판 중심에 가장 근접한 상기 주변 비아 바로 밑에 위치하는 다층 세라믹 기판.
  11. 제7항에 있어서, 상기 제2 층의 중심을 향하는 방식으로 상기 금속 스트랩이 정렬되는 다층 세라믹 기판.
  12. 제11항에 있어서, 각각의 상기 단일 비아들은 상기 제2 층의 중심에 가장 근접한 상기 주변 비아 바로 밑에 위치하는 다층 세라믹 기판.
  13. 기판 중심을 갖는 다층 세라믹 기판의 제조 방법에 있어서,
    제1 그린 시트에 복수의 구멍들을 형성하는 단계;
    상기 제1 그린 시트의 상기 구멍들 내에 복수의 비아들을 형성하는 단계;
    상기 복수의 비아들 중 일부에 각각 접속되는 복수의 도전성 금속 스트랩들을 형성하는 단계; 및
    제2의 복수의 비아들을 갖는 제2 그린 시트에 상기 제1 그린 시트를 적층 및 접합하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 각각의 금속 스트랩에 전기적으로 접속된 단일 비아가 존재하도록, 상기 제1 그린 시트의 상기 복수의 비아들 각각을 상기 복수의 도전성 금속 스트랩들로부터 그 자신의 금속 스트랩에 개별적으로 대응시키는 단계를 더 포함하는 방법.
  15. 제13항에 있어서, 상기 금속 스트랩들은 상기 기판 중심을 향하도록 배치하는 방법.
  16. 제13항에 있어서, 상기 복수의 비아들을 형성하는 단계는 상기 구멍들을 구리 페이스트, 구리 합금, 니켈 또는 은으로 채우는 단계를 포함하는 방법.
  17. 제13항에 있어서, 상기 제2 그린 시트의 상기 복수의 비아들 중 일부를 I/O 패드들에 접속시키는 단계를 더 포함하는 방법.
  18. 제13항에 있어서, 상기 복수의 도전성 금속 스트랩들을 형성하는 단계는 상기 제1 그린 시트의 표면 상에 금속 페이스트를 상기 스트랩들의 형상으로 스크린-인쇄하는 단계를 포함하는 방법.
  19. 제14항에 있어서, 상기 기판 중심에 가장 근접한 상기 금속 스트랩 상의 지점에 각각의 상기 단일 비아들을 배치시키는 단계를 더 포함하는 방법.
  20. 제13항에 있어서, 복수의 비아들 및 I/O 패드들을 각각 갖는 복수의 그린 시트들에 상기 제1 및 제2 그린 시트를 적층 및 접합하는 단계를 더 포함하는 방법.
  21. 제13항에 있어서, 적어도 하나의 비아에 각각 접속되는 복수의 도전성 금속 스트랩들과 함께 복수의 그린 시트들을 형성하는 단계를 더 포함하는 방법.
KR1020030074117A 2002-11-26 2003-10-23 신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속 KR20040047566A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/306,756 2002-11-26
US10/306,756 US6900395B2 (en) 2002-11-26 2002-11-26 Enhanced high-frequency via interconnection for improved reliability

Publications (1)

Publication Number Publication Date
KR20040047566A true KR20040047566A (ko) 2004-06-05

Family

ID=32325765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030074117A KR20040047566A (ko) 2002-11-26 2003-10-23 신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속

Country Status (3)

Country Link
US (1) US6900395B2 (ko)
KR (1) KR20040047566A (ko)
CN (1) CN100339982C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716907B1 (ko) * 2005-12-16 2007-05-10 동부일렉트로닉스 주식회사 반도체 소자의 패드 구조 및 그 형성 방법
WO2009120016A2 (ko) * 2008-03-25 2009-10-01 주식회사 아이엠텍 프로브 카드, 프로브 카드용 스페이스 트랜스포머 및 스페이스 트랜스포머 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1469450A1 (en) * 2003-04-18 2004-10-20 Barco N.V. Organic light-emitting diode display assembly for use in a large-screen display
US7166877B2 (en) * 2004-07-30 2007-01-23 Bae Systems Information And Electronic Systems Integration Inc. High frequency via
US7323787B2 (en) * 2005-01-25 2008-01-29 Alcatel Off-grid decoupling of ball grid array (BGA) devices and method
US20080035548A1 (en) * 2006-08-01 2008-02-14 Quos, Inc. Multi-functional filtration and ultra-pure water generator
US7868459B2 (en) * 2006-09-05 2011-01-11 International Business Machines Corporation Semiconductor package having non-aligned active vias
JPWO2008053833A1 (ja) 2006-11-03 2010-02-25 イビデン株式会社 多層プリント配線板
US7573115B2 (en) * 2006-11-13 2009-08-11 International Business Machines Corporation Structure and method for enhancing resistance to fracture of bonding pads
US7465882B2 (en) 2006-12-13 2008-12-16 International Business Machines Corporation Ceramic substrate grid structure for the creation of virtual coax arrangement
US8242593B2 (en) * 2008-01-27 2012-08-14 International Business Machines Corporation Clustered stacked vias for reliable electronic substrates
JP2010045134A (ja) * 2008-08-11 2010-02-25 Shinko Electric Ind Co Ltd 多層配線基板、半導体パッケージ及び製造方法
US8138607B2 (en) * 2009-04-15 2012-03-20 International Business Machines Corporation Metal fill structures for reducing parasitic capacitance
JP2020150000A (ja) * 2019-03-11 2020-09-17 日立金属株式会社 セラミックス基板
CN110426536A (zh) * 2019-07-29 2019-11-08 重庆伟鼎电子科技有限公司 Pcb导电布测试线路板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817890B2 (ja) * 1992-10-09 1998-10-30 株式会社住友金属エレクトロデバイス セラミックス多層基板及びその製造方法
US5260519A (en) * 1992-09-23 1993-11-09 International Business Machines Corporation Multilayer ceramic substrate with graded vias
JP2783751B2 (ja) * 1993-12-21 1998-08-06 富士通株式会社 多層セラミック基板の製造方法
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US5552232A (en) * 1994-12-21 1996-09-03 International Business Machines Corporation Aluminum nitride body having graded metallurgy
JP3287181B2 (ja) * 1995-08-15 2002-05-27 ソニー株式会社 多層配線の接続構造
DE19646369B4 (de) * 1996-11-09 2008-07-31 Robert Bosch Gmbh Keramische Mehrlagenschaltung und Verfahren zu ihrer Herstellung
US5855995A (en) * 1997-02-21 1999-01-05 Medtronic, Inc. Ceramic substrate for implantable medical devices
DE69942865D1 (de) * 1998-02-23 2010-11-25 Murata Manufacturing Co Widerstandsmaterial, Widerstandspaste und Widerstand aus diesem Material und keramische Mehrschichtstruktur
JP3511895B2 (ja) * 1998-06-05 2004-03-29 株式会社村田製作所 セラミック多層基板の製造方法
US6136419A (en) * 1999-05-26 2000-10-24 International Business Machines Corporation Ceramic substrate having a sealed layer
US6187418B1 (en) * 1999-07-19 2001-02-13 International Business Machines Corporation Multilayer ceramic substrate with anchored pad

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716907B1 (ko) * 2005-12-16 2007-05-10 동부일렉트로닉스 주식회사 반도체 소자의 패드 구조 및 그 형성 방법
WO2009120016A2 (ko) * 2008-03-25 2009-10-01 주식회사 아이엠텍 프로브 카드, 프로브 카드용 스페이스 트랜스포머 및 스페이스 트랜스포머 제조 방법
WO2009120016A3 (ko) * 2008-03-25 2010-01-07 주식회사 아이엠텍 프로브 카드, 프로브 카드용 스페이스 트랜스포머 및 스페이스 트랜스포머 제조 방법

Also Published As

Publication number Publication date
US20040100754A1 (en) 2004-05-27
US6900395B2 (en) 2005-05-31
CN1503355A (zh) 2004-06-09
CN100339982C (zh) 2007-09-26

Similar Documents

Publication Publication Date Title
US5488542A (en) MCM manufactured by using thin film multilevel interconnection technique
KR100252731B1 (ko) 반도체 디바이스 및 반도체 디바이스용 패키지
US5901050A (en) Wired base plate and package for electronic parts
US8289725B2 (en) Package substrate having embedded capacitor
EP0786808B1 (en) Printed circuit board or semiconductor device comprising anisotropic conductive sheets
KR20040047566A (ko) 신뢰도 개선을 위한 향상된 고주파 비아의 상호 접속
US7164085B2 (en) Multilayer wiring board including stacked via structure
TWI427652B (zh) 電容器、配線基板
US20070170582A1 (en) Component-containing module and method for producing the same
EP0526133A2 (en) Polyimide multilayer wiring substrate and method for manufacturing the same
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
KR101496920B1 (ko) 반도체 장치
US8120148B2 (en) Package structure with embedded die and method of fabricating the same
JP2003273280A (ja) チップパッケージ及びその製造方法
JPH08236940A (ja) 多層配線基板
JP2006339293A (ja) 回路モジュール
US6462282B1 (en) Circuit board for mounting bare chip
JP3466398B2 (ja) 配線基板とその製造方法
US7087513B2 (en) Method to produce low strength temporary solder joints
JP2004228446A (ja) プリント基板
US20040135252A1 (en) Arrangement for the protection of three-dimensional structures on wafers
JPH11274372A (ja) 半導体装置及びその半導体パッケージ
JP3565872B2 (ja) 薄膜多層配線基板
JPH11317470A (ja) バンプを有する電子部品
JP3859045B2 (ja) 半導体チップの実装構造

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application