JP3380151B2 - 多層回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は格子状に配列された
接続電極を有する半導体チップあるいはエリアアレイ状
に外部接続端子が配列された半導体装置等の電子部品を
搭載するための多層回路基板に関する。
接続電極を有する半導体チップあるいはエリアアレイ状
に外部接続端子が配列された半導体装置等の電子部品を
搭載するための多層回路基板に関する。
【０００２】
【従来の技術】最近の半導体装置ではロジックデバイス
の高機能化、高密度化が進み、入出力数が増大して実装
密度がさらに高まっている。このため半導体チップの電
極形成面で格子状に電極を配列して電極を形成するスペ
ースの不足を補う製品が提供されるようになってきた。
図２６は通常のフリップチップ接続により半導体チップ
４を回路基板５に搭載した例である。この半導体チップ
４は周縁部に電極６を配列したもので、一つの平面です
べての電極６と回路パターン７とを接続している。
の高機能化、高密度化が進み、入出力数が増大して実装
密度がさらに高まっている。このため半導体チップの電
極形成面で格子状に電極を配列して電極を形成するスペ
ースの不足を補う製品が提供されるようになってきた。
図２６は通常のフリップチップ接続により半導体チップ
４を回路基板５に搭載した例である。この半導体チップ
４は周縁部に電極６を配列したもので、一つの平面です
べての電極６と回路パターン７とを接続している。
【０００３】図２７は半導体チップを搭載する回路基板
に設けたランド８と回路パターン７の形成例である。こ
の例ではランド８を２列に配列し、内側のランド８に接
続する回路パターン７を外側の隣接するランド８の中間
から引き出すことによって一平面ですべてのランド８か
ら回路パターン７を引き出している。しかしながら、電
極形成面に多数列で電極を配列したような場合には、ラ
ンド間隔やランド数にもよるが一つの平面ですべてのラ
ンドから配線を引き出すことができなくなる。
に設けたランド８と回路パターン７の形成例である。こ
の例ではランド８を２列に配列し、内側のランド８に接
続する回路パターン７を外側の隣接するランド８の中間
から引き出すことによって一平面ですべてのランド８か
ら回路パターン７を引き出している。しかしながら、電
極形成面に多数列で電極を配列したような場合には、ラ
ンド間隔やランド数にもよるが一つの平面ですべてのラ
ンドから配線を引き出すことができなくなる。
【０００４】このような問題を解決する方法として、半
導体チップを搭載する回路基板を多層に形成し、積層す
る各回路基板で回路パターンを適宜配置することによっ
て半導体チップのすべての電極に回路パターンを接続す
る方法がある。図２８は格子状に多数個の電極６を配列
した半導体チップ４を多層回路基板に搭載した例であ
る。このような多層回路基板を用いれば格子状に配列さ
れたすべての電極６と回路パターン７、７ａとを電気的
に接続して外部接続端子９と電極６とを電気的に接続す
ることができる。同図で７ａは内層の回路パターン、５
ａ〜５ｄは第１層〜第４層の回路基板である。
導体チップを搭載する回路基板を多層に形成し、積層す
る各回路基板で回路パターンを適宜配置することによっ
て半導体チップのすべての電極に回路パターンを接続す
る方法がある。図２８は格子状に多数個の電極６を配列
した半導体チップ４を多層回路基板に搭載した例であ
る。このような多層回路基板を用いれば格子状に配列さ
れたすべての電極６と回路パターン７、７ａとを電気的
に接続して外部接続端子９と電極６とを電気的に接続す
ることができる。同図で７ａは内層の回路パターン、５
ａ〜５ｄは第１層〜第４層の回路基板である。
【０００５】
【発明が解決しようとする課題】上記のように、電極を
格子状に配列した半導体チップを回路基板に搭載する場
合、電極数がそれほど多くない場合は回路基板を２層程
度積層した多層回路基板ですむのであるが、３０×３０
ピン、４０×４０ピンといったきわめて多くの電極を配
列した半導体チップを搭載するような場合には、６〜１
０層といった多くの層数が必要になってくる。
格子状に配列した半導体チップを回路基板に搭載する場
合、電極数がそれほど多くない場合は回路基板を２層程
度積層した多層回路基板ですむのであるが、３０×３０
ピン、４０×４０ピンといったきわめて多くの電極を配
列した半導体チップを搭載するような場合には、６〜１
０層といった多くの層数が必要になってくる。
【０００６】高密度に回路パターンが形成された回路基
板を積層して多層回路基板を構成する場合は、ビルドア
ップ法等の高密度配線方法が利用される。しかし、多層
回路基板の製造では製品の歩留り、信頼性、製造コスト
の点で大きな問題がある。すなわち、回路基板を多層に
形成する場合は、１層ごとに回路パターンと層間で回路
パターンを電気的に接続するためのビアを形成して順次
積み上げていくようにするから、その製造プロセスには
きわめて高精度が要求され、現在においても必ずしも信
頼性は高くない。そして、多層に形成する場合はすべて
の層で不良がないことが要求されるため、技術的な困難
さが増大するという問題点がある。
板を積層して多層回路基板を構成する場合は、ビルドア
ップ法等の高密度配線方法が利用される。しかし、多層
回路基板の製造では製品の歩留り、信頼性、製造コスト
の点で大きな問題がある。すなわち、回路基板を多層に
形成する場合は、１層ごとに回路パターンと層間で回路
パターンを電気的に接続するためのビアを形成して順次
積み上げていくようにするから、その製造プロセスには
きわめて高精度が要求され、現在においても必ずしも信
頼性は高くない。そして、多層に形成する場合はすべて
の層で不良がないことが要求されるため、技術的な困難
さが増大するという問題点がある。
【０００７】したがって、多層回路基板を歩留りよく製
造する方法として、配線層の層数を減らすことがきわめ
て有効になる。本発明は実装面側に４０×４０ピンとい
った多ピンで格子状に電極を配置した半導体チップ、あ
るいは実装面側に格子状に電極を配置した半導体装置等
の電子部品を搭載する多層回路基板に関するものであ
り、これらの半導体チップあるいは半導体装置等を搭載
する多層回路基板として、回路基板の積層数を減らし、
これによって多層回路基板の製造歩留りを向上させ、信
頼性の高い製品として提供できるようにすることを目的
としている。
造する方法として、配線層の層数を減らすことがきわめ
て有効になる。本発明は実装面側に４０×４０ピンとい
った多ピンで格子状に電極を配置した半導体チップ、あ
るいは実装面側に格子状に電極を配置した半導体装置等
の電子部品を搭載する多層回路基板に関するものであ
り、これらの半導体チップあるいは半導体装置等を搭載
する多層回路基板として、回路基板の積層数を減らし、
これによって多層回路基板の製造歩留りを向上させ、信
頼性の高い製品として提供できるようにすることを目的
としている。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、実装面側に格子
状配列あるいはスタッガー状配列の配置で形成されたラ
ンドと、一端が前記ランドに接続され他端が前記ランド
が配列された平面領域内から外側に引き出されて形成さ
れた回路パターンとを有する回路基板を複数枚積層して
形成された多層回路基板であって、前記回路基板に形成
された回路パターンが、ランドピッチ、ランド径、パタ
ーン幅、パターン間スペース、隣接するランド間に配置
することができる回路パターンの数ａから、ｎをパラメ
ータとして得られるｍ＝｛（ランドピッチ）×（ｎ−
１) −（ランド径）−（パターン間スペース）｝÷（パ
ターン幅＋パターン間スペース) 、ｋ＝ａ（ｎ−１）＋
（ｎ−２）の両値のうちｍ＞ｋを満たすｎの値につい
て、連続するｎ個のランドを底辺とし対角方向を斜辺と
する二等辺三角形の斜辺上に回路パターンを引き出す引
き出し用のランドを配置したことを特徴とする。また、
前記ｎが偶数値の場合に、引き出し用のランドの配置
を、（（ｎ／２）＋１）個のランドを一方の斜辺上に配
置した二等辺三角形に近似した図形配置とすることを特
徴とする。また、前記ｎの値に対し、ｋ＋（ｎ−１）本
又はｍ本の回路パターンが引き出されていることを特徴
とする。
するため次の構成を備える。すなわち、実装面側に格子
状配列あるいはスタッガー状配列の配置で形成されたラ
ンドと、一端が前記ランドに接続され他端が前記ランド
が配列された平面領域内から外側に引き出されて形成さ
れた回路パターンとを有する回路基板を複数枚積層して
形成された多層回路基板であって、前記回路基板に形成
された回路パターンが、ランドピッチ、ランド径、パタ
ーン幅、パターン間スペース、隣接するランド間に配置
することができる回路パターンの数ａから、ｎをパラメ
ータとして得られるｍ＝｛（ランドピッチ）×（ｎ−
１) −（ランド径）−（パターン間スペース）｝÷（パ
ターン幅＋パターン間スペース) 、ｋ＝ａ（ｎ−１）＋
（ｎ−２）の両値のうちｍ＞ｋを満たすｎの値につい
て、連続するｎ個のランドを底辺とし対角方向を斜辺と
する二等辺三角形の斜辺上に回路パターンを引き出す引
き出し用のランドを配置したことを特徴とする。また、
前記ｎが偶数値の場合に、引き出し用のランドの配置
を、（（ｎ／２）＋１）個のランドを一方の斜辺上に配
置した二等辺三角形に近似した図形配置とすることを特
徴とする。また、前記ｎの値に対し、ｋ＋（ｎ−１）本
又はｍ本の回路パターンが引き出されていることを特徴
とする。
【０００９】
【発明の概要】本発明は多数個の電極を配列した半導体
チップあるいは半導体装置等の電子部品を搭載するた
め、回路基板を複数枚積層して形成した多層回路基板に
係るものであり、各回路基板での回路パターンの配置を
工夫することによって、より少ない回路基板（配線層）
の積層数で多層回路基板を構成することを目的とする。
なお、回路基板を多層形成するための製造方法はとくに
限定されずビルドアップ法等の種々の製法が適用でき
る。
チップあるいは半導体装置等の電子部品を搭載するた
め、回路基板を複数枚積層して形成した多層回路基板に
係るものであり、各回路基板での回路パターンの配置を
工夫することによって、より少ない回路基板（配線層）
の積層数で多層回路基板を構成することを目的とする。
なお、回路基板を多層形成するための製造方法はとくに
限定されずビルドアップ法等の種々の製法が適用でき
る。
【００１０】電子部品の電極配置としては正規格子状配
列とスタッガー状配列が通例である。ここで、問題とな
るのは電極が正規格子状あるいはスタッガー状に配列さ
れている場合に回路パターンの配置（引き出し）をどの
ように設計すれば回路基板の積層数をもっとも少なくし
て効率的な回路パターンの引き出しができるかというこ
とである。
列とスタッガー状配列が通例である。ここで、問題とな
るのは電極が正規格子状あるいはスタッガー状に配列さ
れている場合に回路パターンの配置（引き出し）をどの
ように設計すれば回路基板の積層数をもっとも少なくし
て効率的な回路パターンの引き出しができるかというこ
とである。
【００１１】回路パターンを引き出す場合はランドとラ
ンドの間を通過させるようにするから、実際に回路パタ
ーンを設計する場合はあらかじめ決められているランド
ピッチ、ランド径、パターン幅、パターン間の間隔等の
各条件にしたがって回路パターンの引き出し方法を設計
しなければならない。本発明に係る多層回路基板は多層
回路基板を構成する各回路基板での回路パターンを設計
する方法に関するものであり、以下のような基準にした
がって設計することによって効率的な回路パターンの設
計を可能とするものである。
ンドの間を通過させるようにするから、実際に回路パタ
ーンを設計する場合はあらかじめ決められているランド
ピッチ、ランド径、パターン幅、パターン間の間隔等の
各条件にしたがって回路パターンの引き出し方法を設計
しなければならない。本発明に係る多層回路基板は多層
回路基板を構成する各回路基板での回路パターンを設計
する方法に関するものであり、以下のような基準にした
がって設計することによって効率的な回路パターンの設
計を可能とするものである。
【００１２】回路パターンを設計する例として、まず、
ランドが縦横に均等間隔で並んだ正規格子状配列の場合
について考える。ランドがｎ個均等間隔で並ぶ配置で、
両端のランドを除いて中間の（ｎ−２）個のランドを除
いた場合、両端のランドを除いて両端のランド間に通す
（配置する）ことができる配線の数をｍとすると、ｍは
次式で与えられる。 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) ランドピッチとはランドの中心間距離、ランド径とはラ
ンドの直径、パターン間スペースとは隣接する回路パタ
ーン間に設ける最小間隔である。
ランドが縦横に均等間隔で並んだ正規格子状配列の場合
について考える。ランドがｎ個均等間隔で並ぶ配置で、
両端のランドを除いて中間の（ｎ−２）個のランドを除
いた場合、両端のランドを除いて両端のランド間に通す
（配置する）ことができる配線の数をｍとすると、ｍは
次式で与えられる。 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) ランドピッチとはランドの中心間距離、ランド径とはラ
ンドの直径、パターン間スペースとは隣接する回路パタ
ーン間に設ける最小間隔である。
【００１３】ここではまず、隣接するランド間には１本
の回路パターンしか通すことができない条件でランドが
配列されている場合について考える。この場合、両端の
ランドではさまれた中間に通すことができる回路パター
ンの本数ｋは、 ｋ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３ である。これは、ｎ個のランドの間には回路パターンを
通過させるチャネルが（ｎ−１）個あることと、両端の
ランドを除いた中間に（ｎ−２）個のランドがあり、こ
れらのランドから１本ずつ回路パターンが引き出される
ことによる。
の回路パターンしか通すことができない条件でランドが
配列されている場合について考える。この場合、両端の
ランドではさまれた中間に通すことができる回路パター
ンの本数ｋは、 ｋ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３ である。これは、ｎ個のランドの間には回路パターンを
通過させるチャネルが（ｎ−１）個あることと、両端の
ランドを除いた中間に（ｎ−２）個のランドがあり、こ
れらのランドから１本ずつ回路パターンが引き出される
ことによる。
【００１４】したがって、前記ｍとｋとを比較し、ｍ＝
ｋの場合にはｎ個のランドのうち、中間のすべてのラン
ドを消すように回路パターンを配列しても、ランドを消
したことによって回路パターンが増加する効果が得られ
ず、ｍ＞ｋの場合には、中間のランドを消すように回路
パターンを配列することによって回路パターンを増加さ
せる効果が得られることになる。
ｋの場合にはｎ個のランドのうち、中間のすべてのラン
ドを消すように回路パターンを配列しても、ランドを消
したことによって回路パターンが増加する効果が得られ
ず、ｍ＞ｋの場合には、中間のランドを消すように回路
パターンを配列することによって回路パターンを増加さ
せる効果が得られることになる。
【００１５】回路基板の積層数を少なくするには、ラン
ドが配置されている領域内からより多くの回路パターン
を引き出すように設計することが有効である。上述した
ように、ｍ＞ｋとなる場合は、両端のランドを除いた中
間のランドを除くことによって回路パターンの引き出し
本数を増やすことができるから、整数ｎをパラメータと
して、ｍ＞ｋとなるｎの値を選び、そのｎの値にしたが
って回路パターンを配列するようにデザインする方法が
一つの方法となる。
ドが配置されている領域内からより多くの回路パターン
を引き出すように設計することが有効である。上述した
ように、ｍ＞ｋとなる場合は、両端のランドを除いた中
間のランドを除くことによって回路パターンの引き出し
本数を増やすことができるから、整数ｎをパラメータと
して、ｍ＞ｋとなるｎの値を選び、そのｎの値にしたが
って回路パターンを配列するようにデザインする方法が
一つの方法となる。
【００１６】この方法では、与えられたランドピッチ、
ランド径、パターン幅等の条件からｍの値を求め、これ
とｋの値を比較して、ｍ＞ｋとなるｎ（整数）の値を求
めたら、このｎの値に対して（ｎ−２）個のランド列を
消すという条件を定め、それにしたがって（ｎ−２）個
のランド列から優先的に回路パターンを引き出すという
方法で回路パターンをデザインすることになる。
ランド径、パターン幅等の条件からｍの値を求め、これ
とｋの値を比較して、ｍ＞ｋとなるｎ（整数）の値を求
めたら、このｎの値に対して（ｎ−２）個のランド列を
消すという条件を定め、それにしたがって（ｎ−２）個
のランド列から優先的に回路パターンを引き出すという
方法で回路パターンをデザインすることになる。
【００１７】図１はｎ＝３の場合で回路パターンの引き
出し数が増加する例である。図でＬ−Ｌ間はランドピッ
チで２つ分であり、Ｌ−Ｌ間にランド１０があった場合
には、中間にある１つのランドから出る一本の回路パタ
ーンと、両側のランドと中間のランドとで挟まれた２つ
のランドスペース（２つのチャネル）を通る２本の回路
パターンとで３本の回路パターンが配置できる。
出し数が増加する例である。図でＬ−Ｌ間はランドピッ
チで２つ分であり、Ｌ−Ｌ間にランド１０があった場合
には、中間にある１つのランドから出る一本の回路パタ
ーンと、両側のランドと中間のランドとで挟まれた２つ
のランドスペース（２つのチャネル）を通る２本の回路
パターンとで３本の回路パターンが配置できる。
【００１８】これに対し、図１のようにＬ−Ｌ間にある
１つのランドを消して、元のランドがあった部位に回路
パターンを通すようにすると、Ｌ−Ｌ間には図のように
４本の回路パターンを通すことができる。すなわち、連
続して配置されている３個のランドのうち中間の一つの
ランドを消してそのスペースに回路パターンを通すよう
にすることで、ランドがあった場合にくらべて回路パタ
ーンを余分に１本通すことが可能となる。このことか
ら、この例では、ランド列で１列おきにランドを消すし
ていくことにより回路パターンの引き出し効率が向上す
ることがわかる。
１つのランドを消して、元のランドがあった部位に回路
パターンを通すようにすると、Ｌ−Ｌ間には図のように
４本の回路パターンを通すことができる。すなわち、連
続して配置されている３個のランドのうち中間の一つの
ランドを消してそのスペースに回路パターンを通すよう
にすることで、ランドがあった場合にくらべて回路パタ
ーンを余分に１本通すことが可能となる。このことか
ら、この例では、ランド列で１列おきにランドを消すし
ていくことにより回路パターンの引き出し効率が向上す
ることがわかる。
【００１９】以上説明した例は、隣接するランド間には
１本の回路パターンしか通すことができない条件の場合
であるが、隣接するランド間にａ本の回路パターンを通
すことができる場合であってもまったく同様な考え方が
適用できる。すなわち、この場合であっても、ランドが
ｎ個均等間隔で並んだ配置で両端のランドを除いた中間
の（ｎ−２）個のランドがないとした場合に、両端のラ
ンドにはさまれたスペースに通すことができる回路パタ
ーンの数ｍは、 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋パターン間
スペース) である。また、中間のランドがすべて存在しているｎ個
のランド列で両端のランド間に配置できる回路パターン
の数は、 ｋ＝ａ（ｎ−１）＋（ｎ−２） となる。
１本の回路パターンしか通すことができない条件の場合
であるが、隣接するランド間にａ本の回路パターンを通
すことができる場合であってもまったく同様な考え方が
適用できる。すなわち、この場合であっても、ランドが
ｎ個均等間隔で並んだ配置で両端のランドを除いた中間
の（ｎ−２）個のランドがないとした場合に、両端のラ
ンドにはさまれたスペースに通すことができる回路パタ
ーンの数ｍは、 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋パターン間
スペース) である。また、中間のランドがすべて存在しているｎ個
のランド列で両端のランド間に配置できる回路パターン
の数は、 ｋ＝ａ（ｎ−１）＋（ｎ−２） となる。
【００２０】したがって、ｎをパラメータとしてｍとｋ
の値を比較し、ｍ＞ｋとなるｎ（整数）の値を求め、そ
のｎの値について中間のランドを消していくという設計
方法によって効率的に回路パターンを引き出すことが可
能となる。すなわち、隣接するランド間（チャネル部
分）に複数本の回路パターンを通すことができる条件の
場合でも、ランド間に１本のみ回路パターンを通すこと
ができる条件の場合とまったく同様な考え方を適用して
効率的な回路パターンの配置とすることができる。
の値を比較し、ｍ＞ｋとなるｎ（整数）の値を求め、そ
のｎの値について中間のランドを消していくという設計
方法によって効率的に回路パターンを引き出すことが可
能となる。すなわち、隣接するランド間（チャネル部
分）に複数本の回路パターンを通すことができる条件の
場合でも、ランド間に１本のみ回路パターンを通すこと
ができる条件の場合とまったく同様な考え方を適用して
効率的な回路パターンの配置とすることができる。
【００２１】以上説明したように、ｎをパラメータとし
てｍとｋの値を比較し、ｍ＞ｋとなるｎ（整数）の値を
求め、そのｎの値について中間のランドを除くように回
路パターンを設計するという方法は回路パターンを効率
的に配置する方法として有効である。ところで、ｍはｎ
個のランド列で両端のランド以外の中間のランドをすべ
て除いた場合に、両端のランド間に通すことができる回
路パターンの数であるから、通常はｎの値を大きくする
にしたがってｍの値も大きくなり、これによってさらに
効率的な回路パターンの引き出しが可能と考えられる。
てｍとｋの値を比較し、ｍ＞ｋとなるｎ（整数）の値を
求め、そのｎの値について中間のランドを除くように回
路パターンを設計するという方法は回路パターンを効率
的に配置する方法として有効である。ところで、ｍはｎ
個のランド列で両端のランド以外の中間のランドをすべ
て除いた場合に、両端のランド間に通すことができる回
路パターンの数であるから、通常はｎの値を大きくする
にしたがってｍの値も大きくなり、これによってさらに
効率的な回路パターンの引き出しが可能と考えられる。
【００２２】図２はｎ＝７の場合で、ランド間に回路パ
ターンが１本引くことができるもっとも単純な配置例で
ある。上述したように、ｎの値を大きくすればｍの値は
大きくなるが、実際には単にｎを大きくとってｍの値を
大きくすることは必ずしも効率的な回路パターンの設計
方法ではない。図２で７個のランドのうち中間の５個の
ランドを除いて引き出すことができる回路パターンの本
数は１３本である。これは、中間のランドが存在する場
合に引き出すことができる本数の１１本にくらべて２本
増加しているに過ぎない。中間の５個のランドを除くこ
とによって、より多くの回路パターンを通すことができ
る十分なスペースが確保されているのにスペースに見合
った数の回路パターンが引き出せないのは、回路パター
ンを供給する側が制約されているためである。
ターンが１本引くことができるもっとも単純な配置例で
ある。上述したように、ｎの値を大きくすればｍの値は
大きくなるが、実際には単にｎを大きくとってｍの値を
大きくすることは必ずしも効率的な回路パターンの設計
方法ではない。図２で７個のランドのうち中間の５個の
ランドを除いて引き出すことができる回路パターンの本
数は１３本である。これは、中間のランドが存在する場
合に引き出すことができる本数の１１本にくらべて２本
増加しているに過ぎない。中間の５個のランドを除くこ
とによって、より多くの回路パターンを通すことができ
る十分なスペースが確保されているのにスペースに見合
った数の回路パターンが引き出せないのは、回路パター
ンを供給する側が制約されているためである。
【００２３】実は、図２に示すように、内側のランドが
すべて詰まっている状態で回路パターンを引き出す場
合、回路パターンの引き出し本数の増加に寄与するの
は、当該ランド列の両端部分に配置される回路パターン
である。図２でランドＡ、Ｂ間からは２本の回路パター
ンが引き出されているが、この例ではこのランドＡ、Ｂ
間で２本の回路パターンが引き出されている部分のみ
が、回路パターンの増加に寄与している。
すべて詰まっている状態で回路パターンを引き出す場
合、回路パターンの引き出し本数の増加に寄与するの
は、当該ランド列の両端部分に配置される回路パターン
である。図２でランドＡ、Ｂ間からは２本の回路パター
ンが引き出されているが、この例ではこのランドＡ、Ｂ
間で２本の回路パターンが引き出されている部分のみ
が、回路パターンの増加に寄与している。
【００２４】以上から、ｍの値ができるだけ大きくなる
ようにｎの値を選択する場合であっても、実際に有効な
ｍの値はｍ＝ｋ＋２、すなわち、ランドを除く前に引く
ことができた回路パターンの本数に対して回路パターン
の本数が２増加するｎの値を求めて、回路パターンを設
計すれば十分であることがわかる。また、上述したよう
に、回路パターンの引き出し数の増加に最も効果的に寄
与するのはランド列の両端部分で対角線方向（図２のＡ
−Ｂ線方向）に配置されたランド部分である。したがっ
て、言い換えれば、回路パターンを引き出すランドを選
択する際に、対角方向に配置されるランドを選択してこ
れらのランドの間から回路パターンを引き出すことが有
効であると言うことができる。
ようにｎの値を選択する場合であっても、実際に有効な
ｍの値はｍ＝ｋ＋２、すなわち、ランドを除く前に引く
ことができた回路パターンの本数に対して回路パターン
の本数が２増加するｎの値を求めて、回路パターンを設
計すれば十分であることがわかる。また、上述したよう
に、回路パターンの引き出し数の増加に最も効果的に寄
与するのはランド列の両端部分で対角線方向（図２のＡ
−Ｂ線方向）に配置されたランド部分である。したがっ
て、言い換えれば、回路パターンを引き出すランドを選
択する際に、対角方向に配置されるランドを選択してこ
れらのランドの間から回路パターンを引き出すことが有
効であると言うことができる。
【００２５】図３はｎ＝４の場合での回路パターンの引
き出し例を示す。図３(a) は回路パターンを引き出すラ
ンド１０を単純に横一列として引き出した例、図３(b)
、図３(c) は回路パターンを引き出すランド１０が対
角配置になるよう選択して回路パターン７を引き出した
例である。回路パターン７の引き出し条件はランドピッ
チ、ランド径、パターン幅、パターン間スペースによ
る。図３はランドピッチ３５０μｍ、ランド径２００μ
ｍの場合で、図３(a) 、(b) はパターン幅５０μｍ、パ
ターン間スペース５０μｍの場合、図３(c) はパターン
幅４３μｍ、パターン間スペース４３μｍの場合であ
る。
き出し例を示す。図３(a) は回路パターンを引き出すラ
ンド１０を単純に横一列として引き出した例、図３(b)
、図３(c) は回路パターンを引き出すランド１０が対
角配置になるよう選択して回路パターン７を引き出した
例である。回路パターン７の引き出し条件はランドピッ
チ、ランド径、パターン幅、パターン間スペースによ
る。図３はランドピッチ３５０μｍ、ランド径２００μ
ｍの場合で、図３(a) 、(b) はパターン幅５０μｍ、パ
ターン間スペース５０μｍの場合、図３(c) はパターン
幅４３μｍ、パターン間スペース４３μｍの場合であ
る。
【００２６】これらの引き出し例を見ると、単純に引き
出し用のランドを選択した図３(a)の場合は回路パター
ンが７本しか引き出せないのに対して、図３(b) のよう
に対角配置のランドから回路パターンを引き出した場合
は８本引き出すことができ、図３(c) の条件では９本引
き出すことができている。すなわち、対角配置のランド
から優先的に回路パターンを引き出すようにすることに
よって、有効な引き出しが可能となる。なお、図３(b)
と図３(c) で回路パターンの配置が異なるのは、図３
(c) の場合はランド径、ピッチに対してパターン幅、パ
ターン間スペースが狭いことからより多くの回路パター
ンが引き出せることによる。
出し用のランドを選択した図３(a)の場合は回路パター
ンが７本しか引き出せないのに対して、図３(b) のよう
に対角配置のランドから回路パターンを引き出した場合
は８本引き出すことができ、図３(c) の条件では９本引
き出すことができている。すなわち、対角配置のランド
から優先的に回路パターンを引き出すようにすることに
よって、有効な引き出しが可能となる。なお、図３(b)
と図３(c) で回路パターンの配置が異なるのは、図３
(c) の場合はランド径、ピッチに対してパターン幅、パ
ターン間スペースが狭いことからより多くの回路パター
ンが引き出せることによる。
【００２７】図４はｎ＝５の場合での回路パターンの引
き出し例を示す。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図４(a) は単純に回路パターンを引き出
した場合で、両端で１本ずつ回路パターンの引き出し数
を増やすことができて９本の回路パターンが引き出され
ることを示す。図４(b) は対角配置としたランドから回
路パターンを引き出した場合で、全部で１１本の回路パ
ターンを引き出すことができている。
き出し例を示す。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図４(a) は単純に回路パターンを引き出
した場合で、両端で１本ずつ回路パターンの引き出し数
を増やすことができて９本の回路パターンが引き出され
ることを示す。図４(b) は対角配置としたランドから回
路パターンを引き出した場合で、全部で１１本の回路パ
ターンを引き出すことができている。
【００２８】図５はｎ＝６の場合での回路パターンの引
き出し例である。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図５(a) は単純に回路パターンを引き出
した場合で、１１本の回路パターンを引き出した例、図
５(b) は３列目までの対角配置によって１３本の回路パ
ターンを引き出した例、図５(c) は４列目までの対角配
置によって１４本の回路パターンを引き出した例であ
る。
き出し例である。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図５(a) は単純に回路パターンを引き出
した場合で、１１本の回路パターンを引き出した例、図
５(b) は３列目までの対角配置によって１３本の回路パ
ターンを引き出した例、図５(c) は４列目までの対角配
置によって１４本の回路パターンを引き出した例であ
る。
【００２９】図５(b) と図５(c) とを比較すると、図５
(c) での引き出し用のランドの配列の方が、対角方向へ
のランド配置がより完全であることから、回路パターン
の引き出し本数を効果的に増加させることができてい
る。このことから、引き出し用のランドを選択する場合
は、ランドができるだけ対角方向に配列される配置、言
い換えれば、引き出し用のランドが二等辺三角形（底角
４５°）の辺上に位置して、対角関係にあるランドの組
の数が大となるように選択することが有効であるという
ことになる（図５(b) は４組、図５(c) は５組の例）。
(c) での引き出し用のランドの配列の方が、対角方向へ
のランド配置がより完全であることから、回路パターン
の引き出し本数を効果的に増加させることができてい
る。このことから、引き出し用のランドを選択する場合
は、ランドができるだけ対角方向に配列される配置、言
い換えれば、引き出し用のランドが二等辺三角形（底角
４５°）の辺上に位置して、対角関係にあるランドの組
の数が大となるように選択することが有効であるという
ことになる（図５(b) は４組、図５(c) は５組の例）。
【００３０】図６はｎ＝７の場合での回路パターンの引
き出し例である。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図６(a) は単純に回路パターンを引き出
した場合で、１３本の回路パターンを引き出した例、図
６(b) は引き出し用のランドを対角配置するように選択
した例で１７本の回路パターンを引き出している。
き出し例である。ランドピッチ３５０μｍ、ランド径２
００μｍ、パターン幅５０μｍ、パターン間スペース５
０μｍである。図６(a) は単純に回路パターンを引き出
した場合で、１３本の回路パターンを引き出した例、図
６(b) は引き出し用のランドを対角配置するように選択
した例で１７本の回路パターンを引き出している。
【００３１】図５に示した例と同様に、引き出し用のラ
ンドを対角配置となるように選択することにより、きわ
めて効率的な引き出しが可能となることがわかる。な
お、ｎが奇数の場合には図６(b) に示すように、引き出
し用のランドを対角配置で選択して完全な二等辺三角形
の辺上にランドが配列されるが、ｎが偶数の場合には完
全な二等辺三角形とならない。したがって、ｎが偶数の
場合は頂部を二等辺三角形状とした近似形状の配列にな
るように選択すればよい。
ンドを対角配置となるように選択することにより、きわ
めて効率的な引き出しが可能となることがわかる。な
お、ｎが奇数の場合には図６(b) に示すように、引き出
し用のランドを対角配置で選択して完全な二等辺三角形
の辺上にランドが配列されるが、ｎが偶数の場合には完
全な二等辺三角形とならない。したがって、ｎが偶数の
場合は頂部を二等辺三角形状とした近似形状の配列にな
るように選択すればよい。
【００３２】以上説明した図３〜図６での回路パターン
の引き出し例からわかるように、格子状に多数個のラン
ドが配列された領域内から回路パターンを引き出す場合
には、引き出し用のランドを対角方向を斜辺方向とした
底角４５°の二等辺三角形あるいはこれに近似した三角
形の辺上に配置されるように選択して回路パターンを設
計する方法が有効である。
の引き出し例からわかるように、格子状に多数個のラン
ドが配列された領域内から回路パターンを引き出す場合
には、引き出し用のランドを対角方向を斜辺方向とした
底角４５°の二等辺三角形あるいはこれに近似した三角
形の辺上に配置されるように選択して回路パターンを設
計する方法が有効である。
【００３３】そして、このような配列をとった場合、隣
接するランド間に１本の回路パターンが通せる条件下で
は連続したｎ個のランド列からｋ＋（ｎ−１）本の回路
パターンを引き出すことができる。ｎ個のランド列には
（ｎ−１）個のチャネルが存在し、上記のような配列を
とった場合には、これらのチャネルの各々から１本ずつ
回路パターンを引き出すことができるからである。
接するランド間に１本の回路パターンが通せる条件下で
は連続したｎ個のランド列からｋ＋（ｎ−１）本の回路
パターンを引き出すことができる。ｎ個のランド列には
（ｎ−１）個のチャネルが存在し、上記のような配列を
とった場合には、これらのチャネルの各々から１本ずつ
回路パターンを引き出すことができるからである。
【００３４】実際に回路パターンを設計するにあたって
は、ランドピッチやランド径、パターン幅、ランド数等
の個別の条件があり、回路パターンがどの程度効率的に
引き出せるかの度合いは場合によって異なるが、上記の
ように引き出し用のランドを二等辺三角形の辺上に配置
させるように設計する方法は、もっとも効率的な設計方
法であるということができる。なお、回路パターンを設
計する際にはｎの値を選定して設計することになるが、
その場合は、少なくともｍ＞ｋを満足する適当なｎの値
を選択し、上記のように引き出し用のランドを選択して
設計すればよい。
は、ランドピッチやランド径、パターン幅、ランド数等
の個別の条件があり、回路パターンがどの程度効率的に
引き出せるかの度合いは場合によって異なるが、上記の
ように引き出し用のランドを二等辺三角形の辺上に配置
させるように設計する方法は、もっとも効率的な設計方
法であるということができる。なお、回路パターンを設
計する際にはｎの値を選定して設計することになるが、
その場合は、少なくともｍ＞ｋを満足する適当なｎの値
を選択し、上記のように引き出し用のランドを選択して
設計すればよい。
【００３５】ただし、回路パターンを設計する場合、第
１層目から引き出し用のランドを完全な二等辺三角形の
辺上に配置して設計することができるとは限らない。図
７はｎ＝７の場合での第１層目の回路パターンの設計例
を示す。図のように、第１層目から完全な二等辺三角形
の配列がとれない場合には、次層あるいは次々層以降
で、二等辺三角形状の配列になるように引き出し用ラン
ドを選択する。図８(a) はｎ＝７の場合で、この方法に
したがって引き出し用ランドを選択して設計した場合の
第２層目の回路パターン、図８(b) は第３層目の回路パ
ターンを示す。この例では第３層目まで進むことによっ
て、二等辺三角形の辺上に引き出し用ランドが配列され
ている。
１層目から引き出し用のランドを完全な二等辺三角形の
辺上に配置して設計することができるとは限らない。図
７はｎ＝７の場合での第１層目の回路パターンの設計例
を示す。図のように、第１層目から完全な二等辺三角形
の配列がとれない場合には、次層あるいは次々層以降
で、二等辺三角形状の配列になるように引き出し用ラン
ドを選択する。図８(a) はｎ＝７の場合で、この方法に
したがって引き出し用ランドを選択して設計した場合の
第２層目の回路パターン、図８(b) は第３層目の回路パ
ターンを示す。この例では第３層目まで進むことによっ
て、二等辺三角形の辺上に引き出し用ランドが配列され
ている。
【００３６】このように、引き出し用のランドを二等辺
三角形の辺上に配列して回路パターンを引き出す方法に
よる場合は、この設計方法を有効に利用できる方法とし
て、格子状に配列されているランド領域で回路パターン
を引き出す必要のあるランドと回路パターンを引き出す
必要のない接地用又は電源用のランド１０ａの配列を設
計する際に、あらかじめ図９に示すようなジグザグ状の
配置となるように設計しておく方法が考えられる。
三角形の辺上に配列して回路パターンを引き出す方法に
よる場合は、この設計方法を有効に利用できる方法とし
て、格子状に配列されているランド領域で回路パターン
を引き出す必要のあるランドと回路パターンを引き出す
必要のない接地用又は電源用のランド１０ａの配列を設
計する際に、あらかじめ図９に示すようなジグザグ状の
配置となるように設計しておく方法が考えられる。
【００３７】図１０は通常のランド配置であって、ラン
ド領域の中央部分に接地用又は電源用のランド１０ａが
配列されていることを示す。ランド領域の中央部分から
は回路パターンを引き出しにくいことから、接地用又は
電源用のランドは中央部分にまとめて配置されている。
これに対して、図９に示す例は中央部分とランド領域の
外周部分に接地用又は電源用のランド１０ａを配置し、
ランド領域の外周部分に配置する接地用又は電源用のラ
ンド１０ａは図のようにジグザク状（三角形状）に配置
して、回路パターンを引き出すランド１０があらかじめ
対角位置（二等辺三角形の辺上の位置）に配列されるよ
うにしている。
ド領域の中央部分に接地用又は電源用のランド１０ａが
配列されていることを示す。ランド領域の中央部分から
は回路パターンを引き出しにくいことから、接地用又は
電源用のランドは中央部分にまとめて配置されている。
これに対して、図９に示す例は中央部分とランド領域の
外周部分に接地用又は電源用のランド１０ａを配置し、
ランド領域の外周部分に配置する接地用又は電源用のラ
ンド１０ａは図のようにジグザク状（三角形状）に配置
して、回路パターンを引き出すランド１０があらかじめ
対角位置（二等辺三角形の辺上の位置）に配列されるよ
うにしている。
【００３８】このように、回路パターンを引き出す必要
のあるランド１０をジグザグ配置しておけば、第１層目
から上記方法にしたがって回路パターンを引き出すこと
ができるから、全体としてきわめて効率的に回路パター
ンを引き出すことができる。なお、図９、１０はランド
領域全体の４分の１の領域を示す。図９で、ランド領域
のコーナー部近傍に接地用又は電源用のランド１０ａを
配置していないのは、コーナー部にあるランドは容易に
回路パターンを引き出すことができるので敢えて接地用
又は電源用のランド１０ａを配置しておく必要がないか
らである。
のあるランド１０をジグザグ配置しておけば、第１層目
から上記方法にしたがって回路パターンを引き出すこと
ができるから、全体としてきわめて効率的に回路パター
ンを引き出すことができる。なお、図９、１０はランド
領域全体の４分の１の領域を示す。図９で、ランド領域
のコーナー部近傍に接地用又は電源用のランド１０ａを
配置していないのは、コーナー部にあるランドは容易に
回路パターンを引き出すことができるので敢えて接地用
又は電源用のランド１０ａを配置しておく必要がないか
らである。
【００３９】以上の説明ではランドが正規格子状に配列
されている場合について述べたが、ランドがスタッガー
状に配列されている場合も上述した回路パターンの設計
思想が適用できる。すなわち、図１１に示すように、ス
タッガー状の配列は対角線方向から見れば格子状配列と
みなせるから、対角線方向から見た格子状配列でのラン
ドピッチ、ランド径、パターン幅、パターン間スペース
に基づいて、上記説明と同様に引き出し用のランドが対
角配置となるように選択して回路パターンを設計すれば
よい。すなわち、本発明はランドが正規格子状配列であ
ってもスタッガー配列であっても適用することができ
る。
されている場合について述べたが、ランドがスタッガー
状に配列されている場合も上述した回路パターンの設計
思想が適用できる。すなわち、図１１に示すように、ス
タッガー状の配列は対角線方向から見れば格子状配列と
みなせるから、対角線方向から見た格子状配列でのラン
ドピッチ、ランド径、パターン幅、パターン間スペース
に基づいて、上記説明と同様に引き出し用のランドが対
角配置となるように選択して回路パターンを設計すれば
よい。すなわち、本発明はランドが正規格子状配列であ
ってもスタッガー配列であっても適用することができ
る。
【００４０】
【実施例】（実施例）図１２〜１８に、下記条件の４０
×４０ピンの正規格子状に電極が配列された電子部品を
搭載する多層回路基板での回路パターンの配置例を示
す。 ランドピッチ ：３５０μｍ、 ランド径 ：１２０μｍ、 パターン幅 ：５０μｍ、 パターン間スペース：５０μｍ
×４０ピンの正規格子状に電極が配列された電子部品を
搭載する多層回路基板での回路パターンの配置例を示
す。 ランドピッチ ：３５０μｍ、 ランド径 ：１２０μｍ、 パターン幅 ：５０μｍ、 パターン間スペース：５０μｍ
【００４１】この条件の場合はａ＝１であり、たとえば
ｎ＝５とすると、 ｋ＝ａ（ｎ−１）＋（ｎ−２）＝２ｎ−３＝７ ｍ＝｛３５０×（５−１）−１２０−５０｝/(５０＋５０） ≒１２．３ となる。これは、ｍ＞ｋという条件を満足している。図
１２〜１８はｎ＝５とした場合の回路パターンの設計例
である。
ｎ＝５とすると、 ｋ＝ａ（ｎ−１）＋（ｎ−２）＝２ｎ−３＝７ ｍ＝｛３５０×（５−１）−１２０−５０｝/(５０＋５０） ≒１２．３ となる。これは、ｍ＞ｋという条件を満足している。図
１２〜１８はｎ＝５とした場合の回路パターンの設計例
である。
【００４２】図１２〜１８はそれぞれ第１層〜第７層の
各層での回路パターンを示す。各層ごと５個のランド列
を１グループとして回路パターンを引き出している。な
お、この例では引き出しグループの両端のランドを重複
させてグループを配列している。回路パターンを設計す
る場合には、このように引き出しグループの両端のラン
ドが重複するように配置してもよいし、両端のランドが
隣合うように配置してもよい。
各層での回路パターンを示す。各層ごと５個のランド列
を１グループとして回路パターンを引き出している。な
お、この例では引き出しグループの両端のランドを重複
させてグループを配列している。回路パターンを設計す
る場合には、このように引き出しグループの両端のラン
ドが重複するように配置してもよいし、両端のランドが
隣合うように配置してもよい。
【００４３】回路パターンの引き出しは同一グループ内
で、層が進むにしたがって順次外側から内側に進んでい
く。回路パターンの引き出しが進むにしたがい、ランド
領域が狭まっていく。この実施形態では、全部のランド
から回路パターンを引き出すために７層を要している
が、最後の第７層目に残っているランド数はわずかであ
り、実質的には６層で引き出しが完了している。第７層
目の空きスペース部分については接地層等の共通に使用
する層を配置するといった利用が可能である。
で、層が進むにしたがって順次外側から内側に進んでい
く。回路パターンの引き出しが進むにしたがい、ランド
領域が狭まっていく。この実施形態では、全部のランド
から回路パターンを引き出すために７層を要している
が、最後の第７層目に残っているランド数はわずかであ
り、実質的には６層で引き出しが完了している。第７層
目の空きスペース部分については接地層等の共通に使用
する層を配置するといった利用が可能である。
【００４４】（比較例）図１９〜２５に、上記実施例に
対する比較例として４０×４０ピンの正規格子状に電極
が配列された電子部品を搭載する多層回路基板での回路
パターンの配置例を示す。ランドピッチ等の条件は上記
例と同一で、５個のランドを１グループとして回路パタ
ーンを引き出すように設計したものである。この比較例
の場合も全部のランドから回路パターンを引き出すため
７層を要している。
対する比較例として４０×４０ピンの正規格子状に電極
が配列された電子部品を搭載する多層回路基板での回路
パターンの配置例を示す。ランドピッチ等の条件は上記
例と同一で、５個のランドを１グループとして回路パタ
ーンを引き出すように設計したものである。この比較例
の場合も全部のランドから回路パターンを引き出すため
７層を要している。
【００４５】この比較例の回路パターンの引き出し方法
はかなり引き出し効率が高いものであるが、第７層目に
残っているランド数を比較してわかるように、上記実施
例と比較して回路パターンの引き出し効率は劣ってい
る。逆に、比較例と比較して上記実施例の回路パターン
の設計方法は非常に引き出し効率が高いことがわかる。
はかなり引き出し効率が高いものであるが、第７層目に
残っているランド数を比較してわかるように、上記実施
例と比較して回路パターンの引き出し効率は劣ってい
る。逆に、比較例と比較して上記実施例の回路パターン
の設計方法は非常に引き出し効率が高いことがわかる。
【００４６】
【発明の効果】本発明に係る多層回路基板は、上述した
ように、ランドを配列した領域内からきわめて効率的に
回路パターンを引き出すことができるから、これによっ
て、多層回路基板の層数を減らすことができ、多層回路
基板の製造歩留りを向上させるとともに、信頼性の高い
多層回路基板として提供することを可能とする等の著効
を奏する。
ように、ランドを配列した領域内からきわめて効率的に
回路パターンを引き出すことができるから、これによっ
て、多層回路基板の層数を減らすことができ、多層回路
基板の製造歩留りを向上させるとともに、信頼性の高い
多層回路基板として提供することを可能とする等の著効
を奏する。
【図１】回路パターンの引き出し方法を示す説明図であ
る。
る。
【図２】ｎ＝７の場合の回路パターンの引き出し例を示
す説明図である。
す説明図である。
【図３】ｎ＝４の場合での回路パターンの引き出し方法
を示す説明図である。
を示す説明図である。
【図４】ｎ＝５の場合での回路パターンの引き出し方法
を示す説明図である。
を示す説明図である。
【図５】ｎ＝６の場合での回路パターンの引き出し方法
を示す説明図である。
を示す説明図である。
【図６】ｎ＝７の場合での回路パターンの引き出し方法
を示す説明図である。
を示す説明図である。
【図７】ｎ＝７の場合の第１層の回路パターンの引き出
し例を示す説明図である。
し例を示す説明図である。
【図８】ｎ＝７の場合の第２層および第３層の回路パタ
ーンの引き出し例を示す説明図である。
ーンの引き出し例を示す説明図である。
【図９】ランド領域内での接地用のランドと配線用のラ
ンドの配置例を示す説明図である。
ンドの配置例を示す説明図である。
【図１０】ランド領域内での接地用のランドと配線用の
ランドの従来の配置を示す説明図である。
ランドの従来の配置を示す説明図である。
【図１１】スタッガー状に配列されたランドを示す説明
図である。
図である。
【図１２】実施例での第１層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１３】実施例での第２層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１４】実施例での第３層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１５】実施例での第４層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１６】実施例での第５層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１７】実施例での第６層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１８】実施例での第７層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図１９】比較例での第１層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２０】比較例での第２層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２１】比較例での第３層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２２】比較例での第４層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２３】比較例での第５層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２４】比較例での第６層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２５】比較例での第７層目の回路パターンの配置を
示す説明図である。
示す説明図である。
【図２６】フリップチップ接続の例を示す説明図であ
る。
る。
【図２７】ランドの外周側から回路パターンを引き出す
従来例を示す説明図である。
従来例を示す説明図である。
【図２８】多層回路基板に半導体チップを搭載した従来
例を示す説明図である。
例を示す説明図である。
４ 半導体チップ
５ 回路基板
６ 電極
７ 回路パターン
１０ ランド
１０ａ 接地用又は電源用のランド
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−181250（ＪＰ，Ａ)
特開 平９−97857（ＪＰ，Ａ)
特開 平９−199535（ＪＰ，Ａ)
特開 平10−303562（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H05K 3/46
H01L 21/60
Claims (3)
- 【請求項１】 実装面側に格子状配列あるいはスタッガ
ー状配列の配置で形成されたランドと、一端が前記ラン
ドに接続され他端が前記ランドが配列された平面領域内
から外側に引き出されて形成された回路パターンとを有
する回路基板を複数枚積層して形成された多層回路基板
であって、 前記回路基板に形成された回路パターンが、ランドピッ
チ、ランド径、パターン幅、パターン間スペース、隣接
するランド間に配置することができる回路パターンの数
ａから、ｎをパラメータとして得られる ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋パターン間
スペース) 、 ｋ＝ａ（ｎ−１）＋（ｎ−２） の両値のうちｍ＞ｋを満たすｎの値について、連続する
ｎ個のランドを底辺とし対角方向を斜辺とする二等辺三
角形の斜辺上に回路パターンを引き出す引き出し用のラ
ンドを配置したことを特徴とする多層回路基板。 - 【請求項２】 前記ｎが偶数値の場合に、引き出し用の
ランドの配置を、（（ｎ／２）＋１）個のランドを一方
の斜辺上に配置した二等辺三角形に近似した図形配置と
することを特徴とする請求項１記載の多層回路基板。 - 【請求項３】 前記ｎの値に対し、ｋ＋（ｎ−１）本又
はｍ本の回路パターンが引き出されていることを特徴と
する請求項１または２記載の多層回路基板。
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| US6535005B1 (en) * | 2000-04-26 | 2003-03-18 | Emc Corporation | Systems and methods for obtaining an electrical characteristics of a circuit board assembly process |
| US20040212103A1 (en) * | 2000-06-19 | 2004-10-28 | Herman Kwong | Techniques for pin arrangements in circuit chips |
| US7725860B1 (en) | 2000-06-19 | 2010-05-25 | Herman Kwong | Contact mapping using channel routing |
| US7259336B2 (en) | 2000-06-19 | 2007-08-21 | Nortel Networks Limited | Technique for improving power and ground flooding |
| US6388890B1 (en) * | 2000-06-19 | 2002-05-14 | Nortel Networks Limited | Technique for reducing the number of layers in a multilayer circuit board |
| US7069646B2 (en) * | 2000-06-19 | 2006-07-04 | Nortel Networks Limited | Techniques for reducing the number of layers in a multilayer signal routing device |
| US7107673B2 (en) * | 2000-06-19 | 2006-09-19 | Nortel Networks Limited | Technique for accommodating electronic components on a multiplayer signal routing device |
| US7281326B1 (en) | 2000-06-19 | 2007-10-16 | Nortel Network Limited | Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device |
| US6762366B1 (en) * | 2001-04-27 | 2004-07-13 | Lsi Logic Corporation | Ball assignment for ball grid array package |
| US6664483B2 (en) * | 2001-05-15 | 2003-12-16 | Intel Corporation | Electronic package with high density interconnect and associated methods |
| JP4746770B2 (ja) * | 2001-06-19 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6875930B2 (en) * | 2002-04-18 | 2005-04-05 | Hewlett-Packard Development Company, L.P. | Optimized conductor routing for multiple components on a printed circuit board |
| US6686666B2 (en) | 2002-05-16 | 2004-02-03 | Intel Corporation | Breaking out signals from an integrated circuit footprint |
| US7816247B2 (en) | 2003-02-25 | 2010-10-19 | Broadcom Corporation | Optimization of routing layers and board space requirements for ball grid array package implementations including array corner considerations |
| EP1460690A1 (en) * | 2003-02-25 | 2004-09-22 | Broadcom Corporation | Optimization of routing layers and board space requirements in a BGA package (fka BGA package) |
| US6916995B2 (en) | 2003-02-25 | 2005-07-12 | Broadcom Corporation | Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing |
| US7242592B2 (en) * | 2003-06-24 | 2007-07-10 | Amphenol Corporation | Printed circuit board for high speed, high density electrical connector with improved cross-talk minimization, attenuation and impedance mismatch characteristics |
| JP3736638B2 (ja) | 2003-10-17 | 2006-01-18 | セイコーエプソン株式会社 | 半導体装置、電子モジュール及び電子機器 |
| JP4865197B2 (ja) | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4731336B2 (ja) * | 2006-01-31 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7838778B1 (en) | 2006-04-26 | 2010-11-23 | Marvell Israel (M.I.S.L.) Ltd. | Circuit board layout |
| EP1978560A1 (fr) * | 2007-04-04 | 2008-10-08 | Stmicroelectronics SA | Plaque de connexion électrique et assemblage d'une telle plaque et d'un composant semi-conducteur comprenant une puce de circuits intégrés. |
| US8053349B2 (en) * | 2007-11-01 | 2011-11-08 | Texas Instruments Incorporated | BGA package with traces for plating pads under the chip |
| JP5085296B2 (ja) * | 2007-12-03 | 2012-11-28 | 新光電気工業株式会社 | 多層配線基板および半導体装置 |
| KR101665556B1 (ko) * | 2009-11-19 | 2016-10-13 | 삼성전자 주식회사 | 멀티 피치 볼 랜드를 갖는 반도체 패키지 |
| JP5091221B2 (ja) * | 2009-12-28 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI433614B (zh) * | 2011-08-23 | 2014-04-01 | Mstar Semiconductor Inc | 製作於印刷電路板上的球柵陣列 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890747A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | Ｌｓｉパツケ−ジ |
| US4495377A (en) * | 1982-12-30 | 1985-01-22 | International Business Machines Corporation | Substrate wiring patterns for connecting to integrated-circuit chips |
| US4782193A (en) * | 1987-09-25 | 1988-11-01 | Ibm Corp. | Polygonal wiring for improved package performance |
| US5220490A (en) * | 1990-10-25 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Substrate interconnect allowing personalization using spot surface links |
| US5379191A (en) * | 1991-02-26 | 1995-01-03 | Microelectronics And Computer Technology Corporation | Compact adapter package providing peripheral to area translation for an integrated circuit chip |
| US5467252A (en) * | 1993-10-18 | 1995-11-14 | Motorola, Inc. | Method for plating using nested plating buses and semiconductor device having the same |
| US5424492A (en) * | 1994-01-06 | 1995-06-13 | Dell Usa, L.P. | Optimal PCB routing methodology for high I/O density interconnect devices |
| JPH1065034A (ja) * | 1996-08-21 | 1998-03-06 | Ngk Spark Plug Co Ltd | 電子部品用配線基板及び電子部品パッケージ |
| JPH10335590A (ja) | 1997-06-04 | 1998-12-18 | Nec Corp | 受動素子回路 |
| JP3386977B2 (ja) * | 1997-06-05 | 2003-03-17 | 新光電気工業株式会社 | 多層回路基板 |
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1998
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- 1998-12-15 US US09/211,806 patent/US6194668B1/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |