JPS5890747A - Ｌｓｉパツケ−ジ - Google Patents
Ｌｓｉパツケ−ジInfo
- Publication number
- JPS5890747A JPS5890747A JP18899381A JP18899381A JPS5890747A JP S5890747 A JPS5890747 A JP S5890747A JP 18899381 A JP18899381 A JP 18899381A JP 18899381 A JP18899381 A JP 18899381A JP S5890747 A JPS5890747 A JP S5890747A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- package
- lsi
- pins
- points
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明は、プリント基板に搭載するビン立て方式のＬＳ
Ｉパッケージの構造Ｋ１１１する。
Ｉパッケージの構造Ｋ１１１する。
近年、ＬＳＩチップの高集積化に伴い、こ０Ｌ８１チツ
プの表面に設ける入出力端子の取付数が増加してきてお
シ、ビン立て方式のＬＳＩパッケージでは、ビン間隔を
狭めた夛、パッケージ全面にビンを立てたシして、ビン
０１１；ｌ！度化を実現している。
プの表面に設ける入出力端子の取付数が増加してきてお
シ、ビン立て方式のＬＳＩパッケージでは、ビン間隔を
狭めた夛、パッケージ全面にビンを立てたシして、ビン
０１１；ｌ！度化を実現している。
通常、これらのビン立て方式のＬＳＩパッケージは、ｓ
ｌ！４図に示すよう罠、プリント基板に搭載し、プリン
ト基板上でプリントパターン配線するが、高密度ＬＳＩ
パッケージになると、プリント基板上のそれらの搭載領
域では配線用エリヤが減少し、プリントパターン配−〇
配線性を悪くするという欠点がある。
ｌ！４図に示すよう罠、プリント基板に搭載し、プリン
ト基板上でプリントパターン配線するが、高密度ＬＳＩ
パッケージになると、プリント基板上のそれらの搭載領
域では配線用エリヤが減少し、プリントパターン配−〇
配線性を悪くするという欠点がある。
これを図面を参照して説明する。まず、第１図に示すビ
ン間隔ａのＤＩＰＭＩＬＩＩパッケージ１の場合は、第
５図に示すように、ビン取付孔６ＫＬＳＩチツプ用入出
力ビン２を挿入して半田付で固定し、一方、ＬＳＩチッ
プ間の配錘は、プリント基板５上に設定される配線基本
格子８又は配線基本格子８間に設けられる配線格子９を
用いて行なう。この場合Ｋｔｆ、第５図に示す点すから
点Ｃヘの配線は、入出力ピン取付孔６間を水平に通過で
きる配線格子を用いて略直線的なプリントパターン配ｌ
１１０となる。
ン間隔ａのＤＩＰＭＩＬＩＩパッケージ１の場合は、第
５図に示すように、ビン取付孔６ＫＬＳＩチツプ用入出
力ビン２を挿入して半田付で固定し、一方、ＬＳＩチッ
プ間の配錘は、プリント基板５上に設定される配線基本
格子８又は配線基本格子８間に設けられる配線格子９を
用いて行なう。この場合Ｋｔｆ、第５図に示す点すから
点Ｃヘの配線は、入出力ピン取付孔６間を水平に通過で
きる配線格子を用いて略直線的なプリントパターン配ｌ
１１０となる。
これに対し、ピン間隔ｔＺａのＬＳＩパッケージを搭載
すると、第６図に示すよう（、ピン間隔が狭いため入出
力ピン取付孔６間を水平に通過する配線格子は存在しな
い。そのため、点すから点Ｃへの配線は、プリントパタ
ーン配線１０のようＫなり、第５図の場合と比較して余
分な配線格子をつぶすことになって、上述した欠点を生
ずる。
すると、第６図に示すよう（、ピン間隔が狭いため入出
力ピン取付孔６間を水平に通過する配線格子は存在しな
い。そのため、点すから点Ｃへの配線は、プリントパタ
ーン配線１０のようＫなり、第５図の場合と比較して余
分な配線格子をつぶすことになって、上述した欠点を生
ずる。
本発明は上紀点に鑑みてなされたもので、ここに本発明
の目的は、配線用パターンをＬＳＩパッケージに組込み
、プリント基板上の配線時にその組込パターンを使用す
ることによシ上記欠点を解決するＬＳＩパッケージを提
供することにある。
の目的は、配線用パターンをＬＳＩパッケージに組込み
、プリント基板上の配線時にその組込パターンを使用す
ることによシ上記欠点を解決するＬＳＩパッケージを提
供することにある。
上記目的を解決するために本発明は、プリント基板上で
配線性を向上させるようＫＬＳＩパッケージ中に配線用
パターンを組込む構成を採ることを特徴とする。
配線性を向上させるようＫＬＳＩパッケージ中に配線用
パターンを組込む構成を採ることを特徴とする。
次に本発明の一実施例についてｍ面を参照しながら説明
する。
する。
第３図は本発明の一実施例のＬＳＩパッケージを示す。
同図において本発明ＬＳＩパッケージ１は、ＬＳＩチッ
プ用入出力ピン２と、配線パターン用ピン３と、配線パ
ターン４とを備えて構成される。
プ用入出力ピン２と、配線パターン用ピン３と、配線パ
ターン４とを備えて構成される。
入出力ピン２は、パッケージ内のＬＳＩチップと接続さ
れたピンで、複数本（本実施例では１４本）が一定間隔
で２判子行にパッケージｌの一方の面に突設しである。
れたピンで、複数本（本実施例では１４本）が一定間隔
で２判子行にパッケージｌの一方の面に突設しである。
同じ列内のビン２０間隔は、ｌ 。
従来のものと同じであって、例えば２１ピツチである。
配線パターン用ビン３は、これらの入出力ピン２の列の
外側に、皺ビン列を挾んで複数本を一定間隔で平行に突
設しである。このピン３の同じ列内での間隔は、プリン
ト基板の配線格子に対応して設定され、本実施例では基
本配線格子に対応させてａピッチとしである。もつとも
、上記入出力ピン２と同様にｚｌｋピッチとすることも
でき、この場合は配線格子に対応する。
外側に、皺ビン列を挾んで複数本を一定間隔で平行に突
設しである。このピン３の同じ列内での間隔は、プリン
ト基板の配線格子に対応して設定され、本実施例では基
本配線格子に対応させてａピッチとしである。もつとも
、上記入出力ピン２と同様にｚｌｋピッチとすることも
でき、この場合は配線格子に対応する。
配線パターン４は、ＬＳＩパッケージｌ内に設けられて
、上記配線パターン用ビン３を相互に接続する。接続は
、該ピン３０列間で行なわれ、本実施例では対向するピ
ン３が１対１にて接続されている。もつとも、接続の配
線パターンは、この例に限らず他のパターンであっても
よい。
、上記配線パターン用ビン３を相互に接続する。接続は
、該ピン３０列間で行なわれ、本実施例では対向するピ
ン３が１対１にて接続されている。もつとも、接続の配
線パターンは、この例に限らず他のパターンであっても
よい。
次に、第７図は上記実施例のＬＳＩパッケージを搭載し
た状態のプリント基板を半田面からみた詳細図である。
た状態のプリント基板を半田面からみた詳細図である。
この場合にも、上述した籐６図に示す場合と同様に１人
出力ピン取付孔６間を水平に通過する配線格子は存在し
ない。しかし、本発明ＬＳＩパッケージによれば、点す
からＣへの配線は、点ｂ 、 ｂ１間及び点Ｃ１、ｃ間
をプリントパターン配＃！１２で、点ｂ１ ｅ ’１間
をＬＳＩパッケージＩＩＣ組込まれた配線用パターン４
にて！ｌＩ続することにより、第６図の如く迂回するこ
となく、且つ、余分な配線格子をつぶすことなく、あた
かも配線基本格子８にて直接配線した如く最短長で配線
できる。なお、プリントパターン配線１２と配線パター
ン４との接続は、配線パターン用ピン取付孔７にて配線
パターン用ビン３により行なう。
出力ピン取付孔６間を水平に通過する配線格子は存在し
ない。しかし、本発明ＬＳＩパッケージによれば、点す
からＣへの配線は、点ｂ 、 ｂ１間及び点Ｃ１、ｃ間
をプリントパターン配＃！１２で、点ｂ１ ｅ ’１間
をＬＳＩパッケージＩＩＣ組込まれた配線用パターン４
にて！ｌＩ続することにより、第６図の如く迂回するこ
となく、且つ、余分な配線格子をつぶすことなく、あた
かも配線基本格子８にて直接配線した如く最短長で配線
できる。なお、プリントパターン配線１２と配線パター
ン４との接続は、配線パターン用ピン取付孔７にて配線
パターン用ビン３により行なう。
本発明は以上説明したように、ＬＳＩパッケージ中（配
線用パターンを組込むことにより、プリント基板上の配
線性を上げることができる。
線用パターンを組込むことにより、プリント基板上の配
線性を上げることができる。
第１，２図は従来のＤＩＰｆｆｉＬＳＩパッケージの斜
視図、第３図は本発明の一実施例のＬＳＩパッケージの
斜視図、第４図はプリント基板上ＫＬＳＩパッケージを
搭載した状態を示す平面図、第５図乃至第７図はプリン
ト基板を半田面から見たＬＳＩパッケージ搭載部分の詳
細図を示し、第５図は第１図のＬＳＩパッケージを、第
６図Ｆｉ第２図のＬＳＩパッケージを、第７図は本発明
である第３図のＬＳＩパッケージを夫々搭載したときの
詳細図である。 ｌ・・・ＬＳＩパッケージ ２・・・ＬＳＩチップ用入出力ビン ３・・・配線パターン用ビン ４・・・虻縁パターン ５・・・プリント基板６・
・・入出力ビン取付孔 ７・・・配線パターン用ビン取付孔 ８・・・配線基本格子 ９・・・配線格子１０．１
１．１２・・・プリントパターン配線出願人 日本電
気株式会社 第１図 第２図 第３図 第４図
視図、第３図は本発明の一実施例のＬＳＩパッケージの
斜視図、第４図はプリント基板上ＫＬＳＩパッケージを
搭載した状態を示す平面図、第５図乃至第７図はプリン
ト基板を半田面から見たＬＳＩパッケージ搭載部分の詳
細図を示し、第５図は第１図のＬＳＩパッケージを、第
６図Ｆｉ第２図のＬＳＩパッケージを、第７図は本発明
である第３図のＬＳＩパッケージを夫々搭載したときの
詳細図である。 ｌ・・・ＬＳＩパッケージ ２・・・ＬＳＩチップ用入出力ビン ３・・・配線パターン用ビン ４・・・虻縁パターン ５・・・プリント基板６・
・・入出力ビン取付孔 ７・・・配線パターン用ビン取付孔 ８・・・配線基本格子 ９・・・配線格子１０．１
１．１２・・・プリントパターン配線出願人 日本電
気株式会社 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 プリント基板に搭載するビン立て方式のＬＳＩパッケー
ジにおいて、 パッケージの、ＬＳＩチップ用人出方ビンが設けられた
面に、該ＬＳＩチップ用入出力ビンを関に挾んで豪数本
の配線パターン用ビンを突設し、且ツ、ハラケージ内に
上記配線パターン用ビンを相ＴＬＫ接続する配線パター
ンを組込で成ることを特徴とするＬＳＩパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18899381A JPS5890747A (ja) | 1981-11-25 | 1981-11-25 | Ｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18899381A JPS5890747A (ja) | 1981-11-25 | 1981-11-25 | Ｌｓｉパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890747A true JPS5890747A (ja) | 1983-05-30 |
Family
ID=16233494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18899381A Pending JPS5890747A (ja) | 1981-11-25 | 1981-11-25 | Ｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883182A2 (en) * | 1997-06-05 | 1998-12-09 | Shinko Electric Industries Co. Ltd. | Lattice arrangement of electrodes on a multi-layer circuit board |
| EP0928029A2 (en) * | 1997-12-22 | 1999-07-07 | Shinko Electric Industries Co. Ltd. | Multi-layer circuit board layout |
-
1981
- 1981-11-25 JP JP18899381A patent/JPS5890747A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883182A2 (en) * | 1997-06-05 | 1998-12-09 | Shinko Electric Industries Co. Ltd. | Lattice arrangement of electrodes on a multi-layer circuit board |
| EP0883182A3 (en) * | 1997-06-05 | 1999-06-16 | Shinko Electric Industries Co. Ltd. | Lattice arrangement of electrodes on a multi-layer circuit board |
| US6229099B1 (en) | 1997-06-05 | 2001-05-08 | Shinko Electric Industries Co., Ltd. | Multi-layer circuit board with particular pad spacing |
| US6452115B2 (en) | 1997-06-05 | 2002-09-17 | Shinko Electric Industries Co., Ltd | Circuit pattern for multi-layer circuit board for mounting electronic parts |
| EP0928029A2 (en) * | 1997-12-22 | 1999-07-07 | Shinko Electric Industries Co. Ltd. | Multi-layer circuit board layout |
| EP0928029A3 (en) * | 1997-12-22 | 1999-12-22 | Shinko Electric Industries Co. Ltd. | Multi-layer circuit board layout |
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