JPS605059B2 - 大規模半導体集積回路 - Google Patents
大規模半導体集積回路Info
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- JPS605059B2 JPS605059B2 JP4360075A JP4360075A JPS605059B2 JP S605059 B2 JPS605059 B2 JP S605059B2 JP 4360075 A JP4360075 A JP 4360075A JP 4360075 A JP4360075 A JP 4360075A JP S605059 B2 JPS605059 B2 JP S605059B2
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- Japan
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- wiring
- unit cell
- cell
- integrated circuit
- semiconductor integrated
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 241000219112 Cucumis Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は一般に大規模半導体集積回路装置（以下は１
という）に関するもので、さらに詳しくは偽１の単位セ
ルの端子の配置に関する。
という）に関するもので、さらに詳しくは偽１の単位セ
ルの端子の配置に関する。
周知のようには１を構成する際に設計および検査を容易
にするため単位セルという考え方が用いられている。す
なわち大規模な論理集積回路の基本となる回路（例えば
ＮＡＮＤゲート、フリツプ・フロップ、デコーダなどを
単位セルと呼び、単位セル内配線を第１層配線で完結し
、第２層および第３層配線で単位セル間の配線を実施し
てＬＳＩを実現するわけである。この際にランダム・ロ
ジック回路の場合、回路規模が大きくなるにつれて、セ
ル間配線が非常に多くなり、そのための充分な面積を確
保することが重要となる。例えば３叫ｍ×１２０〆ｍの
大きさで３入力１出力のＮＡＮＤゲートを構成して単位
セルとしこれを６側×６側のチップにすき間なく並べれ
ば１万ゲート分の素子が集積化されるわけであるが、セ
ル間配線のために必要な配線格子数（配線は規模的な格
子目上に置かれると考える）は約１０万格子になる。従
ってセル間配線のための配線間隔は５仏ｍピッチの程度
が要求される。従来、第１図に示すように単位セル１の
端子２は単位セルの周辺に配置されるのが普通である。
にするため単位セルという考え方が用いられている。す
なわち大規模な論理集積回路の基本となる回路（例えば
ＮＡＮＤゲート、フリツプ・フロップ、デコーダなどを
単位セルと呼び、単位セル内配線を第１層配線で完結し
、第２層および第３層配線で単位セル間の配線を実施し
てＬＳＩを実現するわけである。この際にランダム・ロ
ジック回路の場合、回路規模が大きくなるにつれて、セ
ル間配線が非常に多くなり、そのための充分な面積を確
保することが重要となる。例えば３叫ｍ×１２０〆ｍの
大きさで３入力１出力のＮＡＮＤゲートを構成して単位
セルとしこれを６側×６側のチップにすき間なく並べれ
ば１万ゲート分の素子が集積化されるわけであるが、セ
ル間配線のために必要な配線格子数（配線は規模的な格
子目上に置かれると考える）は約１０万格子になる。従
ってセル間配線のための配線間隔は５仏ｍピッチの程度
が要求される。従来、第１図に示すように単位セル１の
端子２は単位セルの周辺に配置されるのが普通である。
ところがこのような単位セルを多数含む偽１においては
セル間配線径路を定めるときに単位セルの端子が障害物
となり、通常セル間配線のみのために余分なチップ面積
を多く必要としている。本発明は単位セルの端子がセル
間配線の障害とならないようにして単位セル間配線を容
易にするとともにチップの小型化されたＬＳＩを提供す
ることを目的とする。本発明の特徴は、所定の平面寸法
を有する複数の単位セル領域を基板内に配列した大規模
半導体集積回路において、これら複数の単位セル領域の
配線領域が設けられ、単位セル領域の配線領域と隣接す
る一辺とこの単位セル領域の端子との間に離間部分が設
けられ、この離間部分及びこの離間部分とその一辺との
間には端子が設けられておらず、この離間部分にその一
辺と平行に延在する配線が設けられている大規模半導体
集積回路にある。
セル間配線径路を定めるときに単位セルの端子が障害物
となり、通常セル間配線のみのために余分なチップ面積
を多く必要としている。本発明は単位セルの端子がセル
間配線の障害とならないようにして単位セル間配線を容
易にするとともにチップの小型化されたＬＳＩを提供す
ることを目的とする。本発明の特徴は、所定の平面寸法
を有する複数の単位セル領域を基板内に配列した大規模
半導体集積回路において、これら複数の単位セル領域の
配線領域が設けられ、単位セル領域の配線領域と隣接す
る一辺とこの単位セル領域の端子との間に離間部分が設
けられ、この離間部分及びこの離間部分とその一辺との
間には端子が設けられておらず、この離間部分にその一
辺と平行に延在する配線が設けられている大規模半導体
集積回路にある。
すなわち、本発明は大規模半導体集積回路において、単
位セルの端子を互いに近接させて一部にまとめて形成し
、これによって一まとまりの広い配線領域を確保するこ
とを特徴とする。本発明により、単位セルの端子がセル
間配線の障害となることなくセル上に充分なセル間配線
のための面をうみだすことができ、究極的にはＬＳｉチ
ップの面積を小さくすることができる。
位セルの端子を互いに近接させて一部にまとめて形成し
、これによって一まとまりの広い配線領域を確保するこ
とを特徴とする。本発明により、単位セルの端子がセル
間配線の障害となることなくセル上に充分なセル間配線
のための面をうみだすことができ、究極的にはＬＳｉチ
ップの面積を小さくすることができる。
次に本発明の具体的構成を第２図を用いて説明する。
第２図ａは従来の如く、論理図の信号の流れに沿って単
位セル（この例ではデコーダ）の端子２を単位セル！の
周辺に配置されているが第２図ｂに示すように本発明に
よる単位セル１の端子２は単位セルの一部に列としてま
とめて設けることによりセルの端子がセル間配線の障害
となることはない。次に本発明の具体的実施例を第３図
を用いて説明する。
位セル（この例ではデコーダ）の端子２を単位セル！の
周辺に配置されているが第２図ｂに示すように本発明に
よる単位セル１の端子２は単位セルの一部に列としてま
とめて設けることによりセルの端子がセル間配線の障害
となることはない。次に本発明の具体的実施例を第３図
を用いて説明する。
ダ３図ａ，ｂはセル間配線を実施したり１の一部分を示
し、第３図ａは従来の単位セル端子配置構造による場合
を、第３図ｂは本発明によるセル端子配置構造による場
合を示し、第３図ａに示すように単位セル１の端子２を
従来のように周囲に配置すると、セル間の配線領域３は
６チャネルを要するが、第３図ｂのように単位セルーの
端子２をセルの中央部にまとめて配置すれば、セル間の
配線領域４は４チャネルで良い。これらの図では、第一
層配線を実線６、第二層配線を点線７、スルーホールを
・印５で示し、セル端子２の隣りの配線格子は他の配線
が通過できないという制約のもとで描かれている。次に
本発明の他の実施例を第４図ａ〜ｄに示す。
し、第３図ａは従来の単位セル端子配置構造による場合
を、第３図ｂは本発明によるセル端子配置構造による場
合を示し、第３図ａに示すように単位セル１の端子２を
従来のように周囲に配置すると、セル間の配線領域３は
６チャネルを要するが、第３図ｂのように単位セルーの
端子２をセルの中央部にまとめて配置すれば、セル間の
配線領域４は４チャネルで良い。これらの図では、第一
層配線を実線６、第二層配線を点線７、スルーホールを
・印５で示し、セル端子２の隣りの配線格子は他の配線
が通過できないという制約のもとで描かれている。次に
本発明の他の実施例を第４図ａ〜ｄに示す。
すなわち第４図ａでは単位セル１の中心部に単位セルの
端子２をまとめてある。第４図ｂ，ｃでは更に単位セル
端子２を二列にまとめてある。また第４図ｄでは−列に
まとめ単位セルの中心ではなくすみの方に配置してある
。このように、いずれの場合も単位セル内の端子を互い
に近接させて、配線領域に連続して設けられかつ端子な
どが設けられていない離間部分を単位セル領域上に設け
ることによって見かけ上広い面積を有する配線領域を実
現する。
端子２をまとめてある。第４図ｂ，ｃでは更に単位セル
端子２を二列にまとめてある。また第４図ｄでは−列に
まとめ単位セルの中心ではなくすみの方に配置してある
。このように、いずれの場合も単位セル内の端子を互い
に近接させて、配線領域に連続して設けられかつ端子な
どが設けられていない離間部分を単位セル領域上に設け
ることによって見かけ上広い面積を有する配線領域を実
現する。
これによってセル間配線を容易に行なうことが出来る。
以上のとおり、本発明によればセル間寸法を小さくして
も見かけ上広い配線領域が確保できるので瓜１のチップ
面積を小さくすることが出来る。
以上のとおり、本発明によればセル間寸法を小さくして
も見かけ上広い配線領域が確保できるので瓜１のチップ
面積を小さくすることが出来る。
第１図は従釆の単位セル端子の配線を示す図、第２図ａ
は従来の単位セル端子の配線を示す図、第２図ｂは本発
明による単位セル端子の配置を示す図、第３図ａ〜ｂは
セル間配線を実施したＬＳＩの一部分を示し第３図ａは
従来のセル端子配置構造の場合、第３図ｂは本発明のセ
ル端子配置構造の場合を示す。 第４図ａ〜ｄは本発明の他の実施例を示す図である。図
中の記号は１：単位セル、２：セル端子、３，４：セル
間配線領域、５：スルーホール、６：第１層配線、７：
第２層配線。 オー図 才２図 オ４図 オ３図‘の ケ３図（ｂ）
は従来の単位セル端子の配線を示す図、第２図ｂは本発
明による単位セル端子の配置を示す図、第３図ａ〜ｂは
セル間配線を実施したＬＳＩの一部分を示し第３図ａは
従来のセル端子配置構造の場合、第３図ｂは本発明のセ
ル端子配置構造の場合を示す。 第４図ａ〜ｄは本発明の他の実施例を示す図である。図
中の記号は１：単位セル、２：セル端子、３，４：セル
間配線領域、５：スルーホール、６：第１層配線、７：
第２層配線。 オー図 才２図 オ４図 オ３図‘の ケ３図（ｂ）
Claims (1)
- １ 所定の平面寸法を有する複数の単位セル領域を基板
内に配列した大規模半導体集積回路において、前記複数
の単位セル領域の間に配線領域が設けられ、前記単位セ
ル領域の該配線領域と隣接する一辺と前記単位セル領域
の端子との間に離間部分が設けられ、該離間部分及び該
離間部分と前記一辺との間には端子が設けられておらず
、該離間部分に前記一辺と平行に延在する配線が設けら
れていることを特徴とする大規模半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4360075A JPS605059B2 (ja) | 1975-04-09 | 1975-04-09 | 大規模半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4360075A JPS605059B2 (ja) | 1975-04-09 | 1975-04-09 | 大規模半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51117886A JPS51117886A (en) | 1976-10-16 |
| JPS605059B2 true JPS605059B2 (ja) | 1985-02-08 |
Family
ID=12668296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4360075A Expired JPS605059B2 (ja) | 1975-04-09 | 1975-04-09 | 大規模半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605059B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160144A (en) * | 1981-03-27 | 1982-10-02 | Fujitsu Ltd | Semiconductor integrated circuit device |
| KR920702779A (ko) * | 1990-04-24 | 1992-10-06 | 아이지와 스스무 | 회로 셀·어레이를 갖춘 반도체 장치 및 데이타 입출력 장치 |
| US6759732B1 (en) | 1990-04-24 | 2004-07-06 | Seiko Epson Corporation | Semiconductor device with circuit cell array and arrangement on a semiconductor chip |
| JP3060609B2 (ja) * | 1991-07-08 | 2000-07-10 | 日本電気株式会社 | 集積回路の配線設計方法 |
-
1975
- 1975-04-09 JP JP4360075A patent/JPS605059B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51117886A (en) | 1976-10-16 |
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