JPH0689988A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0689988A JPH0689988A JP4239572A JP23957292A JPH0689988A JP H0689988 A JPH0689988 A JP H0689988A JP 4239572 A JP4239572 A JP 4239572A JP 23957292 A JP23957292 A JP 23957292A JP H0689988 A JPH0689988 A JP H0689988A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 １個でスタティックメモリセルを構成できる
基本セルであって、かつ小面積の基本セル、を備えたゲ
ートアレイ式の半導体集積回路装置を得る。 【構成】 従来の基本セルと同一のＣＭＯＳ形成部５０
と、ＮＭＯＳ形成部５２とを含む。ＮＭＯＳ形成部５２
は、２つのＮ型拡散層５４と５６とを含み、その上面に
ゲート電極５８が備えられている。２つのＮ型拡散層５
４と５６との間には、ゲート電極パッド５９が設けられ
ている。そして、このゲート電極パッド５９からそれぞ
れのＮ型拡散層５４、５６（の上面）に対してゲート電
極４８が伸展している。したがって、ゲート電極パッド
５９によって２つのＮ型拡散層５４と５６は分離される
ので、３者は密に隣接して設置することが可能であり、
ＮＭＯＳ形成部５２の横幅を小さくすることができる。
基本セルであって、かつ小面積の基本セル、を備えたゲ
ートアレイ式の半導体集積回路装置を得る。 【構成】 従来の基本セルと同一のＣＭＯＳ形成部５０
と、ＮＭＯＳ形成部５２とを含む。ＮＭＯＳ形成部５２
は、２つのＮ型拡散層５４と５６とを含み、その上面に
ゲート電極５８が備えられている。２つのＮ型拡散層５
４と５６との間には、ゲート電極パッド５９が設けられ
ている。そして、このゲート電極パッド５９からそれぞ
れのＮ型拡散層５４、５６（の上面）に対してゲート電
極４８が伸展している。したがって、ゲート電極パッド
５９によって２つのＮ型拡散層５４と５６は分離される
ので、３者は密に隣接して設置することが可能であり、
ＮＭＯＳ形成部５２の横幅を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関する。特にゲートアレイ方式の半導体集積回路の基本
セルの改良に関する。
関する。特にゲートアレイ方式の半導体集積回路の基本
セルの改良に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は、その開発
期間が短いことから、ゲートアレイ方式によって開発が
行われるのが一般的となっている。このゲートアレイ方
式においては、基本セルが敷き詰められたマスタースラ
イスがあらかじめ準備されており、ユーザの設計データ
に応じて、基本セル内の配線、及び基本セル間の配線が
行われる。その後パッケージングを行うことにより、最
終的な半導体集積回路装置が製造される。
期間が短いことから、ゲートアレイ方式によって開発が
行われるのが一般的となっている。このゲートアレイ方
式においては、基本セルが敷き詰められたマスタースラ
イスがあらかじめ準備されており、ユーザの設計データ
に応じて、基本セル内の配線、及び基本セル間の配線が
行われる。その後パッケージングを行うことにより、最
終的な半導体集積回路装置が製造される。
【０００３】従来の基本セルの一例を示す構成平面図が
図５に示されている。図５に示されている基本セルは、
２個のＮＭＯＳ型トランジスタ１０、１２と、２個のＰ
ＭＯＳ型トランジスタ１４、１６とから構成されてい
る。
図５に示されている。図５に示されている基本セルは、
２個のＮＭＯＳ型トランジスタ１０、１２と、２個のＰ
ＭＯＳ型トランジスタ１４、１６とから構成されてい
る。
【０００４】ＮＭＯＳ型トランジスタ１０は、ドレイン
２０ａと、ゲート２０ｂと、ソース２０ｃとから構成さ
れている。ドレイン２０ａと、ソース２０ｃはＮ型拡散
層の一部分であり、ゲート２０ｂはＮ型拡散層の上面に
設けられたゲート電極から構成されている。なお、Ｎ型
拡散層及び後述するＰ型拡散層は、図中ハッチングで示
されている。
２０ａと、ゲート２０ｂと、ソース２０ｃとから構成さ
れている。ドレイン２０ａと、ソース２０ｃはＮ型拡散
層の一部分であり、ゲート２０ｂはＮ型拡散層の上面に
設けられたゲート電極から構成されている。なお、Ｎ型
拡散層及び後述するＰ型拡散層は、図中ハッチングで示
されている。
【０００５】ＮＭＯＳ型トランジスタ１２は、ソース２
０ｄと、ゲート２０ｅと、ドレイン２０ｆとから構成さ
れている。ソース２０ｄと、ドレイン２０ｆはＮ型拡散
層の一部分であり、ゲート２０ｅはＮ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２０ｄは、ソース２０ｃと同一部材である。すなわち、
ＮＭＯＳ型トランジスタ１０のソース２０ｃは、ＮＭＯ
Ｓ型トランジスタ１２のソース２０ｄと接続されてい
る。
０ｄと、ゲート２０ｅと、ドレイン２０ｆとから構成さ
れている。ソース２０ｄと、ドレイン２０ｆはＮ型拡散
層の一部分であり、ゲート２０ｅはＮ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２０ｄは、ソース２０ｃと同一部材である。すなわち、
ＮＭＯＳ型トランジスタ１０のソース２０ｃは、ＮＭＯ
Ｓ型トランジスタ１２のソース２０ｄと接続されてい
る。
【０００６】ＰＭＯＳ型トランジスタ１４は、ドレイン
２２ａと、ゲート２２ｂと、ソース２２ｃとから構成さ
れている。ドレイン２２ａと、ソース２２ｃはＰ型拡散
層の一部分であり、ゲート２２ｂはＰ型拡散層の上面に
設けられた金属配線から構成されている。
２２ａと、ゲート２２ｂと、ソース２２ｃとから構成さ
れている。ドレイン２２ａと、ソース２２ｃはＰ型拡散
層の一部分であり、ゲート２２ｂはＰ型拡散層の上面に
設けられた金属配線から構成されている。
【０００７】ＰＭＯＳ型トランジスタ１６は、ソース２
２ｄと、ゲート２２ｅと、ドレイン２２ｆとから構成さ
れている。ソース２２ｄと、ドレイン２２ｆはＰ型拡散
層の一部分であり、ゲート２２ｅはＰ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２２ｄは、ソース２２ｃと同一部材である。すなわち、
ＰＭＯＳ型トランジスタ１４のソース２２ｃは、ＰＭＯ
Ｓ型トランジスタ１６のソース２２ｄと接続されてい
る。
２ｄと、ゲート２２ｅと、ドレイン２２ｆとから構成さ
れている。ソース２２ｄと、ドレイン２２ｆはＰ型拡散
層の一部分であり、ゲート２２ｅはＰ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２２ｄは、ソース２２ｃと同一部材である。すなわち、
ＰＭＯＳ型トランジスタ１４のソース２２ｃは、ＰＭＯ
Ｓ型トランジスタ１６のソース２２ｄと接続されてい
る。
【０００８】なお、図５中、黒丸で示されているグリッ
ドは、配線を設けることができる最小間隔を表す。すな
わち、配線は主に黒丸に沿った箇所に設けられ、黒丸の
位置に通常置かれたスルーホール等を通じて半導体部分
と接続する。また、１個の基本セルの領域の範囲は点線
で囲まれた矩形の範囲である。
ドは、配線を設けることができる最小間隔を表す。すな
わち、配線は主に黒丸に沿った箇所に設けられ、黒丸の
位置に通常置かれたスルーホール等を通じて半導体部分
と接続する。また、１個の基本セルの領域の範囲は点線
で囲まれた矩形の範囲である。
【０００９】ＮＭＯＳ型とＰＭＯＳ型の計４個のトラン
ジスタを含む従来の基本セルは以上のように構成されて
いた。ところが、ゲートアレイ内にスタティックメモリ
セルを構築する場合、一般的には、２個のＮＭＯＳ型ト
ランジスタと、２個のＰＭＯＳ型トランジスタとでフリ
ップフロップ部を構成し、その他に２個のＮＭＯＳ型ト
ランジスタを用いて２個のパスゲートを構成している。
つまり、合計４個のＮＭＯＳ型トランジスタと、２個の
ＰＭＯＳ型トランジスタとから、一個のスタティック型
メモリセルが構成される。したがって、従来の４個のト
ランジスタからなる基本セルを用いると、２個の基本セ
ルを用いて１個のメモリセルが構成されることになる。
つまり、１個の基本セルを用いてフリップフロップ部が
構成され、他の１個の基本セルのうち２個のＮＭＯＳ型
トランジスタを用いてパスゲートが構成される。この結
果、２個のＰＭＯＳ型トランジスタが使用されないこと
になってしまうという問題があった。
ジスタを含む従来の基本セルは以上のように構成されて
いた。ところが、ゲートアレイ内にスタティックメモリ
セルを構築する場合、一般的には、２個のＮＭＯＳ型ト
ランジスタと、２個のＰＭＯＳ型トランジスタとでフリ
ップフロップ部を構成し、その他に２個のＮＭＯＳ型ト
ランジスタを用いて２個のパスゲートを構成している。
つまり、合計４個のＮＭＯＳ型トランジスタと、２個の
ＰＭＯＳ型トランジスタとから、一個のスタティック型
メモリセルが構成される。したがって、従来の４個のト
ランジスタからなる基本セルを用いると、２個の基本セ
ルを用いて１個のメモリセルが構成されることになる。
つまり、１個の基本セルを用いてフリップフロップ部が
構成され、他の１個の基本セルのうち２個のＮＭＯＳ型
トランジスタを用いてパスゲートが構成される。この結
果、２個のＰＭＯＳ型トランジスタが使用されないこと
になってしまうという問題があった。
【００１０】また、ＲＯＭを構成する場合、一般的には
読みだし速度の向上を図るため、全てのトランジスタ
を、ＮＭＯＳ型トランジスタで構成することが行われて
いるが、この手法を用いると、従来のゲートアレイにお
いては、トランジスタの利用率が５０パーセント（半分
のＰＭＯＳ型トランジスタは使用されない）になってし
まう。
読みだし速度の向上を図るため、全てのトランジスタ
を、ＮＭＯＳ型トランジスタで構成することが行われて
いるが、この手法を用いると、従来のゲートアレイにお
いては、トランジスタの利用率が５０パーセント（半分
のＰＭＯＳ型トランジスタは使用されない）になってし
まう。
【００１１】そこで、これらのような問題を解決するた
めに、例えば、特開昭６３−３０６６３９号公報には、
２個のＰＭＯＳ型トランジスタと、４個のＮＭＯＳ型ト
ランジスタとを含む基本セルを有する半導体集積回路装
置が示されている。ここに示されている基本セルの平面
構成図が図６に示されている。なお、図５と同様に、Ｎ
型拡散層及びＰ型拡散層部はハッチングで示され、配線
の最小間隔を表すグリッドが黒丸で示されている。ま
た、同様に１個の基本セルの領域の範囲は点線で示され
ている矩形の範囲である。
めに、例えば、特開昭６３−３０６６３９号公報には、
２個のＰＭＯＳ型トランジスタと、４個のＮＭＯＳ型ト
ランジスタとを含む基本セルを有する半導体集積回路装
置が示されている。ここに示されている基本セルの平面
構成図が図６に示されている。なお、図５と同様に、Ｎ
型拡散層及びＰ型拡散層部はハッチングで示され、配線
の最小間隔を表すグリッドが黒丸で示されている。ま
た、同様に１個の基本セルの領域の範囲は点線で示され
ている矩形の範囲である。
【００１２】図６に示されているように、この基本セル
は図５の従来の基本セルと同一構成部分であるＣＭＯＳ
形成部３０と、ＮＭＯＳ型トランジスタのみを含む部分
であるＮＭＯＳ形成部３２とを含んでいる。新たに加え
られたＮＭＯＳ形成部３２は、２つのＮ型拡散層３４と
３６とを含んでおり、その上面にゲート電極３８を備え
た構成である。このような構成によりＮＭＯＳ形成部３
２は、ＮＭＯＳ型トランジスタ４０、４２を形成してい
る。なお、ゲート電極３８への配線がスルーホール等を
通じて接続されるゲート電極パッド３９は、このＮＭＯ
Ｓ形成部３２の端部に位置している。
は図５の従来の基本セルと同一構成部分であるＣＭＯＳ
形成部３０と、ＮＭＯＳ型トランジスタのみを含む部分
であるＮＭＯＳ形成部３２とを含んでいる。新たに加え
られたＮＭＯＳ形成部３２は、２つのＮ型拡散層３４と
３６とを含んでおり、その上面にゲート電極３８を備え
た構成である。このような構成によりＮＭＯＳ形成部３
２は、ＮＭＯＳ型トランジスタ４０、４２を形成してい
る。なお、ゲート電極３８への配線がスルーホール等を
通じて接続されるゲート電極パッド３９は、このＮＭＯ
Ｓ形成部３２の端部に位置している。
【００１３】このように上記公報に記載されている基本
セルを用いれば、１個の基本セルに２個のＰＭＯＳ型ト
ランジスタと、４個のＮＭＯＳ型トランジスタとが含ま
れているので、１個の基本セルでスタティックメモリセ
ルを構成することが可能である。また、ＰＭＯＳ型トラ
ンジスタ（２個）よりＮＭＯＳ型トランジスタ（４個）
の方が多いので、ＲＯＭを構成した場合にもトランジス
タの利用率が２／３となり、従来の５０パーセント（１
／２）に比べて改善されている。
セルを用いれば、１個の基本セルに２個のＰＭＯＳ型ト
ランジスタと、４個のＮＭＯＳ型トランジスタとが含ま
れているので、１個の基本セルでスタティックメモリセ
ルを構成することが可能である。また、ＰＭＯＳ型トラ
ンジスタ（２個）よりＮＭＯＳ型トランジスタ（４個）
の方が多いので、ＲＯＭを構成した場合にもトランジス
タの利用率が２／３となり、従来の５０パーセント（１
／２）に比べて改善されている。
【００１４】また、図６と同様な基本セルが、特公平２
−４３３４９号公報にも記載されている。特に同号公報
の図４には、図３とほぼ同一の構造で２つのＮＭＯＳ型
トランジスタを含むＮＭＯＳ形成部が記載されている。
−４３３４９号公報にも記載されている。特に同号公報
の図４には、図３とほぼ同一の構造で２つのＮＭＯＳ型
トランジスタを含むＮＭＯＳ形成部が記載されている。
【００１５】
【発明が解決しようとする課題】従来の半導体集積回路
装置は、上記のように構成されているので、スタティッ
クメモリセルを構成するのが容易である。しかし、図６
から一見して理解されるように、基本セルの中に未使用
部分が生じてしまう。上述したように、ゲートアレイ
は、基本セルを敷き詰めたマスタースライスを元にして
製造されるので、基本セルの未使用部分の割合は、全体
の未使用部分の割合とほぼ一致する。その結果、図６に
示されているような基本セルを用いたゲートアレイは、
未使用部分の割合が極めて大きくなってしまい、面積効
率の悪い半導体集積回路装置しか実現できない。
装置は、上記のように構成されているので、スタティッ
クメモリセルを構成するのが容易である。しかし、図６
から一見して理解されるように、基本セルの中に未使用
部分が生じてしまう。上述したように、ゲートアレイ
は、基本セルを敷き詰めたマスタースライスを元にして
製造されるので、基本セルの未使用部分の割合は、全体
の未使用部分の割合とほぼ一致する。その結果、図６に
示されているような基本セルを用いたゲートアレイは、
未使用部分の割合が極めて大きくなってしまい、面積効
率の悪い半導体集積回路装置しか実現できない。
【００１６】これは、ＮＭＯＳ形成部の横幅に由来する
問題である。すなわち、図５の構成では、基本セルの横
幅は３グリッドであるのに対し、図６の構成では、ＮＭ
ＯＳ形成部の横幅のため、基本セルの横幅は４グリッド
である。これは、図６に示されている従来の改良例の基
本セルは、２つのＮＭＯＳ型トランジスタ４０と４２と
の間に１グリッド分だけ間隙を設けているからである。
このような間隙を設けず、両トランジスタ４０、４２を
直接に隣接させると、電気的に結合してしまい１個のＮ
ＭＯＳ型トランジスタとなってしまう。
問題である。すなわち、図５の構成では、基本セルの横
幅は３グリッドであるのに対し、図６の構成では、ＮＭ
ＯＳ形成部の横幅のため、基本セルの横幅は４グリッド
である。これは、図６に示されている従来の改良例の基
本セルは、２つのＮＭＯＳ型トランジスタ４０と４２と
の間に１グリッド分だけ間隙を設けているからである。
このような間隙を設けず、両トランジスタ４０、４２を
直接に隣接させると、電気的に結合してしまい１個のＮ
ＭＯＳ型トランジスタとなってしまう。
【００１７】また、図５と図６を比較することにより明
らかなように、図５の構成では、基本セルの横幅は３グ
リッドしか必要としないのに対し、図６の構成では、横
幅として４グリッド必要である。
らかなように、図５の構成では、基本セルの横幅は３グ
リッドしか必要としないのに対し、図６の構成では、横
幅として４グリッド必要である。
【００１８】本発明は、上記課題に鑑みなされたもの
で、その目的は、１個でスタティックメモリセルを構成
できる基本セルであって、かつ小面積の基本セル、を備
えたゲートアレイ式の半導体集積回路装置を得ることで
ある。
で、その目的は、１個でスタティックメモリセルを構成
できる基本セルであって、かつ小面積の基本セル、を備
えたゲートアレイ式の半導体集積回路装置を得ることで
ある。
【００１９】
【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、ＮＭＯＳ型トランジスタと、Ｐ
ＭＯＳ型トランジスタとを同数個含み、矩形領域を有す
るＣＭＯＳ形成部と、ＮＭＯＳ型トランジスタのみを含
み、矩形領域を有するＮＭＯＳ形成部と、を備えた矩形
領域を有する基本セルを含み、前記ＮＭＯＳ部は、中央
に位置するゲート電極パッドと、前記ゲート電極パッド
の一方側に隣接して位置する第一のＮ型拡散層と、前記
ゲート電極パッドの他方側に隣接して位置する第二のＮ
型拡散層と、を含み、前記ゲート電極パッドからは、前
記第一及び第二のＮ型拡散層の上面に対し、それぞれゲ
ート電極が伸展し、前記第一及び第二のＮ型拡散層にお
いてそれぞれＮＭＯＳ型トランジスタが形成されている
ことを特徴とする半導体集積回路装置である。
課題を解決するために、ＮＭＯＳ型トランジスタと、Ｐ
ＭＯＳ型トランジスタとを同数個含み、矩形領域を有す
るＣＭＯＳ形成部と、ＮＭＯＳ型トランジスタのみを含
み、矩形領域を有するＮＭＯＳ形成部と、を備えた矩形
領域を有する基本セルを含み、前記ＮＭＯＳ部は、中央
に位置するゲート電極パッドと、前記ゲート電極パッド
の一方側に隣接して位置する第一のＮ型拡散層と、前記
ゲート電極パッドの他方側に隣接して位置する第二のＮ
型拡散層と、を含み、前記ゲート電極パッドからは、前
記第一及び第二のＮ型拡散層の上面に対し、それぞれゲ
ート電極が伸展し、前記第一及び第二のＮ型拡散層にお
いてそれぞれＮＭＯＳ型トランジスタが形成されている
ことを特徴とする半導体集積回路装置である。
【００２０】したがって、ゲート電極パッドによって、
第一及び第二のＮ型拡散層は分離される。
第一及び第二のＮ型拡散層は分離される。
【００２１】第二の本発明は、上述の課題を解決するた
めに、上記第一の本発明記載の半導体集積回路装置であ
って、前記ＣＭＯＳ形成部は、拡散層の上面に伸展して
いる平板状のゲート電極と、前記ゲート電極の両端にそ
れぞれ設けられているゲート電極パッドと、を備え、前
記ゲート電極パッドは、前記ゲート電極に対しソース側
に設けられていることを特徴とする半導体集積回路装置
である。
めに、上記第一の本発明記載の半導体集積回路装置であ
って、前記ＣＭＯＳ形成部は、拡散層の上面に伸展して
いる平板状のゲート電極と、前記ゲート電極の両端にそ
れぞれ設けられているゲート電極パッドと、を備え、前
記ゲート電極パッドは、前記ゲート電極に対しソース側
に設けられていることを特徴とする半導体集積回路装置
である。
【００２２】したがって、前記ＣＭＯＳ形成部のドレイ
ン側には、ゲート電極パッドが存在しない。そのため、
ＣＭＯＳ形成部内のドレイン間を直線的に配線可能であ
り、配線長を短くすることができる。
ン側には、ゲート電極パッドが存在しない。そのため、
ＣＭＯＳ形成部内のドレイン間を直線的に配線可能であ
り、配線長を短くすることができる。
【００２３】
【作用】第一の本発明においては、第一及び第二の拡散
層の間にゲート電極パッドが配置されているため、第一
及び第二の拡散層及びゲート電極パッドとを密に隣接し
て配置することが可能である。したがって、ＮＭＯＳ形
成部の占める面積が減少する。
層の間にゲート電極パッドが配置されているため、第一
及び第二の拡散層及びゲート電極パッドとを密に隣接し
て配置することが可能である。したがって、ＮＭＯＳ形
成部の占める面積が減少する。
【００２４】第二の本発明においては、ＣＭＯＳ形成部
内のトランジスタのドレイン間の配線が、配線層を増や
さなくとも、直線的に行うことができる。
内のトランジスタのドレイン間の配線が、配線層を増や
さなくとも、直線的に行うことができる。
【００２５】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００２６】実施例１ 図１は、本発明の実施例１による半導体集積回路の１個
の基本セルの構成平面図である。本構成平面図において
も、図５と同様に、Ｎ型拡散層及びＰ型拡散層部はハッ
チングで示され、配線の最小間隔を表すグリッドが黒丸
で示されている。また、同様に１個の基本セルの領域の
範囲は点線で示されている矩形の範囲である。
の基本セルの構成平面図である。本構成平面図において
も、図５と同様に、Ｎ型拡散層及びＰ型拡散層部はハッ
チングで示され、配線の最小間隔を表すグリッドが黒丸
で示されている。また、同様に１個の基本セルの領域の
範囲は点線で示されている矩形の範囲である。
【００２７】図１に示されているように、この基本セル
は、図５の従来の基本セルと同一構成部分であるＣＭＯ
Ｓ形成部５０と、ＮＭＯＳ型トランジスタのみを含む部
分であるＮＭＯＳ形成部５２とを含んでいる。新たに加
えられたＮＭＯＳ形成部５２は、図６に示された従来の
改良例と同様に、２つのＮＭＯＳ型トランジスタ６０、
６２を形成している。すなわち、ＮＭＯＳ形成部５２
は、２つのＮ型拡散層５４と５６とを含んでおり、その
上面にゲート電極５８を備えた構成である。
は、図５の従来の基本セルと同一構成部分であるＣＭＯ
Ｓ形成部５０と、ＮＭＯＳ型トランジスタのみを含む部
分であるＮＭＯＳ形成部５２とを含んでいる。新たに加
えられたＮＭＯＳ形成部５２は、図６に示された従来の
改良例と同様に、２つのＮＭＯＳ型トランジスタ６０、
６２を形成している。すなわち、ＮＭＯＳ形成部５２
は、２つのＮ型拡散層５４と５６とを含んでおり、その
上面にゲート電極５８を備えた構成である。
【００２８】本実施例において特徴的なことは、ゲート
電極５８への配線がスルーホール等を通じて接続される
ゲート電極パッド５９が、このＮＭＯＳ形成部５２のほ
ぼ中央に位置していることである。すなわち、中央にゲ
ート電極パッド５９が位置し、その左右に隣接してＮＭ
ＯＳ拡散層５４、５６が設けられている。そして、ゲー
ト電極パッド５９からそれぞれのＮＭＯＳ拡散層（の上
面）に対してゲート電極５８が伸展している。
電極５８への配線がスルーホール等を通じて接続される
ゲート電極パッド５９が、このＮＭＯＳ形成部５２のほ
ぼ中央に位置していることである。すなわち、中央にゲ
ート電極パッド５９が位置し、その左右に隣接してＮＭ
ＯＳ拡散層５４、５６が設けられている。そして、ゲー
ト電極パッド５９からそれぞれのＮＭＯＳ拡散層（の上
面）に対してゲート電極５８が伸展している。
【００２９】このように、本実施例においては、ＮＭＯ
Ｓ形成部５２の２つのＮＭＯＳ型トランジスタ６０、６
２の間にゲート電極パッド５９が設けられている。この
構成によって、図１に示されているように、基本セルの
横幅を３グリッドとすることが可能である。上述したよ
うに、図６に示されている従来の改良例の基本セルは、
２つのＮＭＯＳ型トランジスタ４０と４２とを分離する
ために間隙が必要であったが、本実施例によれば、ゲー
ト電極パッド５９が両トランジスタ４０、４２を分離す
るので、従来のような間隙を設ける必要がない。
Ｓ形成部５２の２つのＮＭＯＳ型トランジスタ６０、６
２の間にゲート電極パッド５９が設けられている。この
構成によって、図１に示されているように、基本セルの
横幅を３グリッドとすることが可能である。上述したよ
うに、図６に示されている従来の改良例の基本セルは、
２つのＮＭＯＳ型トランジスタ４０と４２とを分離する
ために間隙が必要であったが、本実施例によれば、ゲー
ト電極パッド５９が両トランジスタ４０、４２を分離す
るので、従来のような間隙を設ける必要がない。
【００３０】そのため、間隙がなくなった分だけＮＭＯ
Ｓ形成部５２の横幅を小さくすることができ、その結
果、基本セルの横幅を３グリッドに抑えることが可能と
なった。
Ｓ形成部５２の横幅を小さくすることができ、その結
果、基本セルの横幅を３グリッドに抑えることが可能と
なった。
【００３１】なお、図２に、本実施例による基本セルを
用いてスタティックメモリセルを構成した場合の、中心
となるフリップフロップ部分の配線の様子が示されてい
る。図中、配線は黒い太線で示されており、拡散層もし
くは電極パッドと接続するためのスルーホールは□印で
示されている。図２に示されているように、ＮＭＯＳ型
トランジスタ１０とＰＭＯＳ型トランジスタ１４とから
なるインバータと、ＮＭＯＳ型トランジスタ１２とＰＭ
ＯＳ型トランジスタ１６とからなるインバータとの、お
互いの入力と出力とが接続され、フリップフロップ（ス
タティックメモリセル）が構成されている。
用いてスタティックメモリセルを構成した場合の、中心
となるフリップフロップ部分の配線の様子が示されてい
る。図中、配線は黒い太線で示されており、拡散層もし
くは電極パッドと接続するためのスルーホールは□印で
示されている。図２に示されているように、ＮＭＯＳ型
トランジスタ１０とＰＭＯＳ型トランジスタ１４とから
なるインバータと、ＮＭＯＳ型トランジスタ１２とＰＭ
ＯＳ型トランジスタ１６とからなるインバータとの、お
互いの入力と出力とが接続され、フリップフロップ（ス
タティックメモリセル）が構成されている。
【００３２】すなわち、一方のインバータの出力信号が
ドレイン２０ａとドレイン２２ａとの接続点から取り出
され、その出力信号は、他方のインバータの入力である
ゲート２０ｅと２２ｅとの接続点に入力されている。逆
に、他方のインバータの出力信号がドレイン２０ｆとド
レイン２２ｆとの接続点から取り出され、その出力信号
は、一方のインバータの入力であるゲート２０ｂと２２
ｂとの接続点に入力されている。なお、ＮＭＯＳ型トラ
ンジスタの共通ソース２０ｄには、ＶＳＳ電位が供給さ
れ、ＰＭＯＳ型トランジスタの共通ソース２２ｄにはＶ
ＤＤ電位が供給されている。
ドレイン２０ａとドレイン２２ａとの接続点から取り出
され、その出力信号は、他方のインバータの入力である
ゲート２０ｅと２２ｅとの接続点に入力されている。逆
に、他方のインバータの出力信号がドレイン２０ｆとド
レイン２２ｆとの接続点から取り出され、その出力信号
は、一方のインバータの入力であるゲート２０ｂと２２
ｂとの接続点に入力されている。なお、ＮＭＯＳ型トラ
ンジスタの共通ソース２０ｄには、ＶＳＳ電位が供給さ
れ、ＰＭＯＳ型トランジスタの共通ソース２２ｄにはＶ
ＤＤ電位が供給されている。
【００３３】以上述べたように、本実施例によれば、基
本セルの領域の中の未使用部分の面積が減少し、面積利
用率が高いゲートアレイ式の半導体集積回路装置を得る
ことができる。
本セルの領域の中の未使用部分の面積が減少し、面積利
用率が高いゲートアレイ式の半導体集積回路装置を得る
ことができる。
【００３４】実施例２ 上記実施例によれば、基本セル一個でスタティックメモ
リセルを構成できるので、スタティックメモリを容易に
構築することが可能である。しかしながら、図２の配線
から理解されるように、配線の一部が基本セルの領域か
らはみ出してしまう。すなわち、ドレイン２０ｆとドレ
イン２２ｆとを接続する配線が、基本セルの領域からは
み出し、他の領域を浸蝕してしまう。また、配線長が長
くなってしまうという問題もある。これらの問題は、ア
ルミニウムによる配線層を２層に増やすことにより解決
されるが、配線層を１層増やすことはマスクが一枚増え
ることであり、大幅なコスト増と時間増とをもたらして
しまう。逆にいえば、配線層が１層減れば大幅なコスト
減と、時間減とが図れる。
リセルを構成できるので、スタティックメモリを容易に
構築することが可能である。しかしながら、図２の配線
から理解されるように、配線の一部が基本セルの領域か
らはみ出してしまう。すなわち、ドレイン２０ｆとドレ
イン２２ｆとを接続する配線が、基本セルの領域からは
み出し、他の領域を浸蝕してしまう。また、配線長が長
くなってしまうという問題もある。これらの問題は、ア
ルミニウムによる配線層を２層に増やすことにより解決
されるが、配線層を１層増やすことはマスクが一枚増え
ることであり、大幅なコスト増と時間増とをもたらして
しまう。逆にいえば、配線層が１層減れば大幅なコスト
減と、時間減とが図れる。
【００３５】図３には、上記課題を解決する本発明の実
施例２による半導体集積回路の基本セルの構成平面図が
示されている。本実施例において特徴的なことは、ＮＭ
ＯＳ型トランジスタ１２と、ＰＭＯＳ型トランジスタ１
６のゲート電極パッドが、ゲート電極（２０ｅ、２２
ｅ）に対して、前記トランジスタのドレイン（２０ｆ、
２２ｆ）側ではなく、共通ソース（２０ｄ、２２ｄ）側
に設けられていることである。このようなゲート電極パ
ッドの配置とすることにより、ＮＭＯＳ型トランジスタ
１２のドレイン２０ｆと、ＰＭＯＳ型トランジスタ１６
のドレイン２２ｆとの間を直線的に接続する配線を設け
ることができる。すなわち、本基本セルの領域外の部分
に配線がはみ出してしまうことがない。
施例２による半導体集積回路の基本セルの構成平面図が
示されている。本実施例において特徴的なことは、ＮＭ
ＯＳ型トランジスタ１２と、ＰＭＯＳ型トランジスタ１
６のゲート電極パッドが、ゲート電極（２０ｅ、２２
ｅ）に対して、前記トランジスタのドレイン（２０ｆ、
２２ｆ）側ではなく、共通ソース（２０ｄ、２２ｄ）側
に設けられていることである。このようなゲート電極パ
ッドの配置とすることにより、ＮＭＯＳ型トランジスタ
１２のドレイン２０ｆと、ＰＭＯＳ型トランジスタ１６
のドレイン２２ｆとの間を直線的に接続する配線を設け
ることができる。すなわち、本基本セルの領域外の部分
に配線がはみ出してしまうことがない。
【００３６】図４に、本実施例による基本セルでスタテ
ィックメモリセルを構成した場合の配線の様子が示され
ている。図４に示されているように、ゲート電極２０ｅ
と２２ｅとのゲート電極パッドは、共通ソース２０ｄ、
２２ｄ側に向かって設けられている。したがって、ドレ
イン２０ｆとドレイン２２ｆとは、直線で接続すること
ができ、基本セルの領域から配線がはみだすことがな
い。また、配線層をもう１層増やさなくとも、配線を最
短距離で張ることができる。
ィックメモリセルを構成した場合の配線の様子が示され
ている。図４に示されているように、ゲート電極２０ｅ
と２２ｅとのゲート電極パッドは、共通ソース２０ｄ、
２２ｄ側に向かって設けられている。したがって、ドレ
イン２０ｆとドレイン２２ｆとは、直線で接続すること
ができ、基本セルの領域から配線がはみだすことがな
い。また、配線層をもう１層増やさなくとも、配線を最
短距離で張ることができる。
【００３７】以上述べたように、本実施例によれば、ス
タティックメモリセルを構成する際に、フリップフロッ
プ分の配線を１層のみで構成可能であり、かつ、基本セ
ルの領域内に配線を収めることが可能である。したがっ
て、本実施例の基本セルを用いた半導体集積回路装置に
よれば、スタティックメモリを構成した場合に、面積の
利用効率が極めて良好となる。
タティックメモリセルを構成する際に、フリップフロッ
プ分の配線を１層のみで構成可能であり、かつ、基本セ
ルの領域内に配線を収めることが可能である。したがっ
て、本実施例の基本セルを用いた半導体集積回路装置に
よれば、スタティックメモリを構成した場合に、面積の
利用効率が極めて良好となる。
【００３８】
【発明の効果】以上述べたように、第一の本発明によれ
ば、第一のＮ型拡散層と、ゲート電極パッドと、第二の
Ｎ型拡散層とを、互いに密に隣接させて設けることがで
きる。そのためＮＭＯＳ形成部の横幅を、小さく抑える
ことができ、基本セル内にある未使用部分の面積を極め
て小さく抑えることができる。
ば、第一のＮ型拡散層と、ゲート電極パッドと、第二の
Ｎ型拡散層とを、互いに密に隣接させて設けることがで
きる。そのためＮＭＯＳ形成部の横幅を、小さく抑える
ことができ、基本セル内にある未使用部分の面積を極め
て小さく抑えることができる。
【００３９】したがって、本発明の基本セルを用いれ
ば、面積の使用効率が極めて良好な半導体集積回路が得
られるという効果を有する。
ば、面積の使用効率が極めて良好な半導体集積回路が得
られるという効果を有する。
【００４０】また、第二の本発明によれば、ＣＭＯＳ形
成部のゲート電極パッドは、ソース側に設けられている
ので、ドレイン側の周囲には、空領域が生じる。そのた
め、隣接するドレイン間の配線は、ゲートの配線等に妨
害されることなく、直線的に配置することができる。
成部のゲート電極パッドは、ソース側に設けられている
ので、ドレイン側の周囲には、空領域が生じる。そのた
め、隣接するドレイン間の配線は、ゲートの配線等に妨
害されることなく、直線的に配置することができる。
【００４１】したがって、本発明の基本セルを用いれ
ば、スタティックメモリセルを構成した場合に配線のし
やすい半導体集積回路装置を得られるという効果を有す
る。
ば、スタティックメモリセルを構成した場合に配線のし
やすい半導体集積回路装置を得られるという効果を有す
る。
【図１】本発明の実施例１の半導体集積回路装置の基本
セルの構成平面図である。
セルの構成平面図である。
【図２】本発明の実施例１の半導体集積回路装置の基本
セルに配線を施し、フリップフロップを構成した場合の
説明図である。
セルに配線を施し、フリップフロップを構成した場合の
説明図である。
【図３】本発明の実施例２の半導体装置の製造方法の特
徴的な工程を表す断面図である。
徴的な工程を表す断面図である。
【図４】本発明の実施例２の半導体集積回路装置の基本
セルに配線を施し、フリップフロップを構成した場合の
説明図である。
セルに配線を施し、フリップフロップを構成した場合の
説明図である。
【図５】従来の半導体集積回路装置の基本セルの一例の
構成平面図である。
構成平面図である。
【図６】従来の半導体集積回路装置の改良された基本セ
ルの一例の構成平面図である。
ルの一例の構成平面図である。
５０ ＣＭＯＳ形成部 ５２ ＮＭＯＳ形成部 ５４、５６ Ｎ型拡散層 ５８ ゲート電極 ５９ ゲート電極パッド ６０、６２ ＮＭＯＳ型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 7514−4Ｍ Ｈ０１Ｌ 27/10 ３８１
Claims (2)
- 【請求項１】 ＮＭＯＳ型トランジスタと、ＰＭＯＳ型
トランジスタとを同数個含み、矩形領域を有するＣＭＯ
Ｓ形成部と、 ＮＭＯＳ型トランジスタのみを含み、矩形領域を有する
ＮＭＯＳ形成部と、 を備えた矩形領域を有する基本セルを含み、 前記ＮＭＯＳ部は、 中央に位置するゲート電極パッドと、 前記ゲート電極パッドの一方側に隣接して位置する第一
のＮ型拡散層と、 前記ゲート電極パッドの他方側に隣接して位置する第二
のＮ型拡散層と、 を含み、前記ゲート電極パッドからは、前記第一及び第
二のＮ型拡散層の上面に対し、それぞれゲート電極が伸
展し、前記第一及び第二のＮ型拡散層においてそれぞれ
ＮＭＯＳ型トランジスタが形成されていることを特徴と
する半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、 前記ＣＭＯＳ形成部は、 拡散層の上面に伸展している平板状のゲート電極と、 前記ゲート電極の両端にそれぞれ設けられているゲート
電極パッドと、 を備え、 前記ゲート電極パッドは、前記ゲート電極に対しソース
側に設けられていることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23957292A JP3215518B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23957292A JP3215518B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689988A true JPH0689988A (ja) | 1994-03-29 |
| JP3215518B2 JP3215518B2 (ja) | 2001-10-09 |
Family
ID=17046795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23957292A Expired - Fee Related JP3215518B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3215518B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| KR100505627B1 (ko) * | 1999-02-19 | 2005-08-03 | 삼성전자주식회사 | 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 |
| JP2010161380A (ja) * | 2003-10-27 | 2010-07-22 | Nec Corp | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102204823B1 (ko) * | 2018-12-28 | 2021-01-19 | (주)셀리턴 | 헤어 관리 장치 세트 |
-
1992
- 1992-09-08 JP JP23957292A patent/JP3215518B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
| KR100505627B1 (ko) * | 1999-02-19 | 2005-08-03 | 삼성전자주식회사 | 오피씨를 선택적으로 이용하는 시모스 트랜지스터의 제조방법 |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| JP2010161380A (ja) * | 2003-10-27 | 2010-07-22 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3215518B2 (ja) | 2001-10-09 |
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