JPH09270468A - Ｃｍｏｓ型ｓｒａｍセル及びこれを用いた半導体装置 - Google Patents
Ｃｍｏｓ型ｓｒａｍセル及びこれを用いた半導体装置Info
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- JPH09270468A JPH09270468A JP8077459A JP7745996A JPH09270468A JP H09270468 A JPH09270468 A JP H09270468A JP 8077459 A JP8077459 A JP 8077459A JP 7745996 A JP7745996 A JP 7745996A JP H09270468 A JPH09270468 A JP H09270468A
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Abstract
(57)【要約】
【課題】アクセスを高速化する。
【解決手段】ＳＲＡＭセルは長手方向を有する矩形であ
り、ｎＭＯＳトランジスタＱＮ１及びＱＮ３が該矩形の
長手方向一端側領域１３Ａに配置され、ｎＭＯＳトラン
ジスタＱＮ２及びＱＮ４が該一端側と反対側の領域１３
Ｂに配置され、ｐＭＯＳトランジスタＱＰ１及びＱＰ２
が矩形の中央部に配置され、領域１３Ａと領域１２との
間及び領域１３Ｂと領域１２との間に素子分離領域１４
Ａ及び１４Ｂが形成され、ｐＭＯＳトランジスタＱＰ１
及びＱＰ２がそれぞれ領域１２内のｎＭＯＳトランジス
タＱＮ１側及びＱＮ２側に配置され、ビット線方向が該
長手方向と直角であり、ワード線方向が該長手方向と平
行である。ｎＭＯＳトランジスタＱＮ１、ＱＮ４及びｐ
ＭＯＳトランジスタＱＰ１がそれぞれ領域１３Ａ、１３
Ｂ及び１２の該直角な方向の一端側に配置され、ｎＭＯ
ＳトランジスタＱＮ３、ＱＮ２及びｐＭＯＳトランジス
タＱＰ２が該一端側と反対側に配置されている。
り、ｎＭＯＳトランジスタＱＮ１及びＱＮ３が該矩形の
長手方向一端側領域１３Ａに配置され、ｎＭＯＳトラン
ジスタＱＮ２及びＱＮ４が該一端側と反対側の領域１３
Ｂに配置され、ｐＭＯＳトランジスタＱＰ１及びＱＰ２
が矩形の中央部に配置され、領域１３Ａと領域１２との
間及び領域１３Ｂと領域１２との間に素子分離領域１４
Ａ及び１４Ｂが形成され、ｐＭＯＳトランジスタＱＰ１
及びＱＰ２がそれぞれ領域１２内のｎＭＯＳトランジス
タＱＮ１側及びＱＮ２側に配置され、ビット線方向が該
長手方向と直角であり、ワード線方向が該長手方向と平
行である。ｎＭＯＳトランジスタＱＮ１、ＱＮ４及びｐ
ＭＯＳトランジスタＱＰ１がそれぞれ領域１３Ａ、１３
Ｂ及び１２の該直角な方向の一端側に配置され、ｎＭＯ
ＳトランジスタＱＮ３、ＱＮ２及びｐＭＯＳトランジス
タＱＰ２が該一端側と反対側に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型ＳＲＡ
Ｍセル及びこれを用いた半導体装置に関する。
Ｍセル及びこれを用いた半導体装置に関する。
【０００２】
【従来の技術】この種のＳＲＡＭは、メモリセルがＤＲ
ＡＭのような電荷保持型ではなくフリップフロップによ
る電流駆動型であるので、高速アクセスが可能であり、
キャッシュメモリとして用いられているが、マイクロプ
ロセッサの高速化に伴い、より高速化が要求されてい
る。
ＡＭのような電荷保持型ではなくフリップフロップによ
る電流駆動型であるので、高速アクセスが可能であり、
キャッシュメモリとして用いられているが、マイクロプ
ロセッサの高速化に伴い、より高速化が要求されてい
る。
【０００３】図１０は、従来のＳＲＡＭセル１のパター
ン図である。図１１（Ａ）は、図１０のレイアウトパタ
ーンに対応した回路図であり、図１１（Ｂ）はこの回路
の接続を分かり易くした一般的な回路図である。ＳＲＡ
Ｍセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３との間に
素子分離領域４が形成され、素子分離領域４に平行にワ
ード線ＷＬ、基準電位供給線ＶＳＳ及び電源電位供給線
ＶＣＣが配置されている。中心線のみで示す一対のビッ
ト線ＢＬ及び＊ＢＬは、ワード線ＷＬと直角な方向に沿
って配置されている。ｐＭＯＳトランジスタＱＰ１とｎ
ＭＯＳトランジスタＱＮ１とでＣＭＯＳインバータが形
成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトラン
ジスタＱＮ２とでもう１つのＣＭＯＳインバータが形成
され、これらＣＭＯＳインバータがクロス接続されてフ
リップフロップが形成されている。
ン図である。図１１（Ａ）は、図１０のレイアウトパタ
ーンに対応した回路図であり、図１１（Ｂ）はこの回路
の接続を分かり易くした一般的な回路図である。ＳＲＡ
Ｍセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３との間に
素子分離領域４が形成され、素子分離領域４に平行にワ
ード線ＷＬ、基準電位供給線ＶＳＳ及び電源電位供給線
ＶＣＣが配置されている。中心線のみで示す一対のビッ
ト線ＢＬ及び＊ＢＬは、ワード線ＷＬと直角な方向に沿
って配置されている。ｐＭＯＳトランジスタＱＰ１とｎ
ＭＯＳトランジスタＱＮ１とでＣＭＯＳインバータが形
成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトラン
ジスタＱＮ２とでもう１つのＣＭＯＳインバータが形成
され、これらＣＭＯＳインバータがクロス接続されてフ
リップフロップが形成されている。
【０００４】メタル配線Ｓ１〜Ｓ４及び電源電位供給線
ＶＣＣはメタル配線第１層であり、基準電位供給線ＶＳ
Ｓはメタル配線第２層であり、ビット線ＢＬ及び＊ＢＬ
はメタル配線第３層である。ポリシリコン配線Ｇ１は、
ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタ
ＱＮ１のゲートを含み、かつ、その一端部がコンタクト
ホールを通ってｐＭＯＳトランジスタＱＰ２のｐ型半導
体領域Ｐ２ｄに接続されている。ポリシリコン配線Ｇ２
は、ｐＭＯＳトランジスタＱＰ２及びｎＭＯＳトランジ
スタＱＮ２のゲートを含み、かつ、その一端部がコンタ
クトホールを通ってｎＭＯＳトランジスタＱＮ１のｎ型
半導体領域Ｎ１ｄに接続されている。ｐＭＯＳトランジ
スタＱＰ１のｐ型半導体領域Ｐ１ｄとｎＭＯＳトランジ
スタＱＮ１のｎ型半導体領域Ｎ１ｄとは、コンタクトホ
ールを通ってメタル配線Ｓ１で接続され、ｐＭＯＳトラ
ンジスタＱＰ２のｐ型半導体領域Ｐ２ｄとｎＭＯＳトラ
ンジスタＱＮ２のｎ型半導体領域Ｎ２ｄとは、コンタク
ロホールを通ってメタル配線Ｓ２で接続さている。ま
た、ｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１
ｓは、コンタクトホールを通りメタル配線Ｓ３で基準電
位供給線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ
２のｎ型半導体領域Ｎ２ｓは、コンタクトホールを通り
メタル配線Ｓ４で基準電位供給線ＶＳＳに接続されてい
る。
ＶＣＣはメタル配線第１層であり、基準電位供給線ＶＳ
Ｓはメタル配線第２層であり、ビット線ＢＬ及び＊ＢＬ
はメタル配線第３層である。ポリシリコン配線Ｇ１は、
ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタ
ＱＮ１のゲートを含み、かつ、その一端部がコンタクト
ホールを通ってｐＭＯＳトランジスタＱＰ２のｐ型半導
体領域Ｐ２ｄに接続されている。ポリシリコン配線Ｇ２
は、ｐＭＯＳトランジスタＱＰ２及びｎＭＯＳトランジ
スタＱＮ２のゲートを含み、かつ、その一端部がコンタ
クトホールを通ってｎＭＯＳトランジスタＱＮ１のｎ型
半導体領域Ｎ１ｄに接続されている。ｐＭＯＳトランジ
スタＱＰ１のｐ型半導体領域Ｐ１ｄとｎＭＯＳトランジ
スタＱＮ１のｎ型半導体領域Ｎ１ｄとは、コンタクトホ
ールを通ってメタル配線Ｓ１で接続され、ｐＭＯＳトラ
ンジスタＱＰ２のｐ型半導体領域Ｐ２ｄとｎＭＯＳトラ
ンジスタＱＮ２のｎ型半導体領域Ｎ２ｄとは、コンタク
ロホールを通ってメタル配線Ｓ２で接続さている。ま
た、ｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１
ｓは、コンタクトホールを通りメタル配線Ｓ３で基準電
位供給線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ
２のｎ型半導体領域Ｎ２ｓは、コンタクトホールを通り
メタル配線Ｓ４で基準電位供給線ＶＳＳに接続されてい
る。
【０００５】ＳＲＡＭセル１に書き込まれたデータを読
み出す場合には、ビット線ＢＬ及び＊ＢＬが所定電位に
プリチャージされ（又はプリチャージされずに）、次に
ワード線ＷＬが高レベルにされてｎＭＯＳトランジスタ
ＱＮ３及びＱＮ４がオンにされる。これにより、ビット
線ＢＬとビット線＊ＢＬとの間に電位差が生じ、誤動作
防止のためこれが所定値以上になった後に、不図示のセ
ンスアンプで増幅され、データバスを介して外部に取り
出される。
み出す場合には、ビット線ＢＬ及び＊ＢＬが所定電位に
プリチャージされ（又はプリチャージされずに）、次に
ワード線ＷＬが高レベルにされてｎＭＯＳトランジスタ
ＱＮ３及びＱＮ４がオンにされる。これにより、ビット
線ＢＬとビット線＊ＢＬとの間に電位差が生じ、誤動作
防止のためこれが所定値以上になった後に、不図示のセ
ンスアンプで増幅され、データバスを介して外部に取り
出される。
【０００６】
【発明が解決しようとする課題】従来のＳＲＡＭセル１
は、ｐＭＯＳ領域２とｎＭＯＳ領域３の間に素子分離領
域４が形成され、素子分離領域４と直角な方向に沿って
ビット線ＢＬ及び＊ＢＬが配置されているので、ＳＲＡ
Ｍセルアレイにおいてはビット線ＢＬ及び＊ＢＬが長く
なり、その容量及び抵抗が大きくなるため、データ読み
出し速度の向上が制限される。データの書き込み速度に
ついても同様である。
は、ｐＭＯＳ領域２とｎＭＯＳ領域３の間に素子分離領
域４が形成され、素子分離領域４と直角な方向に沿って
ビット線ＢＬ及び＊ＢＬが配置されているので、ＳＲＡ
Ｍセルアレイにおいてはビット線ＢＬ及び＊ＢＬが長く
なり、その容量及び抵抗が大きくなるため、データ読み
出し速度の向上が制限される。データの書き込み速度に
ついても同様である。
【０００７】本発明の目的は、このような問題点に鑑
み、アクセスを高速化することが可能なＣＭＯＳ型ＳＲ
ＡＭセル及びこれを用いた半導体装置を提供するとにあ
る。
み、アクセスを高速化することが可能なＣＭＯＳ型ＳＲ
ＡＭセル及びこれを用いた半導体装置を提供するとにあ
る。
【０００８】
【課題を解決するための手段及びその作用効果】第１発
明では、クロス接続された第１及び第２のｎＭＯＳトラ
ンジスタと、該第１及び第２のｎＭＯＳトランジスタの
ドレインと電源線との間にそれぞれ接続された第１及び
第２のｐＭＯＳトランジスタとを備えたＳＲＡＭセルを
有する半導体装置において、該第１及び第２のｎＭＯＳ
トランジスタが形成される基板表面のｎＭＯＳ形成領域
及び該第１及び第２のｐＭＯＳトランジスタが形成され
る基板表面のｐＭＯＳ形成領域の延在方向がそれぞれビ
ット線の延在方向と平行である。
明では、クロス接続された第１及び第２のｎＭＯＳトラ
ンジスタと、該第１及び第２のｎＭＯＳトランジスタの
ドレインと電源線との間にそれぞれ接続された第１及び
第２のｐＭＯＳトランジスタとを備えたＳＲＡＭセルを
有する半導体装置において、該第１及び第２のｎＭＯＳ
トランジスタが形成される基板表面のｎＭＯＳ形成領域
及び該第１及び第２のｐＭＯＳトランジスタが形成され
る基板表面のｐＭＯＳ形成領域の延在方向がそれぞれビ
ット線の延在方向と平行である。
【０００９】第１発明によれば、上記構成によりビット
線が従来よりも短くなるので、ビット線の容量及び抵抗
が低減され、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度が
従来よりも向上するという効果を奏する。第２発明で
は、電源電位供給線と基準電位供給線との間に第１ｐＭ
ＯＳトランジスタと第１ｎＭＯＳトランジスタとが直列
接続され、該第１ｐＭＯＳトランジスタのゲートと該第
１ｎＭＯＳトランジスタのゲートとが短絡された第１Ｃ
ＭＯＳインバータと、該電源電位供給線と該基準電位供
給線との間に第２ｐＭＯＳトランジスタと第２ｎＭＯＳ
トランジスタとが直列接続され、該第２ｐＭＯＳトラン
ジスタのゲートと該第２ｎＭＯＳトランジスタのゲート
とが短絡された第２ＣＭＯＳインバータと、第１ビット
線と該第１ｎＭＯＳトランジスタのドレインとの間に接
続され、ゲートにワード線が接続された第３ｎＭＯＳト
ランジスタと、第２ビット線と該第２ｎＭＯＳトランジ
スタのドレインとの間に接続され、ゲートに該ワード線
が接続された第４ｎＭＯＳトランジスタと、が半導体基
板に形成され、該第１ｐＭＯＳトランジスタのゲートが
該第２ｎＭＯＳトランジスタのドレインに接続され、該
第２ｐＭＯＳトランジスタのゲートが該第１ｎＭＯＳト
ランジスタのドレインに接続されたＣＭＯＳ型ＳＲＡＭ
セルにおいて、該第１ｎＭＯＳトランジスタと該第３ｎ
ＭＯＳトランジスタとが第１領域に配置され、該第２ｎ
ＭＯＳトランジスタと該第４ｎＭＯＳトランジスタとが
第２領域に配置され、該第１ｐＭＯＳトランジスタと該
第２ｐＭＯＳトランジスタとが、該第１領域と該第２領
域の間の第３領域に配置され、該第１領域と該第３領域
との間及び該第２領域と該第３領域との間に素子分離領
域が形成され、該第１ビット線及び該第２ビット線の方
向が、該第１領域から該第２領域への長手方向と略直角
である。
線が従来よりも短くなるので、ビット線の容量及び抵抗
が低減され、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度が
従来よりも向上するという効果を奏する。第２発明で
は、電源電位供給線と基準電位供給線との間に第１ｐＭ
ＯＳトランジスタと第１ｎＭＯＳトランジスタとが直列
接続され、該第１ｐＭＯＳトランジスタのゲートと該第
１ｎＭＯＳトランジスタのゲートとが短絡された第１Ｃ
ＭＯＳインバータと、該電源電位供給線と該基準電位供
給線との間に第２ｐＭＯＳトランジスタと第２ｎＭＯＳ
トランジスタとが直列接続され、該第２ｐＭＯＳトラン
ジスタのゲートと該第２ｎＭＯＳトランジスタのゲート
とが短絡された第２ＣＭＯＳインバータと、第１ビット
線と該第１ｎＭＯＳトランジスタのドレインとの間に接
続され、ゲートにワード線が接続された第３ｎＭＯＳト
ランジスタと、第２ビット線と該第２ｎＭＯＳトランジ
スタのドレインとの間に接続され、ゲートに該ワード線
が接続された第４ｎＭＯＳトランジスタと、が半導体基
板に形成され、該第１ｐＭＯＳトランジスタのゲートが
該第２ｎＭＯＳトランジスタのドレインに接続され、該
第２ｐＭＯＳトランジスタのゲートが該第１ｎＭＯＳト
ランジスタのドレインに接続されたＣＭＯＳ型ＳＲＡＭ
セルにおいて、該第１ｎＭＯＳトランジスタと該第３ｎ
ＭＯＳトランジスタとが第１領域に配置され、該第２ｎ
ＭＯＳトランジスタと該第４ｎＭＯＳトランジスタとが
第２領域に配置され、該第１ｐＭＯＳトランジスタと該
第２ｐＭＯＳトランジスタとが、該第１領域と該第２領
域の間の第３領域に配置され、該第１領域と該第３領域
との間及び該第２領域と該第３領域との間に素子分離領
域が形成され、該第１ビット線及び該第２ビット線の方
向が、該第１領域から該第２領域への長手方向と略直角
である。
【００１０】第２発明によれば、上記配置によりビット
線が従来よりも短くなるので、ビット線の容量及び抵抗
が低減され、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度が
従来よりも向上するという効果を奏する。第２発明の第
１態様では、上記第１ｎＭＯＳトランジスタ、第４ｎＭ
ＯＳトランジスタ及び第１ｐＭＯＳトランジスタがそれ
ぞれ上記第１領域、第２領域及び第３領域の上記長手方
向と略直角な方向の一端側に配置され、上記第３ｎＭＯ
Ｓトランジスタ、第２ｎＭＯＳトランジスタ及び第２ｐ
ＭＯＳトランジスタがそれぞれ該第１領域、第２領域及
び第３領域の該長手方向と略直角な方向の他端側に配置
されている。
線が従来よりも短くなるので、ビット線の容量及び抵抗
が低減され、ＣＭＯＳ型ＳＲＡＭセルのアクセス速度が
従来よりも向上するという効果を奏する。第２発明の第
１態様では、上記第１ｎＭＯＳトランジスタ、第４ｎＭ
ＯＳトランジスタ及び第１ｐＭＯＳトランジスタがそれ
ぞれ上記第１領域、第２領域及び第３領域の上記長手方
向と略直角な方向の一端側に配置され、上記第３ｎＭＯ
Ｓトランジスタ、第２ｎＭＯＳトランジスタ及び第２ｐ
ＭＯＳトランジスタがそれぞれ該第１領域、第２領域及
び第３領域の該長手方向と略直角な方向の他端側に配置
されている。
【００１１】この第１態様によれば、第１ｎＭＯＳトラ
ンジスタ及び第１ｐＭＯＳトランジスタのゲートを含む
配線が略直線になり、第２ｎＭＯＳトランジスタ及び第
２ｐＭＯＳトランジスタのゲートを含む配線が略直線に
なるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くす
ることができるという効果を奏する。第２発明の第２態
様では、上記第１ｎＭＯＳトランジスタと上記第３ｎＭ
ＯＳトランジスタとが上記長手方向と略直角な方向に並
置され、該第１ｎＭＯＳトランジスタの一方のｎ型半導
体領域と該３ｎＭＯＳトランジスタの一方のｎ型半導体
領域とが共通領域であり、上記第２ｎＭＯＳトランジス
タと上記第４ｎＭＯＳトランジスタとが該長手方向と略
直角な方向に並置され、該第２ｎＭＯＳトランジスタの
一方のｎ型半導体領域と該４ｎＭＯＳトランジスタの一
方のｎ型半導体領域とが共通領域である。
ンジスタ及び第１ｐＭＯＳトランジスタのゲートを含む
配線が略直線になり、第２ｎＭＯＳトランジスタ及び第
２ｐＭＯＳトランジスタのゲートを含む配線が略直線に
なるので、ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くす
ることができるという効果を奏する。第２発明の第２態
様では、上記第１ｎＭＯＳトランジスタと上記第３ｎＭ
ＯＳトランジスタとが上記長手方向と略直角な方向に並
置され、該第１ｎＭＯＳトランジスタの一方のｎ型半導
体領域と該３ｎＭＯＳトランジスタの一方のｎ型半導体
領域とが共通領域であり、上記第２ｎＭＯＳトランジス
タと上記第４ｎＭＯＳトランジスタとが該長手方向と略
直角な方向に並置され、該第２ｎＭＯＳトランジスタの
一方のｎ型半導体領域と該４ｎＭＯＳトランジスタの一
方のｎ型半導体領域とが共通領域である。
【００１２】この第２態様によれば、上記第１領域及び
第２領域がコンパクトになるので、ＣＭＯＳ型ＳＲＡＭ
セルの占有面積を狭くすることができるという効果を奏
する。第２発明の第３態様では、上記第１ｐＭＯＳトラ
ンジスタが上記第３領域内の上記第１領域側に配置さ
れ、上記第２ｐＭＯＳトランジスタが該第３領域内の上
記第２領域側に配置されている。
第２領域がコンパクトになるので、ＣＭＯＳ型ＳＲＡＭ
セルの占有面積を狭くすることができるという効果を奏
する。第２発明の第３態様では、上記第１ｐＭＯＳトラ
ンジスタが上記第３領域内の上記第１領域側に配置さ
れ、上記第２ｐＭＯＳトランジスタが該第３領域内の上
記第２領域側に配置されている。
【００１３】この第３態様によれば、結合関係がより大
きいトランジスタ間が対向する位置に存在するので、Ｃ
ＭＯＳ型ＳＲＡＭセル内での素子間配線長が短くなり、
ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることがで
きるという効果を奏する。第２発明の第４態様では、上
記第１ｎＭＯＳトランジスタのゲートと上記第１ｐＭＯ
Ｓトランジスタのゲートとが１本の第１ポリシリコン配
線で連続しており、該第１ポリシリコンがコンタクトホ
ールを通って上記第２ｐＭＯＳトランジスタのドレイン
に接続され、上記第２ｎＭＯＳトランジスタのゲートと
上記第２ｐＭＯＳトランジスタのゲートとが１本の第２
ポリシリコン配線で連続しており、該第２ポリシリコン
がコンタクトホールを通って上記第１ｐＭＯＳトランジ
スタのドレインに接続されている。
きいトランジスタ間が対向する位置に存在するので、Ｃ
ＭＯＳ型ＳＲＡＭセル内での素子間配線長が短くなり、
ＣＭＯＳ型ＳＲＡＭセルの占有面積を狭くすることがで
きるという効果を奏する。第２発明の第４態様では、上
記第１ｎＭＯＳトランジスタのゲートと上記第１ｐＭＯ
Ｓトランジスタのゲートとが１本の第１ポリシリコン配
線で連続しており、該第１ポリシリコンがコンタクトホ
ールを通って上記第２ｐＭＯＳトランジスタのドレイン
に接続され、上記第２ｎＭＯＳトランジスタのゲートと
上記第２ｐＭＯＳトランジスタのゲートとが１本の第２
ポリシリコン配線で連続しており、該第２ポリシリコン
がコンタクトホールを通って上記第１ｐＭＯＳトランジ
スタのドレインに接続されている。
【００１４】この第４態様によれば、ポリシリコンによ
る配線が効率的に行われるという効果を奏する。第２発
明の第５態様では、上記ＣＭＯＳ型ＳＲＡＭセルは矩形
であり、上記長手方向は該矩形の長手方向であり、上記
第１領域及び第２領域はそれぞれ該矩形の長手方向一端
側及び他端側であり、上記第３領域は該矩形の中央部で
ある。
る配線が効率的に行われるという効果を奏する。第２発
明の第５態様では、上記ＣＭＯＳ型ＳＲＡＭセルは矩形
であり、上記長手方向は該矩形の長手方向であり、上記
第１領域及び第２領域はそれぞれ該矩形の長手方向一端
側及び他端側であり、上記第３領域は該矩形の中央部で
ある。
【００１５】第２発明のＣＭＯＳ型ＳＲＡＭセルは矩形
に限定されないが、矩形はビット線を短くするのに有利
であるので、第５態様によれば、ビット線をより短くす
ることができるという効果を奏する。第２発明の第６態
様では、上記第３領域に上記長手方向と略直角な方向に
沿って上記電源電位供給線が配置され、上記矩形の長手
方向に対向する辺の各々に沿って上記基準電位供給線が
配置され、該長手方向に沿って上記ワード線が配置され
ている。
に限定されないが、矩形はビット線を短くするのに有利
であるので、第５態様によれば、ビット線をより短くす
ることができるという効果を奏する。第２発明の第６態
様では、上記第３領域に上記長手方向と略直角な方向に
沿って上記電源電位供給線が配置され、上記矩形の長手
方向に対向する辺の各々に沿って上記基準電位供給線が
配置され、該長手方向に沿って上記ワード線が配置され
ている。
【００１６】この第６態様によれば、電源配線がワード
線と直角な方向に沿って配置されているので、ＳＲＡＭ
において１つのワード線を選択した場合に、このワード
線に沿った各ＳＲＡＭセルについて一対の電源配線から
電圧が供給され、電源配線幅を広くしたのと同じ効果が
得られ、電源電圧の変動が従来よりも低減されてノイズ
耐性が向上するという効果を奏する。
線と直角な方向に沿って配置されているので、ＳＲＡＭ
において１つのワード線を選択した場合に、このワード
線に沿った各ＳＲＡＭセルについて一対の電源配線から
電圧が供給され、電源配線幅を広くしたのと同じ効果が
得られ、電源電圧の変動が従来よりも低減されてノイズ
耐性が向上するという効果を奏する。
【００１７】第２発明の第７態様では、上記第１〜４ｎ
ＭＯＳトランジスタ並びに上記第１及び第２ｐＭＯＳト
ランジスタは、上記矩形の中央点について略点対称に配
置されている。この第７態様によれば、ＳＲＡＭ製造に
おいて、該対称性により露光パターンの処理が簡単にな
るという効果を奏する。また、第１及び第２のＣＭＯＳ
インバータの形が同じになるので、動作が安定する。
ＭＯＳトランジスタ並びに上記第１及び第２ｐＭＯＳト
ランジスタは、上記矩形の中央点について略点対称に配
置されている。この第７態様によれば、ＳＲＡＭ製造に
おいて、該対称性により露光パターンの処理が簡単にな
るという効果を奏する。また、第１及び第２のＣＭＯＳ
インバータの形が同じになるので、動作が安定する。
【００１８】第２発明の第８態様は、請求項１乃至８の
いずれか１つに記載のＣＭＯＳ型ＳＲＡＭセルが格子状
に配置されたメモリセルアレイと、該メモリセルアレイ
に対しデータの書き込み及び読み出しを行うための周辺
回路と、を有する半導体装置である。
いずれか１つに記載のＣＭＯＳ型ＳＲＡＭセルが格子状
に配置されたメモリセルアレイと、該メモリセルアレイ
に対しデータの書き込み及び読み出しを行うための周辺
回路と、を有する半導体装置である。
【００１９】第２発明の第９態様では、上記第７態様の
ＣＭＯＳ型ＳＲＡＭセルを有し、該ＣＭＯＳ型ＳＲＡＭ
セルは、上記矩形の長手方向の一辺を共通にして配置し
たときに該一辺について互いに線対称な第１形と第２形
とが在り、上記メモリセルアレイは、該第１形のＣＭＯ
Ｓ型ＳＲＡＭセルと該第２形のＣＭＯＳ型ＳＲＡＭセル
とが該長手方向及び該長手方向と直角な方向について交
互に配置され、該矩形の該長手方向にワード線が配置さ
れ、該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭ
ＯＳトランジスタのゲートがメタル配線を介して該ワー
ド線に接続され、該第２形のＣＭＯＳ型ＳＲＡＭセルの
上記第４ｎＭＯＳトランジスタのゲートが隣の該第１形
の第３ｎＭＯＳトランジスタのゲートと連続した配線に
なっており、該第１形のＣＭＯＳ型ＳＲＡＭセルの上記
第４ｎＭＯＳトランジスタのゲートがメタル配線を介し
て該ワード線に接続され、該第２形のＣＭＯＳ型ＳＲＡ
Ｍセルの上記第３ｎＭＯＳトランジスタのゲートが隣の
該第１形の第４ｎＭＯＳトランジスタのゲートと連続し
た配線になっている。
ＣＭＯＳ型ＳＲＡＭセルを有し、該ＣＭＯＳ型ＳＲＡＭ
セルは、上記矩形の長手方向の一辺を共通にして配置し
たときに該一辺について互いに線対称な第１形と第２形
とが在り、上記メモリセルアレイは、該第１形のＣＭＯ
Ｓ型ＳＲＡＭセルと該第２形のＣＭＯＳ型ＳＲＡＭセル
とが該長手方向及び該長手方向と直角な方向について交
互に配置され、該矩形の該長手方向にワード線が配置さ
れ、該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭ
ＯＳトランジスタのゲートがメタル配線を介して該ワー
ド線に接続され、該第２形のＣＭＯＳ型ＳＲＡＭセルの
上記第４ｎＭＯＳトランジスタのゲートが隣の該第１形
の第３ｎＭＯＳトランジスタのゲートと連続した配線に
なっており、該第１形のＣＭＯＳ型ＳＲＡＭセルの上記
第４ｎＭＯＳトランジスタのゲートがメタル配線を介し
て該ワード線に接続され、該第２形のＣＭＯＳ型ＳＲＡ
Ｍセルの上記第３ｎＭＯＳトランジスタのゲートが隣の
該第１形の第４ｎＭＯＳトランジスタのゲートと連続し
た配線になっている。
【００２０】この第９態様によれば、上記線対称性によ
りビット線方向に隣り合うＣＭＯＳ型ＳＲＡＭセルの一
方の空き領域を他方のワード線接続領域として有効利用
することができるので、ＣＭＯＳ型ＳＲＡＭセルアレイ
の高集積化が可能となるという効果を奏する。第２発明
の第１０態様では、上記ＣＭＯＳ型ＳＲＡＭセルは、上
記ビット線に平行なデータ線が配置され、該ビット線の
方向に連続して配置された複数の該ＣＭＯＳ型ＳＲＡＭ
セル毎に該データ線が該ビット線に接続され、該データ
線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデ
ータバスに接続されている。
りビット線方向に隣り合うＣＭＯＳ型ＳＲＡＭセルの一
方の空き領域を他方のワード線接続領域として有効利用
することができるので、ＣＭＯＳ型ＳＲＡＭセルアレイ
の高集積化が可能となるという効果を奏する。第２発明
の第１０態様では、上記ＣＭＯＳ型ＳＲＡＭセルは、上
記ビット線に平行なデータ線が配置され、該ビット線の
方向に連続して配置された複数の該ＣＭＯＳ型ＳＲＡＭ
セル毎に該データ線が該ビット線に接続され、該データ
線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置されたデ
ータバスに接続されている。
【００２１】ビット線は各ＳＲＡＭセルで転送ゲートに
接続されているので負荷が比較的大きいが、該データ線
にはこのような負荷がない。この第１０態様では、該ビ
ット線の方向に連続して配置された複数のＣＭＯＳ型Ｓ
ＲＡＭセル毎に該データ線が該ビット線に接続され、該
データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置さ
れたデータバスに接続されているので、データバスと直
角方向のメモリセル数を従来よりも多くすることがで
き、これによりデータバスの長さを従来よりも短くで
き、その分、データバスの専有面積を狭くすることがで
きるという効果を奏する。
接続されているので負荷が比較的大きいが、該データ線
にはこのような負荷がない。この第１０態様では、該ビ
ット線の方向に連続して配置された複数のＣＭＯＳ型Ｓ
ＲＡＭセル毎に該データ線が該ビット線に接続され、該
データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置さ
れたデータバスに接続されているので、データバスと直
角方向のメモリセル数を従来よりも多くすることがで
き、これによりデータバスの長さを従来よりも短くで
き、その分、データバスの専有面積を狭くすることがで
きるという効果を奏する。
【００２２】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１（Ａ）は第１形ＳＲＡＭセル
１０の概略パターンを示しており、図１（Ｂ）は第２形
ＳＲＡＭセル２０の概略パターンを示している。第１形
ＳＲＡＭセル１０及び第２形ＳＲＡＭセル２０はいずれ
も、回路としては図１１（Ｂ）に示す従来回路と同一で
あるが、レイアウトパターンが図１０のそれと異なり、
矩形の短い辺に平行に沿って一対のビット線ＢＬとビッ
ト線＊ＢＬとが配置されている。ワード線ＷＬは、ＳＲ
ＡＭセルの長い辺に平行になっている。
実施形態を説明する。図１（Ａ）は第１形ＳＲＡＭセル
１０の概略パターンを示しており、図１（Ｂ）は第２形
ＳＲＡＭセル２０の概略パターンを示している。第１形
ＳＲＡＭセル１０及び第２形ＳＲＡＭセル２０はいずれ
も、回路としては図１１（Ｂ）に示す従来回路と同一で
あるが、レイアウトパターンが図１０のそれと異なり、
矩形の短い辺に平行に沿って一対のビット線ＢＬとビッ
ト線＊ＢＬとが配置されている。ワード線ＷＬは、ＳＲ
ＡＭセルの長い辺に平行になっている。
【００２３】図２〜７において、図１０及び図１１中の
素子と対応する素子には、パターンの形が異なっていて
も、対応付けを容易にするために同一符号を付してい
る。また、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセ
ル２０とで対応する素子にも同一符号を付している。図
２（Ａ）は、第１形ＳＲＡＭセル１０の半導体領域（拡
散層）及びポリシリコン配線のパターン図であり、図２
（Ｂ）は図２（Ａ）のIIＢ−IIＢ線に沿った断面図であ
る。図３（Ａ）は、図２（Ａ）のパターンに、メタル配
線第１層の配線パターンを重ね合わせたパターン図であ
る。図３（Ｂ）は、図３（Ａ）のパターンに、メタル配
線第２層の配線パターンを重ね合わせたパターン図であ
る。図６（Ａ）は、図３（Ｂ）のレイアウトパターンに
対応した回路図である。第１形ＳＲＡＭセル１０の長い
辺及び短い辺に平行な方向をそれぞれ図示Ｘ方向及びＹ
方向とする。
素子と対応する素子には、パターンの形が異なっていて
も、対応付けを容易にするために同一符号を付してい
る。また、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセ
ル２０とで対応する素子にも同一符号を付している。図
２（Ａ）は、第１形ＳＲＡＭセル１０の半導体領域（拡
散層）及びポリシリコン配線のパターン図であり、図２
（Ｂ）は図２（Ａ）のIIＢ−IIＢ線に沿った断面図であ
る。図３（Ａ）は、図２（Ａ）のパターンに、メタル配
線第１層の配線パターンを重ね合わせたパターン図であ
る。図３（Ｂ）は、図３（Ａ）のパターンに、メタル配
線第２層の配線パターンを重ね合わせたパターン図であ
る。図６（Ａ）は、図３（Ｂ）のレイアウトパターンに
対応した回路図である。第１形ＳＲＡＭセル１０の長い
辺及び短い辺に平行な方向をそれぞれ図示Ｘ方向及びＹ
方向とする。
【００２４】図２（Ａ）において、図１０との関係で
は、ｐＭＯＳ領域１２はｐＭＯＳ領域２に対応し、ｎＭ
ＯＳ領域１３Ａ及び１３ＢはｎＭＯＳ領域３に対応し、
素子分離領域１４Ａ及び１４Ｂは素子分離領域４に対応
している。すなわち、第１形ＳＲＡＭセル１０のＸ方向
について、中央部にｐＭＯＳ領域１２が配置され、一端
側及び他端側にそれぞれｎＭＯＳ領域１３Ａ及び１３Ｂ
が配置され、ｐＭＯＳ領域１２とｎＭＯＳ領域１３Ａと
の間及びｐＭＯＳ領域１２とｎＭＯＳ領域１３Ｂとの間
にそれぞれ素子分離領域１４Ａ及び１４Ｂが形成されて
いる。ｎＭＯＳ領域１３Ａ及び１３Ｂはそれぞれ、図２
（Ｂ）に示す如く、ｎ型半導体基板１５のｐ型ウエル１
６内及び１７内に形成されている。これに対しｐＭＯＳ
領域１２は、ｎ型半導体基板１５の表面部に形成されて
いる。フィールド酸化膜１４ａ及び１４ｂはそれぞれ、
素子分離領域１４Ａ及び１４Ｂの一部である。
は、ｐＭＯＳ領域１２はｐＭＯＳ領域２に対応し、ｎＭ
ＯＳ領域１３Ａ及び１３ＢはｎＭＯＳ領域３に対応し、
素子分離領域１４Ａ及び１４Ｂは素子分離領域４に対応
している。すなわち、第１形ＳＲＡＭセル１０のＸ方向
について、中央部にｐＭＯＳ領域１２が配置され、一端
側及び他端側にそれぞれｎＭＯＳ領域１３Ａ及び１３Ｂ
が配置され、ｐＭＯＳ領域１２とｎＭＯＳ領域１３Ａと
の間及びｐＭＯＳ領域１２とｎＭＯＳ領域１３Ｂとの間
にそれぞれ素子分離領域１４Ａ及び１４Ｂが形成されて
いる。ｎＭＯＳ領域１３Ａ及び１３Ｂはそれぞれ、図２
（Ｂ）に示す如く、ｎ型半導体基板１５のｐ型ウエル１
６内及び１７内に形成されている。これに対しｐＭＯＳ
領域１２は、ｎ型半導体基板１５の表面部に形成されて
いる。フィールド酸化膜１４ａ及び１４ｂはそれぞれ、
素子分離領域１４Ａ及び１４Ｂの一部である。
【００２５】ｐＭＯＳ領域１２にはｐＭＯＳトランジス
タＱＰ１とｐＭＯＳトランジスタＱＰ２とが形成され、
ｎＭＯＳ領域１３ＡにはｎＭＯＳトランジスタＱＮ１と
ｎＭＯＳトランジスタＱＮ３とが形成され、ｎＭＯＳ領
域１３ＢにはｎＭＯＳトランジスタＱＮ２とｎＭＯＳト
ランジスタＱＮ４とが形成されている。ｐＭＯＳトラン
ジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでフリッ
プフロップの一方のＣＭＯＳインバータが構成され、ｐ
ＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ
２とでフリップフロップの他方のＣＭＯＳインバータが
構成される。ｎＭＯＳトランジスタＱＮ３及びＱＮ４は
いずれも転送ゲートである。
タＱＰ１とｐＭＯＳトランジスタＱＰ２とが形成され、
ｎＭＯＳ領域１３ＡにはｎＭＯＳトランジスタＱＮ１と
ｎＭＯＳトランジスタＱＮ３とが形成され、ｎＭＯＳ領
域１３ＢにはｎＭＯＳトランジスタＱＮ２とｎＭＯＳト
ランジスタＱＮ４とが形成されている。ｐＭＯＳトラン
ジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでフリッ
プフロップの一方のＣＭＯＳインバータが構成され、ｐ
ＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ
２とでフリップフロップの他方のＣＭＯＳインバータが
構成される。ｎＭＯＳトランジスタＱＮ３及びＱＮ４は
いずれも転送ゲートである。
【００２６】図２（Ａ）のパターンは、第１形ＳＲＡＭ
セル１０の中央点について点対称である。これにより、
ＳＲＡＭ製造において、露光パターンの処理が簡単にな
る。同図において、符号中のｓ及びｄはそれぞれソース
領域及びドレイン領域であることを示し、符号の先頭の
Ｐ及びＮはそれぞれｐ型半導体領域及びｎ型半導体領域
であることを示し、符号中の中間部の数字はトランジス
タの符号中の数字と一致している。
セル１０の中央点について点対称である。これにより、
ＳＲＡＭ製造において、露光パターンの処理が簡単にな
る。同図において、符号中のｓ及びｄはそれぞれソース
領域及びドレイン領域であることを示し、符号の先頭の
Ｐ及びＮはそれぞれｐ型半導体領域及びｎ型半導体領域
であることを示し、符号中の中間部の数字はトランジス
タの符号中の数字と一致している。
【００２７】ｐＭＯＳトランジスタＱＰ１は、ｐ型半導
体領域Ｐ１ｓ及びＰ１ｄと、これらの間のチャンネル領
域と、チャンネル領域の上方にゲート酸化膜を介して配
置されたゲートとを備え、このゲートはポリシリコン配
線Ｇ１０の一部である。ｐＭＯＳトランジスタＱＰ２、
ｎＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３及びＱＮ
４のゲートはそれぞれ、ポリシリコン配線Ｇ２０、Ｇ１
０、Ｗ１０及びＷ２０の一部である。ｐＭＯＳトランジ
スタＱＰ２のｐ型半導体領域Ｐ２ｓ及びＰ２ｄはそれぞ
れｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｓ
及びＰ１ｄに対応している。ｎＭＯＳトランジスタＱＮ
１は、ｎ型半導体領域Ｎ１ｓ及びＮ１ｄと、これらの間
のチャンネル領域と、チャンネル領域の上方にゲート酸
化膜を介して配置されたゲートとを備えている。ｎＭＯ
ＳトランジスタＱＮ２〜ＱＮ４についてもｎＭＯＳトラ
ンジスタＱＮ１と同様である。
体領域Ｐ１ｓ及びＰ１ｄと、これらの間のチャンネル領
域と、チャンネル領域の上方にゲート酸化膜を介して配
置されたゲートとを備え、このゲートはポリシリコン配
線Ｇ１０の一部である。ｐＭＯＳトランジスタＱＰ２、
ｎＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３及びＱＮ
４のゲートはそれぞれ、ポリシリコン配線Ｇ２０、Ｇ１
０、Ｗ１０及びＷ２０の一部である。ｐＭＯＳトランジ
スタＱＰ２のｐ型半導体領域Ｐ２ｓ及びＰ２ｄはそれぞ
れｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｓ
及びＰ１ｄに対応している。ｎＭＯＳトランジスタＱＮ
１は、ｎ型半導体領域Ｎ１ｓ及びＮ１ｄと、これらの間
のチャンネル領域と、チャンネル領域の上方にゲート酸
化膜を介して配置されたゲートとを備えている。ｎＭＯ
ＳトランジスタＱＮ２〜ＱＮ４についてもｎＭＯＳトラ
ンジスタＱＮ１と同様である。
【００２８】ｎＭＯＳトランジスタＱＮ１とｐＭＯＳト
ランジスタＱＰ１とがＹ方向の一方側に配置されている
ので、ポリシリコン配線Ｇ１０が略直線となり、同様
に、ｎＭＯＳトランジスタＱＮ２とｐＭＯＳトランジス
タＱＰ２とが第１形ＳＲＡＭセル１０のＹ方向他端側に
配置されているので、ポリシリコン配線Ｇ２０が略直線
となっている。ｎＭＯＳトランジスタＱＮ１とｎＭＯＳ
トランジスタＱＮ３とは、ｎ型半導体領域Ｎ１ｄが共通
でＹ方向に配置され、ｎＭＯＳトランジスタＱＮ２とｎ
ＭＯＳトランジスタＱＮ４とは、ｎ型半導体領域Ｎ２ｄ
が共通でＹ方向に配置されている。また、ｐＭＯＳトラ
ンジスタＱＰ１及びＱＰ２がそれぞれｐＭＯＳ領域１２
のｎＭＯＳトランジスタＱＮ１側及びｎＭＯＳトランジ
スタＱＮ２側に配置されている。これらのことは、第１
形ＳＲＡＭセル１０のＹ方向の幅を短くし且つ第１形Ｓ
ＲＡＭセル１０の占有面積を狭くするのに寄与してい
る。
ランジスタＱＰ１とがＹ方向の一方側に配置されている
ので、ポリシリコン配線Ｇ１０が略直線となり、同様
に、ｎＭＯＳトランジスタＱＮ２とｐＭＯＳトランジス
タＱＰ２とが第１形ＳＲＡＭセル１０のＹ方向他端側に
配置されているので、ポリシリコン配線Ｇ２０が略直線
となっている。ｎＭＯＳトランジスタＱＮ１とｎＭＯＳ
トランジスタＱＮ３とは、ｎ型半導体領域Ｎ１ｄが共通
でＹ方向に配置され、ｎＭＯＳトランジスタＱＮ２とｎ
ＭＯＳトランジスタＱＮ４とは、ｎ型半導体領域Ｎ２ｄ
が共通でＹ方向に配置されている。また、ｐＭＯＳトラ
ンジスタＱＰ１及びＱＰ２がそれぞれｐＭＯＳ領域１２
のｎＭＯＳトランジスタＱＮ１側及びｎＭＯＳトランジ
スタＱＮ２側に配置されている。これらのことは、第１
形ＳＲＡＭセル１０のＹ方向の幅を短くし且つ第１形Ｓ
ＲＡＭセル１０の占有面積を狭くするのに寄与してい
る。
【００２９】図３（Ａ）では、複雑化を避けるため図２
（Ａ）中の符号を省略している。図３（Ａ）のパターン
においても、図２（Ａ）と同様に第１形ＳＲＡＭセル１
０の中央点について点対称である。メタル配線Ｇ１１及
びＧ２１は上記２つのインバータ間のクロス接続に用い
られている。すなわち、ポリシリコン配線Ｇ２０の一端
とｎ型半導体領域Ｎ１ｄとの間が、コンタクトホールＣ
ａ１及びＣａ２を通ってメタル配線Ｇ２１で接続され、
ポリシリコン配線Ｇ１０の一端とｎ型半導体領域Ｎ２ｄ
との間が、コンタクトホールＣｂ１及びＣｂ２を通って
メタル配線Ｇ１１で接続されている。
（Ａ）中の符号を省略している。図３（Ａ）のパターン
においても、図２（Ａ）と同様に第１形ＳＲＡＭセル１
０の中央点について点対称である。メタル配線Ｇ１１及
びＧ２１は上記２つのインバータ間のクロス接続に用い
られている。すなわち、ポリシリコン配線Ｇ２０の一端
とｎ型半導体領域Ｎ１ｄとの間が、コンタクトホールＣ
ａ１及びＣａ２を通ってメタル配線Ｇ２１で接続され、
ポリシリコン配線Ｇ１０の一端とｎ型半導体領域Ｎ２ｄ
との間が、コンタクトホールＣｂ１及びＣｂ２を通って
メタル配線Ｇ１１で接続されている。
【００３０】電源配線については、第１形ＳＲＡＭセル
１０のＸ方向中央部に電源電位供給線ＶＣＣが配置さ
れ、第１形ＳＲＡＭセル１０のＸ方向一端部及び他端部
にそれぞれ基準電位供給線ＶＳＳ１１及びＶＳＳ１２が
配置されている。これら電源配線ＶＣＣ、ＶＳ１１及び
ＶＳＳ１２はいずれもＹ方向と平行になっている。電源
電位供給線ＶＣＣは、コンタクトホールＣｃ１及びＣｃ
２を通ってそれぞれ下方のｐ型半導体領域Ｐ１ｓ及びＰ
２ｓに接続されている。基準電位供給線ＶＳＳ１１及び
ＶＳＳ１２はいずれも、隣合うＳＲＡＭセルとで共用す
るために、その中心線が第１形ＳＲＡＭセル１０の境界
線に一致している。基準電位供給線ＶＳＳ１１はコンタ
クトホールＣｄ１を通って下方のｎ型半導体領域Ｎ１ｓ
に接続され、基準電位供給線ＶＳＳ１２はコンタクトホ
ールＣｄ２を通って下方のｎ型半導体領域Ｎ２ｓに接続
されている。
１０のＸ方向中央部に電源電位供給線ＶＣＣが配置さ
れ、第１形ＳＲＡＭセル１０のＸ方向一端部及び他端部
にそれぞれ基準電位供給線ＶＳＳ１１及びＶＳＳ１２が
配置されている。これら電源配線ＶＣＣ、ＶＳ１１及び
ＶＳＳ１２はいずれもＹ方向と平行になっている。電源
電位供給線ＶＣＣは、コンタクトホールＣｃ１及びＣｃ
２を通ってそれぞれ下方のｐ型半導体領域Ｐ１ｓ及びＰ
２ｓに接続されている。基準電位供給線ＶＳＳ１１及び
ＶＳＳ１２はいずれも、隣合うＳＲＡＭセルとで共用す
るために、その中心線が第１形ＳＲＡＭセル１０の境界
線に一致している。基準電位供給線ＶＳＳ１１はコンタ
クトホールＣｄ１を通って下方のｎ型半導体領域Ｎ１ｓ
に接続され、基準電位供給線ＶＳＳ１２はコンタクトホ
ールＣｄ２を通って下方のｎ型半導体領域Ｎ２ｓに接続
されている。
【００３１】メタル配線Ｂ１１、Ｂ２１、Ｗ１１及びＷ
２１はいずれも下層と上層との間を接続するための中間
的な配線である。メタル配線Ｂ１１は、コンタクトホー
ルＣａ３を通って下方のｎ型半導体領域Ｎ３に接続さ
れ、メタル配線Ｂ２１はコンタクトホールＣｂ３を通っ
て下方のｎ型半導体領域Ｎ４に接続され、メタル配線Ｗ
１１はコンタクトホールＣｅ１を通って下方のポリシリ
コン配線Ｗ１０に接続され、メタル配線Ｗ２１はコンタ
クトホールＣｆ１を通って下方のポリシリコン配線Ｗ２
０に接続されている。
２１はいずれも下層と上層との間を接続するための中間
的な配線である。メタル配線Ｂ１１は、コンタクトホー
ルＣａ３を通って下方のｎ型半導体領域Ｎ３に接続さ
れ、メタル配線Ｂ２１はコンタクトホールＣｂ３を通っ
て下方のｎ型半導体領域Ｎ４に接続され、メタル配線Ｗ
１１はコンタクトホールＣｅ１を通って下方のポリシリ
コン配線Ｗ１０に接続され、メタル配線Ｗ２１はコンタ
クトホールＣｆ１を通って下方のポリシリコン配線Ｗ２
０に接続されている。
【００３２】図３（Ｂ）では、複雑化を避けるため図２
（Ａ）及び図３（Ａ）中の符号を省略している。図３
（Ｂ）のパターンにおいても、図３（Ａ）と同様に第１
形ＳＲＡＭセル１０の中央点について点対称である。電
源配線の配線幅を狭くして集積度を高めるために、基準
電位供給線ＶＳＳ２１及びＶＳＳ２２がそれぞれ基準電
位供給線ＶＳＳ１１及びＶＳＳ１２の真上に配置されて
いる。一対のビット線ＢＬ及び＊ＢＬはそれぞれ、基準
電位供給線ＶＳＳ２１及びＶＳＳ２２でシールドしてノ
イズを低減するために、基準電位供給線ＶＳＳ２１及び
ＶＳＳ２２の近くにこれらと平行に配置されている。ビ
ット線ＢＬは、コンタクトホールＣａ４を通って下方の
メタル配線Ｂ１１に接続され、ビット線＊ＢＬは、コン
タクトホールＣｂ４を通って下方のメタル配線Ｂ２１に
接続されている。また、電源電位供給線ＶＣＣの両側に
電源電位供給線ＶＣＣに沿ってデータ線ＤＬ及び＊ＤＬ
が配置され、これらは電源電位供給線ＶＣＣによりシー
ルドされてノイズが低減されている。なお、図６及び図
７ではデータ線ＤＬ及び＊ＤＬを省略している。
（Ａ）及び図３（Ａ）中の符号を省略している。図３
（Ｂ）のパターンにおいても、図３（Ａ）と同様に第１
形ＳＲＡＭセル１０の中央点について点対称である。電
源配線の配線幅を狭くして集積度を高めるために、基準
電位供給線ＶＳＳ２１及びＶＳＳ２２がそれぞれ基準電
位供給線ＶＳＳ１１及びＶＳＳ１２の真上に配置されて
いる。一対のビット線ＢＬ及び＊ＢＬはそれぞれ、基準
電位供給線ＶＳＳ２１及びＶＳＳ２２でシールドしてノ
イズを低減するために、基準電位供給線ＶＳＳ２１及び
ＶＳＳ２２の近くにこれらと平行に配置されている。ビ
ット線ＢＬは、コンタクトホールＣａ４を通って下方の
メタル配線Ｂ１１に接続され、ビット線＊ＢＬは、コン
タクトホールＣｂ４を通って下方のメタル配線Ｂ２１に
接続されている。また、電源電位供給線ＶＣＣの両側に
電源電位供給線ＶＣＣに沿ってデータ線ＤＬ及び＊ＤＬ
が配置され、これらは電源電位供給線ＶＣＣによりシー
ルドされてノイズが低減されている。なお、図６及び図
７ではデータ線ＤＬ及び＊ＤＬを省略している。
【００３３】メタル配線Ｗ１２及びＷ２２はいずれも下
層と上層との間を接続するための中間的な配線である。
メタル配線Ｗ１２は、コンタクトホールＣｅ２を通って
下方のメタル配線Ｗ１１に接続され、コンタクトホール
Ｃｅ３を通って上方のワード線ＷＬに接続されている。
ワード線ＷＬは、第３配線層であり、パターンの複雑化
を避けるためにその中心線のみを示している。同様に、
メタル配線Ｗ２２は、コンタクトホールＣｆ２を通って
下方のメタル配線Ｗ１１に接続され、コンタクトホール
Ｃｆ３を通って上方のワード線ＷＬに接続されている。
層と上層との間を接続するための中間的な配線である。
メタル配線Ｗ１２は、コンタクトホールＣｅ２を通って
下方のメタル配線Ｗ１１に接続され、コンタクトホール
Ｃｅ３を通って上方のワード線ＷＬに接続されている。
ワード線ＷＬは、第３配線層であり、パターンの複雑化
を避けるためにその中心線のみを示している。同様に、
メタル配線Ｗ２２は、コンタクトホールＣｆ２を通って
下方のメタル配線Ｗ１１に接続され、コンタクトホール
Ｃｆ３を通って上方のワード線ＷＬに接続されている。
【００３４】図４は第２形ＳＲＡＭセル２０のパターン
図であり、このパターンは、図３（Ｂ）の第１形ＳＲＡ
Ｍセル１０のパターンをＸ方向中央線（ＷＬの中央線）
について線対称にし、メタル配線Ｗ１２、Ｗ２２、Ｗ１
１及びＷ２１を除去し、かつ、ポリシリコン配線Ｗ１０
及びＷ２０のセル中央側端部を除去したものとなってい
る。この対称性により、空き領域２１及び２２が第１形
ＳＲＡＭセル１０との関係で有効利用され、パターンの
短縮化が図られている。
図であり、このパターンは、図３（Ｂ）の第１形ＳＲＡ
Ｍセル１０のパターンをＸ方向中央線（ＷＬの中央線）
について線対称にし、メタル配線Ｗ１２、Ｗ２２、Ｗ１
１及びＷ２１を除去し、かつ、ポリシリコン配線Ｗ１０
及びＷ２０のセル中央側端部を除去したものとなってい
る。この対称性により、空き領域２１及び２２が第１形
ＳＲＡＭセル１０との関係で有効利用され、パターンの
短縮化が図られている。
【００３５】すなわち、第１形ＳＲＡＭセル１０と第２
形ＳＲＡＭセル２０とを、パターン境界である点線を一
致させて、図５に示す如くビット線方向へ並置すると、
メタル配線Ｗ２１及びＷ２２が図４の空き領域２２に配
置される。空き領域２１には、図５の下方に第１形ＳＲ
ＡＭセル１０を並置することにより、第１形ＳＲＡＭセ
ル１０のメタル配線Ｗ１１及びＷ１２が入り込む。第２
形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４
は、次のようにして第２形ＳＲＡＭセル２０上のワード
線ＷＬに接続される。すなわち、第２形ＳＲＡＭセル２
０の長手方向両側に第２形ＳＲＡＭセル２０と隣合うよ
うに第１形ＳＲＡＭセル１０を配置する。これにより第
１形ＳＲＡＭセル１０のポリシリコン配線Ｗ２０が第２
形ＳＲＡＭセル２０のポリシリコン配線Ｗ３に接続さ
れ、ポリシリコン配線Ｗ３がポリシリコン配線Ｗ２０を
介して第２形ＳＲＡＭセル２０のワード線ＷＬに接続さ
れる。同様に、第１形ＳＲＡＭセル１０のポリシリコン
配線Ｗ１０が第２形ＳＲＡＭセル２０のＷ４に接続さ
れ、ポリシリコン配線Ｗ４がポリシリコン配線Ｗ１０を
介して第２形ＳＲＡＭセル２０のワード線ＷＬに接続さ
れる。
形ＳＲＡＭセル２０とを、パターン境界である点線を一
致させて、図５に示す如くビット線方向へ並置すると、
メタル配線Ｗ２１及びＷ２２が図４の空き領域２２に配
置される。空き領域２１には、図５の下方に第１形ＳＲ
ＡＭセル１０を並置することにより、第１形ＳＲＡＭセ
ル１０のメタル配線Ｗ１１及びＷ１２が入り込む。第２
形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４
は、次のようにして第２形ＳＲＡＭセル２０上のワード
線ＷＬに接続される。すなわち、第２形ＳＲＡＭセル２
０の長手方向両側に第２形ＳＲＡＭセル２０と隣合うよ
うに第１形ＳＲＡＭセル１０を配置する。これにより第
１形ＳＲＡＭセル１０のポリシリコン配線Ｗ２０が第２
形ＳＲＡＭセル２０のポリシリコン配線Ｗ３に接続さ
れ、ポリシリコン配線Ｗ３がポリシリコン配線Ｗ２０を
介して第２形ＳＲＡＭセル２０のワード線ＷＬに接続さ
れる。同様に、第１形ＳＲＡＭセル１０のポリシリコン
配線Ｗ１０が第２形ＳＲＡＭセル２０のＷ４に接続さ
れ、ポリシリコン配線Ｗ４がポリシリコン配線Ｗ１０を
介して第２形ＳＲＡＭセル２０のワード線ＷＬに接続さ
れる。
【００３６】このような配置及びワード線ＷＬの接続を
図１（Ｃ）に示す。セルアレイ３０は、第１形ＳＲＡＭ
セル１０と第２形ＳＲＡＭセル２０とがＸ方向及びＹ方
向について互いに隣合うように境界線を一致させて格子
状に配置されている。この図から、第２形ＳＲＡＭセル
２０のポリシリコン配線Ｗ３及びＷ４のワード線ＷＬへ
の接続を容易に理解することができる。ＢＬ０〜ＢＬ３
及び＊ＢＬ０〜＊ＢＬ３はビット線であり、ＷＬ０〜Ｗ
Ｌ３はワード線である。
図１（Ｃ）に示す。セルアレイ３０は、第１形ＳＲＡＭ
セル１０と第２形ＳＲＡＭセル２０とがＸ方向及びＹ方
向について互いに隣合うように境界線を一致させて格子
状に配置されている。この図から、第２形ＳＲＡＭセル
２０のポリシリコン配線Ｗ３及びＷ４のワード線ＷＬへ
の接続を容易に理解することができる。ＢＬ０〜ＢＬ３
及び＊ＢＬ０〜＊ＢＬ３はビット線であり、ＷＬ０〜Ｗ
Ｌ３はワード線である。
【００３７】本実施形態によれば、図２（Ａ）に示す如
くｎＭＯＳ領域１３ＡとｎＭＯＳ領域１３Ｂとの間にｐ
ＭＯＳ領域１２が配置され、ｎＭＯＳ領域１３Ａから１
３Ｂへの方向と直角な方向にビット線が配置されている
ので、ＳＲＡＭセル当たりのビット線長を従来よりも短
くすることができ、これにより、ビット線の容量及び抵
抗が低減され、半導体装置のアクセス速度が従来よりも
向上する。
くｎＭＯＳ領域１３ＡとｎＭＯＳ領域１３Ｂとの間にｐ
ＭＯＳ領域１２が配置され、ｎＭＯＳ領域１３Ａから１
３Ｂへの方向と直角な方向にビット線が配置されている
ので、ＳＲＡＭセル当たりのビット線長を従来よりも短
くすることができ、これにより、ビット線の容量及び抵
抗が低減され、半導体装置のアクセス速度が従来よりも
向上する。
【００３８】また、図１０のＳＲＡＭセルでは電源電位
供給線ＶＣＣ及び基準電位供給線ＶＳＳがワード線ＷＬ
と平行であるので、ＳＲＡＭにおいて１つのワード線Ｗ
Ｌを選択した場合に、選択されたワード線ＷＬに沿った
ＳＲＡＭセルには一対の電源電位供給線ＶＣＣ及び基準
電位供給線ＶＳＳから電圧が供給される。これに対し、
図１（Ｃ）では、電源配線がワード線と直角な方向に沿
って配置されているので、１つのワード線を選択した場
合に、このワード線に沿った各ＳＲＡＭセルについて一
対の電源配線から電圧が供給されるので、電源配線幅を
広くしたのと同じ効果が得られ、電源電圧の変動が従来
よりも低減されてノイズ耐性が向上する。
供給線ＶＣＣ及び基準電位供給線ＶＳＳがワード線ＷＬ
と平行であるので、ＳＲＡＭにおいて１つのワード線Ｗ
Ｌを選択した場合に、選択されたワード線ＷＬに沿った
ＳＲＡＭセルには一対の電源電位供給線ＶＣＣ及び基準
電位供給線ＶＳＳから電圧が供給される。これに対し、
図１（Ｃ）では、電源配線がワード線と直角な方向に沿
って配置されているので、１つのワード線を選択した場
合に、このワード線に沿った各ＳＲＡＭセルについて一
対の電源配線から電圧が供給されるので、電源配線幅を
広くしたのと同じ効果が得られ、電源電圧の変動が従来
よりも低減されてノイズ耐性が向上する。
【００３９】図８（Ａ）は、本実施形態でのＳＲＡＭセ
ルアレイ中でのデータバスＤＢの配置を示し、図８
（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバスＤ
ＢＡの配置を示す。従来ではセルアレイブロック３０Ａ
の一端部でビット線をデータバスＤＢＡに接続していた
が、本実施例では２つのセルアレイブロック３０毎にア
レイブロック３０の外端部においてビット線ＢＬ及び＊
ＢＬをそれぞれデータ線ＤＬ及び＊ＤＬに接続してい
る。ビット線ＢＬ及び＊ＢＬは各ＳＲＡＭセルで転送ゲ
ートに接続されているので負荷が比較的大きいが、デー
タ線ＤＬ及び＊ＤＬにはこのような負荷はない。このた
め、データバスＤＢと直角方向のメモリセル数を従来よ
りも多くすることができ、これによりデータバスＤＢの
長さを従来よりも短くでき、その分、データバスＤＢの
専有面積を狭くすることができ、記憶容量が従来よりも
増加する。図３（Ｂ）に示す如く、データ線ＤＬ及び＊
ＤＬは、ｐＭＯＳ領域１２上の空き部分に配置されてい
るので、データ線ＤＬ及び＊ＤＬによるセル面積増大は
避けられる。
ルアレイ中でのデータバスＤＢの配置を示し、図８
（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバスＤ
ＢＡの配置を示す。従来ではセルアレイブロック３０Ａ
の一端部でビット線をデータバスＤＢＡに接続していた
が、本実施例では２つのセルアレイブロック３０毎にア
レイブロック３０の外端部においてビット線ＢＬ及び＊
ＢＬをそれぞれデータ線ＤＬ及び＊ＤＬに接続してい
る。ビット線ＢＬ及び＊ＢＬは各ＳＲＡＭセルで転送ゲ
ートに接続されているので負荷が比較的大きいが、デー
タ線ＤＬ及び＊ＤＬにはこのような負荷はない。このた
め、データバスＤＢと直角方向のメモリセル数を従来よ
りも多くすることができ、これによりデータバスＤＢの
長さを従来よりも短くでき、その分、データバスＤＢの
専有面積を狭くすることができ、記憶容量が従来よりも
増加する。図３（Ｂ）に示す如く、データ線ＤＬ及び＊
ＤＬは、ｐＭＯＳ領域１２上の空き部分に配置されてい
るので、データ線ＤＬ及び＊ＤＬによるセル面積増大は
避けられる。
【００４０】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記実施形態ではセル外形が矩形であ
る好ましい場合を説明したが、本発明の効果はＳＲＡＭ
セルの外形が矩形でなくても得られ、ＳＲＡＭセルは例
えば図９（Ａ）〜（Ｃ）に示すような外形であってもよ
い。また、コンタクトホール下部にローカルインターコ
ネクトを用いることにより、図３（Ｂ）中のビット線Ｂ
Ｌを基準電位供給線ＶＳＳ２１側のｎＭＯＳトランジス
タＱＮ１及びＱＮ３上に配置して、セルのＸ方向長さを
短縮することも可能である。
まれる。例えば、上記実施形態ではセル外形が矩形であ
る好ましい場合を説明したが、本発明の効果はＳＲＡＭ
セルの外形が矩形でなくても得られ、ＳＲＡＭセルは例
えば図９（Ａ）〜（Ｃ）に示すような外形であってもよ
い。また、コンタクトホール下部にローカルインターコ
ネクトを用いることにより、図３（Ｂ）中のビット線Ｂ
Ｌを基準電位供給線ＶＳＳ２１側のｎＭＯＳトランジス
タＱＮ１及びＱＮ３上に配置して、セルのＸ方向長さを
短縮することも可能である。
【００４１】さらに、図３（Ａ）ではコンタクトホール
Ｃａ１の位置でメタル配線Ｇ２１、ポリシリコン配線Ｇ
２０及びｐ型半導体領域Ｐ１ｄの間を接続しているが、
コンタクトホールＣｅ２及びＣｅ３のように、メタル配
線Ｇ２１とポリシリコン配線Ｇ２０との間及びポリシリ
コン配線Ｇ２０とｐ型半導体領域Ｐ１ｄとの間を互いに
異なる位置でコンタクトホールを通って接続することに
より、配線層の凹凸を低減させて信頼性を向上させるよ
うにしてもよい。
Ｃａ１の位置でメタル配線Ｇ２１、ポリシリコン配線Ｇ
２０及びｐ型半導体領域Ｐ１ｄの間を接続しているが、
コンタクトホールＣｅ２及びＣｅ３のように、メタル配
線Ｇ２１とポリシリコン配線Ｇ２０との間及びポリシリ
コン配線Ｇ２０とｐ型半導体領域Ｐ１ｄとの間を互いに
異なる位置でコンタクトホールを通って接続することに
より、配線層の凹凸を低減させて信頼性を向上させるよ
うにしてもよい。
【００４２】また、データ線ＤＬ及び＊ＤＬを備えない
構成であってもよいことは勿論である。
構成であってもよいことは勿論である。
【図１】（Ａ）は第１形ＳＲＡＭセルの概略パターン
図、（Ｂ）は第２形ＳＲＡＭセルの概略パターン図、
（Ｃ）は第１形及び第２形のＳＲＡＭセルが交互に配置
されたセルアレイの概略パターン図である。
図、（Ｂ）は第２形ＳＲＡＭセルの概略パターン図、
（Ｃ）は第１形及び第２形のＳＲＡＭセルが交互に配置
されたセルアレイの概略パターン図である。
【図２】（Ａ）は第１形ＳＲＡＭセルの半導体領域及び
ポリシリコン配線のパターン図、（Ｂ）は（Ａ）中のII
Ｂ−IIＢ線に沿った断面図である。
ポリシリコン配線のパターン図、（Ｂ）は（Ａ）中のII
Ｂ−IIＢ線に沿った断面図である。
【図３】（Ａ）は図２（Ａ）のパターンにメタル配線第
１層の配線パターンを重ね合わせたパターン図、（Ｂ）
は（Ａ）のパターンにメタル配線第２層の配線パターン
を重ね合わせたパターン図である。
１層の配線パターンを重ね合わせたパターン図、（Ｂ）
は（Ａ）のパターンにメタル配線第２層の配線パターン
を重ね合わせたパターン図である。
【図４】第２形ＳＲＡＭセルのパターン図である。
【図５】第１形ＳＲＡＭセルと第２形ＳＲＡＭセルとが
ビット線方向へ並置されたパターン図である。
ビット線方向へ並置されたパターン図である。
【図６】（Ａ）は図３（Ｂ）のレイアウトパターンに対
応した回路図、（Ｂ）は図４のレイアウトパターンに対
応した回路図である。
応した回路図、（Ｂ）は図４のレイアウトパターンに対
応した回路図である。
【図７】図５のレイアウトパターンに対応した回路図で
ある。
ある。
【図８】（Ａ）は本実施形態のＳＲＡＭセルアレイ中で
のデータバスの配置図であり、（Ｂ）は従来のＳＲＡＭ
セルアレイ中でのデータバス配置図である。
のデータバスの配置図であり、（Ｂ）は従来のＳＲＡＭ
セルアレイ中でのデータバス配置図である。
【図９】（Ａ）〜（Ｃ）はＳＲＡＭセルの変形例を示す
セル外形図である。
セル外形図である。
【図１０】従来のＳＲＡＭセルのパターン図である。
【図１１】（Ａ）は図１０のレイアウトパターンに対応
した回路図であり、（Ｂ）は（Ａ）の接続を分かり易く
した一般的な回路図である。
した回路図であり、（Ｂ）は（Ａ）の接続を分かり易く
した一般的な回路図である。
１０ 第１形ＳＲＡＭセル １２ ｐＭＯＳ領域 １３Ａ、１３Ｂ ｎＭＯＳ領域 １４Ａ、１４Ｂ 素子分離領域 １４ａ、１４ｂ フィールド酸化膜 １５ ｎ型半導体基板 １６、１７ ｐ型ウエル ２０ 第２形ＳＲＡＭセル ３０ セルアレイブロック ＱＰ１、ＱＰ２ ｐＭＯＳトランジスタ ＱＮ１〜ＱＮ４ ｎＭＯＳトランジスタ Ｐ１ｓ、Ｐ２ｓ、Ｐ１ｄ、Ｐ２ｄ ｐ型半導体領域 Ｎ１ｓ、Ｎ１ｄ、Ｎ２ｓ、Ｎ２ｄ、Ｎ３、Ｎ４ ｎ型半
導体領域 Ｇ１、Ｇ２、Ｇ１０、Ｇ２０、Ｗ１０、Ｗ２０ ポリシ
リコン配線 Ｓ１〜Ｓ４、Ｂ１１、Ｂ２１、Ｗ１１、Ｗ２１、Ｗ１
２、Ｗ２２ メタル配線 ＢＬ、＊ＢＬ ビット線 ＤＬ、＊ＤＬ データ線 ＷＬ ワード線 ＤＢ、ＤＢＡ データバス
導体領域 Ｇ１、Ｇ２、Ｇ１０、Ｇ２０、Ｗ１０、Ｗ２０ ポリシ
リコン配線 Ｓ１〜Ｓ４、Ｂ１１、Ｂ２１、Ｗ１１、Ｗ２１、Ｗ１
２、Ｗ２２ メタル配線 ＢＬ、＊ＢＬ ビット線 ＤＬ、＊ＤＬ データ線 ＷＬ ワード線 ＤＢ、ＤＢＡ データバス
Claims (12)
- 【請求項１】 クロス接続された第１及び第２のｎＭＯ
Ｓトランジスタと、該第１及び第２のｎＭＯＳトランジ
スタのドレインと電源線との間にそれぞれ接続された第
１及び第２のｐＭＯＳトランジスタとを備えたＳＲＡＭ
セルを有する半導体装置において、 該第１及び第２のｎＭＯＳトランジスタが形成される基
板表面のｎＭＯＳ形成領域及び該第１及び第２のｐＭＯ
Ｓトランジスタが形成される基板表面のｐＭＯＳ形成領
域の延在方向がそれぞれビット線の延在方向と平行であ
ることを特徴とする半導体装置。 - 【請求項２】 電源電位供給線と基準電位供給線との間
に第１ｐＭＯＳトランジスタと第１ｎＭＯＳトランジス
タとが直列接続され、該第１ｐＭＯＳトランジスタのゲ
ートと該第１ｎＭＯＳトランジスタのゲートとが短絡さ
れた第１ＣＭＯＳインバータと、 該電源電位供給線と該基準電位供給線との間に第２ｐＭ
ＯＳトランジスタと第２ｎＭＯＳトランジスタとが直列
接続され、該第２ｐＭＯＳトランジスタのゲートと該第
２ｎＭＯＳトランジスタのゲートとが短絡された第２Ｃ
ＭＯＳインバータと、 第１ビット線と該第１ｎＭＯＳトランジスタのドレイン
との間に接続され、ゲートにワード線が接続された第３
ｎＭＯＳトランジスタと、 第２ビット線と該第２ｎＭＯＳトランジスタのドレイン
との間に接続され、ゲートに該ワード線が接続された第
４ｎＭＯＳトランジスタと、 が半導体基板に形成され、該第１ｐＭＯＳトランジスタ
のゲートが該第２ｎＭＯＳトランジスタのドレインに接
続され、該第２ｐＭＯＳトランジスタのゲートが該第１
ｎＭＯＳトランジスタのドレインに接続されたＣＭＯＳ
型ＳＲＡＭセルにおいて、 該第１ｎＭＯＳトランジスタと該第３ｎＭＯＳトランジ
スタとが第１領域に配置され、 該第２ｎＭＯＳトランジスタと該第４ｎＭＯＳトランジ
スタとが第２領域に配置され、 該第１ｐＭＯＳトランジスタと該第２ｐＭＯＳトランジ
スタとが、該第１領域と該第２領域の間の第３領域に配
置され、 該第１領域と該第３領域との間及び該第２領域と該第３
領域との間に素子分離領域が形成され、 該第１ビット線及び該第２ビット線の方向が、該第１領
域から該第２領域への長手方向と略直角である、ことを
特徴とするＣＭＯＳ型ＳＲＡＭセル。 - 【請求項３】 上記第１ｎＭＯＳトランジスタ、第４ｎ
ＭＯＳトランジスタ及び第１ｐＭＯＳトランジスタがそ
れぞれ上記第１領域、第２領域及び第３領域の上記長手
方向と略直角な方向の一端側に配置され、 上記第３ｎＭＯＳトランジスタ、第２ｎＭＯＳトランジ
スタ及び第２ｐＭＯＳトランジスタがそれぞれ該第１領
域、第２領域及び第３領域の該長手方向と略直角な方向
の他端側に配置されている、 ことを特徴とする請求項２記載のＣＭＯＳ型ＳＲＡＭセ
ル。 - 【請求項４】 上記第１ｎＭＯＳトランジスタと上記第
３ｎＭＯＳトランジスタとが上記長手方向と略直角な方
向に並置され、 該第１ｎＭＯＳトランジスタの一方のｎ型半導体領域と
該３ｎＭＯＳトランジスタの一方のｎ型半導体領域とが
共通領域であり、 上記第２ｎＭＯＳトランジスタと上記第４ｎＭＯＳトラ
ンジスタとが該長手方向と略直角な方向に並置され、 該第２ｎＭＯＳトランジスタの一方のｎ型半導体領域と
該４ｎＭＯＳトランジスタの一方のｎ型半導体領域とが
共通領域である、 ことを特徴とする請求項３記載のＣＭＯＳ型ＳＲＡＭセ
ル。 - 【請求項５】 上記第１ｐＭＯＳトランジスタが上記第
３領域内の上記第１領域側に配置され、 上記第２ｐＭＯＳトランジスタが該第３領域内の上記第
２領域側に配置されている、 ことを特徴とする請求項４記載のＣＭＯＳ型ＳＲＡＭセ
ル。 - 【請求項６】 上記第１ｎＭＯＳトランジスタのゲート
と上記第１ｐＭＯＳトランジスタのゲートとが１本の第
１ポリシリコン配線で連続しており、該第１ポリシリコ
ンがコンタクトホールを通って上記第２ｐＭＯＳトラン
ジスタのドレインに接続され、 上記第２ｎＭＯＳトランジスタのゲートと上記第２ｐＭ
ＯＳトランジスタのゲートとが１本の第２ポリシリコン
配線で連続しており、該第２ポリシリコンがコンタクト
ホールを通って上記第１ｐＭＯＳトランジスタのドレイ
ンに接続されている、 ことを特徴とする請求項５記載のＣＭＯＳ型ＳＲＡＭセ
ル。 - 【請求項７】 上記ＣＭＯＳ型ＳＲＡＭセルは矩形であ
り、上記長手方向は該矩形の長手方向であり、 上記第１領域及び第２領域はそれぞれ該矩形の長手方向
一端側及び他端側であり、上記第３領域は該矩形の中央
部である、 ことを特徴とする請求項３乃至６のいずれか１つに記載
のＣＭＯＳ型ＳＲＡＭセル。 - 【請求項８】 上記第３領域に上記長手方向と略直角な
方向に沿って上記電源電位供給線が配置され、 上記矩形の長手方向に対向する辺の各々に沿って上記基
準電位供給線が配置され、 該長手方向に沿って上記ワード線が配置されている、 ことを特徴とする請求項７記載のＣＭＯＳ型ＳＲＡＭセ
ル - 【請求項９】 上記第１〜４ｎＭＯＳトランジスタ並び
に上記第１及び第２ｐＭＯＳトランジスタは、上記矩形
の中央点について略点対称に配置されている、 ことを特徴とする請求項７又は８記載のＣＭＯＳ型ＳＲ
ＡＭセル - 【請求項１０】 請求項２乃至９のいずれか１つに記載
のＣＭＯＳ型ＳＲＡＭセルが格子状に配置されたメモリ
セルアレイと、 該メモリセルアレイに対しデータの書き込み及び読み出
しを行うための周辺回路と、 を有することを特徴とする半導体装置。 - 【請求項１１】 請求項９記載のＣＭＯＳ型ＳＲＡＭセ
ルを有し、 該ＣＭＯＳ型ＳＲＡＭセルは、上記矩形の長手方向の一
辺を共通にして配置したときに該一辺について互いに線
対称な第１形と第２形とが在り、 上記メモリセルアレイは、該第１形のＣＭＯＳ型ＳＲＡ
Ｍセルと該第２形のＣＭＯＳ型ＳＲＡＭセルとが該長手
方向及び該長手方向と直角な方向について交互に配置さ
れ、 該矩形の該長手方向にワード線が配置され、 該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳ
トランジスタのゲートがメタル配線を介して該ワード線
に接続され、 該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳ
トランジスタのゲートが隣の該第１形の第３ｎＭＯＳト
ランジスタのゲートと連続した配線になっており、 該第１形のＣＭＯＳ型ＳＲＡＭセルの上記第４ｎＭＯＳ
トランジスタのゲートがメタル配線を介して該ワード線
に接続され、 該第２形のＣＭＯＳ型ＳＲＡＭセルの上記第３ｎＭＯＳ
トランジスタのゲートが隣の該第１形の第４ｎＭＯＳト
ランジスタのゲートと連続した配線になっている、 ことを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 上記ＣＭＯＳ型ＳＲＡＭセルは、上記
ビット線に平行なデータ線が配置され、 該ビット線の方向に連続して配置された複数の該ＣＭＯ
Ｓ型ＳＲＡＭセル毎に該データ線が該ビット線に接続さ
れ、 該データ線がＣＭＯＳ型ＳＲＡＭセルブロック間に配置
されたデータバスに接続されている、 ことを特徴とする請求項１０又は１１記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745996A JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
| US08/752,631 US5744844A (en) | 1996-03-29 | 1996-11-19 | CMOS SRAM cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07745996A JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006092754A Division JP4583326B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270468A true JPH09270468A (ja) | 1997-10-14 |
| JP3824343B2 JP3824343B2 (ja) | 2006-09-20 |
Family
ID=13634604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07745996A Expired - Lifetime JP3824343B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5744844A (ja) |
| JP (1) | JP3824343B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6373107B1 (en) | 1999-10-18 | 2002-04-16 | Nec Corporation | Semiconductor storage device having four-transistor memory cells |
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| US6711044B2 (en) | 2001-07-02 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with a countermeasure to a signal delay |
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