JP2665644B2 - 半導体記憶装置 - Google Patents
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Description
にスタティック型半導体記憶装置のような論理素子単位
を多層構造に形成する半導体装置に関するものである。
セス・メモリ(以下、「スタティックRAM」という)
の構成の一例を示すブロック図である。
数のワード線および複数のビット線対が互いに交差する
ように配置されており、それらのワード線とビット線対
との各交点にメモリセルが設けられている。このメモリ
セルアレイ50のワード線はXデコーダ51に接続され
ており、Xデコーダ51にはXアドレスバッファ52を
介してXアドレス信号が与えられる。また、メモリセル
アレイ50のビット線対はトランスファーゲート53を
介してYデコーダ54に接続されており、Yデコーダ5
4にはYアドレスバッファ55を介してYアドレス信号
が与えられる。
ーダ51によりメモリセルアレイ50の1つのワード線
が選択され、Yアドレス信号に応答してYアドレスデコ
ーダ54によりメモリセルアレイ50の1組のビット線
対が選択され、選択されたワード線と選択されたビット
線対との交点に設けられたメモリセルが選択される。こ
の選択されたメモリセルにデータが書込まれ、あるいは
そのメモリセルに蓄えられているデータが読出される。
データの書込か読出かは読出/書込制御回路56に与え
られる読出/書込制御信号R/Wによって選択される。
データの書込時には、入力データDinがデータ入力バ
ッファ57を介して、選択されたメモリセルに入力され
る。また、データの読出時には、選択されたメモリセル
に蓄えられたデータがセンスアンプ58およびデータ出
力バッファ59を介して出力データDoutとして外部
に取出される。
号公報に示された従来の1M(メガ)の記憶容量を有す
るスタティックRAMのメモリセル部分の回路図であ
る。
間には複数のメモリセル101a〜101nが接続され
ている。各メモリセル101a〜101nは、2つのエ
ンハンスメント型のインバータ用MOS電界効果トラン
ジスタ(以下、「MOSFET」という)4aおよび4
b、2つの高負荷抵抗104および105、ならびに2
つのアクセス用MOSFET6aおよび6bからなる。
はそれぞれノード14aおよび14bでポリシリコン等
で形成された高抵抗値を持つ負荷抵抗104および10
5の一端に接続され、抵抗104および105の他端
は、電源端子110および111に接続されている。ま
た、これらのMOSFET4aおよび4bのソースS
は、各々接地電位GNDに接続されている。
ード14bに接続され、MOSFET4bのゲートGは
ノード14aに接続されている。記憶情報はノード14
aと接地電位GNDとの間に存在する寄生容量112お
よびノード14bと接地電位GNDとの間に存在する寄
生容量113に電位として蓄積される。ノード14aは
アクセス用MOSFET6aを介してビット線8aに接
続され、MOSFET6aのゲートは対応するワード線
7a〜7nに接続されている。ノード14bはアクセス
用MOSFET6bを介してビット線8bに接続され、
MOSFET6bのゲートは対応するワード線7a〜7
nに接続されている。
FET117および118を介して入出力線I/O11
9および120に接続され、MOSFET117および
118のゲートはYデコーダによりコラム選択信号が与
えられる入力端子121に接続されている。また、ビッ
ト線8aおよび8bはダイオード接続されたビット線負
荷用MOSFET122および123を介して電源電位
Vccが付与される接続端子124および125にそれ
ぞれ接続されている。MOSFET122および123
はビット線8aおよび8bをプリチャージするためのも
のである。なお、電源端子110、および111には電
源電位Vccが与えられる。
する。メモリセル101aのノード14aが“L”レベ
ル、ノード14bが“H”レベルの状態であるときに、
このメモリセル101aに蓄えられているデータを読出
す場合を想定する。このときワード線7aの電位が被選
択時の0Vあるいは0Vに近い電位から選択時の電源電
位VccあるいはVccに近い電位に変化する。その結
果、電源端子124からビット線負荷用MOSFET1
22、アクセス用MOSFET6a、インバータ用MO
SFET4aを介して接地端子に向かって電流が流れ
る。しかし、インバータ用MOSFET4bがオフして
いるので、接続線125からビット線負荷用MOSFE
T123、アクセス用MOSFET6b、インバータ用
MOSFET4b、接地端子の経路には電流が流れな
い。したがって、ビット線8aの電位はMOSFET1
22、MOSFET6aおよびMOSFET4aのオン
抵抗比で決まる電位に設定され、ビット線8bの電位は
電源電位Vccよりもビット線負荷用MOSFET12
3のしきい値電圧だけ低い電位に設定される。このよう
にビット線対の各々のビット線8a、8bに表れた電位
の差を基に、センスアンプ58が記憶情報を読出すので
ある。
は上記のように端子110または111とノード14a
または14bとの間に形成されたポリシリコン等で形成
された高負荷抵抗104または105によってメモリセ
ル101aが構成されていたため、読出動作の高速性お
よび安定性の点で不十分であった。たとえば、保持され
たノード14bが“H”レベルの状態だとして、ワード
線7aが選択されたとする。そのとき、トランジスタ6
bがオンして電源端子111から抵抗105を介してビ
ット線8bに電流が流れる。しかし高負荷抵抗105の
ため電圧降下が生じノード14bがすぐには思ったほど
電位が上昇しない。したがって、ビット線8bの電位の
上昇が顕著に表れないため読出動作が速くならず、また
“L”レベルが保持されているノード14aの電位とノ
ード14bの電位とに余り差がなく読出動作の信頼性に
も欠けることになる。
Mにおいては上記の高負荷抵抗104および105がp
チャンネル型トランジスタに置換えられ、その読出動作
の信頼性および安定性が図られている。
図である。図において1つの論理素子単位としてのメモ
リセルは6素子すなわちドライバトランジスタ4aおよ
び4b、負荷トランジスタ5aおよび5b、ならびにア
クセストランジスタ6aおよび6bから構成されてい
る。アクセストランジスタ6aおよび6bはドライバト
ランジスタ4aおよび4bとビット線8aおよび8bと
に各々接続され、そのゲートはワード線7に接続されて
いる。アクセストランジスタ6aおよび6bはビット線
とフリップフロップのデータ伝達の役割をする。すなわ
ち、ドライバトランジスタ4aおよび負荷トランジスタ
5aとドライバトランジスタ4bおよび負荷トランジス
タ5bとからなる2つのインバータをクロスカップルさ
せてフリップフロップを形成してデータを記憶してい
る。4MのSRAMでは1層目として基板上に4個のト
ランジスタ4a、4b、6aおよび6bを形成し、その
上の第2層目にポリシリコン薄膜トランジスタ(TF
T)を用いて2個のトランジスタ5aおよび5bを形成
することによってセル面積を小さくしている。すなわ
ち、第1層1にNMOSトランジスタとしてドライバト
ランジスタとアクセストランジスタとを形成し、第2層
2にPMOSトランジスタとして負荷トランジスタが形
成されている。
メモリセルのトランジスタ配置を立体的に描いた斜視図
である。
び4bとアクセストランジスタ6aおよび6bとが形成
され、第2層2に負荷トランジスタ5aおよび5bをポ
リシリコンTFTで形成している。すなわち第1層1の
基板上に4個のトランジスタがあるのに対し、2層目の
ポリシリコンTFTの層には2個しかトランジスタが形
成されていない。したがって、ポリシリコンTFTが形
成される2層目でトランジスタ2個分の領域が余ってし
まうという計算になる。
ンジスタ(半導体基板にソースおよびドレインが形成さ
れたトランジスタ)とポリシリコントランジスタ(TF
Tトランジスタ)ではトランジスタとしての性能が異な
るので、メモリセルを構成する論理素子として十分機能
させるためにそれらのトランジスタのゲート長とゲート
幅とを変えてある。その結果、バルクのトランジスタ4
個が占める面積とポリシリコンTFT2個が占める面積
の大きさのバランスが取れている。
ポリシリコンの粒径を拡大したり、レーザ再結晶化など
の方法を用いて単結晶化するかあるいは貼合わせ技術を
利用すれば、バルクのトランジスタに匹敵するようなS
OI(silicon on insulator)の
トランジスタを2層目に作ることができる。この技術を
用いてCMOS型のSRAMメモリセルを形成する場
合、1層目のバルクトランジスタと2層目のSOIトラ
ンジスタとの性能がほとんど変わらないため、NMOS
型の1層目のアクセストランジスタとPMOS型の2層
目の負荷トランジスタの各々が占める面積をほとんど同
じにすることができる。
する素子配置を示す斜視図であり、図36は図35の構
成を横から見た断面図である。
トランジスタ4aおよび4bと、アクセストランジスタ
6aおよび6bが形成され、第2層目には、負荷トラン
ジスタ5aおよび5bが形成されている。上記に述べた
ように、2層目のトランジスタが、バルクのトランジス
タに匹敵するようなものとして形成されると、各トラン
ジスタ各々が占める面積は等しくなる。したがって、図
35に示すように、第1層1のトランジスタの占める面
積と、第2層2のトランジスタの占める面積とは大きく
異なることになる。図36では、図35のメモリセルを
2つ並列に並べた状態を示しており、この図からも明ら
かなように、第2層目の領域にスペースの無駄が生じて
いるのが判明する。
り発展することによって、現状のメモリセルの構造で
は、その集積度の点で効率の悪いレイアウトとなってい
た。
めになされたもので、総面積が小さく、集積度の高い半
導体装置を得ることを目的とする。
導体記憶装置は、主面を有する半導体基板と、半導体基
板の主面上に形成された第1層と、第1層上に形成され
た絶縁層と、絶縁層上に形成された第2層とを備えた半
導体記憶装置であって、第1のフリップフロップ型メモ
リセルと、第1のフリップフロップ型メモリセルに隣接
する第2のフリップフロップ型メモリセルとを備える。
第1のフリップフロップ型メモリセルは、各々が1対の
第1のメモリノードの各々に接続された1対の第1のド
ライバトランジスタと、各々が第1のメモリノードの各
々に接続された1対の第1の負荷トランジスタと、第1
のメモリノードの一方に接続された第1のアクセストラ
ンジスタとを含む。第2のフリップフロップ型メモリセ
ルは、各々が1対の第2のメモリノードの各々に接続さ
れた1対の第2のドライバトランジスタと、各々が第2
のメモリノードの各々に接続された1対の第2の負荷ト
ランジスタと、第2のメモリノードの一方に接続された
第2のアクセストランジスタとを含む。第1および第2
のドライバトランジスタならびに第1のアクセストラン
ジスタは第1導電型式のトランジスタであり、かつ第1
層内に形成される。第1および第2の負荷トランジスタ
ならびに第2のアクセストランジスタは第1導電型式と
反対導電型式である第2導電型式のトランジスタであ
り、かつ第2層内に形成される。
第1層にドライバトランジスタまたは負荷トランジスタ
が形成され、第2層に負荷トランジスタまたはドライバ
トランジスタが形成されてメモリセルを構成する2層構
造であり、前記第1層のドライバトランジスタまたは負
荷トランジスタと、前記第2層の負荷トランジスタまた
はドライバトランジスタとの平面パターンは同一である
ものとする。請求項3の発明に係る半導体記憶装置は、
第1層にドライバトランジスタまたは負荷トランジスタ
が形成され、第2層に負荷トランジスタまたはドライバ
トランジスタが形成されてメモリセルを構成する2層構
造であり、前記ドライバトランジスタのゲート電極と、
前記負荷トランジスタのゲート電極とを共通にし、前記
第1層のドライバトランジスタまたは負荷トランジスタ
と、前記第2層の負荷トランジスタまたはドライバトラ
ンジスタとの平面パターンは同一であるものとする。
第1層に第1のアクセストランジスタが形成され、第2
層に第2のアクセストランジスタが形成されて1または
複数のメモリセルを構成する2層構造の半導体記憶装置
において、前記メモリセルを構成するトランジスタのう
ち、前記第1層に形成されるトランジスタは第1導電型
式のトランジスタであり、前記第2層に形成されるトラ
ンジスタは前記第1導電型式と反対導電型式である第2
導電型式のトランジスタであり、前記第1のアクセスト
ランジスタと、前記第2のアクセストランジスタとの平
面パターンは同一であるものである。請求項5の発明に
係る半導体記憶装置は、第1層に第1のアクセストラン
ジスタが形成され、第2層に第2のアクセストランジス
タが形成されて1または複数のメモリセルを構成する2
層構造の半導体記憶装置において、前記メモリセルを構
成するトランジスタのうち、前記第1層に形成されるト
ランジスタは第1導電型式のトランジスタであり、前記
第2層に形成されるトランジスタは前記第1導電型式と
反対導電型式である第2導電型式のトランジスタであ
り、前記第1のアクセストランジスタのゲート電極と、
前記第2のアクセストランジスタのゲート電極とは平行
であるものである。請求項6に係る半導体記憶装置は、
第一層に第一のアクセストランジスタが形成され、第2
層に第2のアクセストランジスタが形成されて1または
複数のメモリセルを構成する2層構造であり、前記第1
のアクセストランジスタのゲート電極と、前記第2のア
クセストランジスタのゲート電極とは重なっていないも
のとする。請求項7に係る半導体記憶装置は、主面を有
する半導体基板と、フリップフロップ型メモリセルとを
備えており、前記フリップフロップ型メモリセルは、前
記半導体基板の主面上に形成され、各々が1対のメモリ
ノードの各々に接続された第1導電型式の1対のドライ
バトランジスタと、前記半導体基板の主面上に形成さ
れ、前記メモリノードの一方に接続された第1導電型式
のアクセストランジスタと、前記ドライバトランジスタ
およびアクセストランジスタ上に形成された絶縁層と、
前記絶縁層上に形成され、各々が前記メモリノードの各
々に接続された 前記第1導電型式と反対導電型式である
第2導電型式の1対の負荷トランジスタと、前記絶縁層
上に形成され、前記メモリノードの他方に接続された第
2導電型式のアクセストランジスタとを含むものであ
る。
主面を有する半導体基板と、フリップフロップ型メモリ
セルとを備えた半導体記憶装置であって、フリップフロ
ップ型メモリセルは、半導体基板の主面上に形成され、
各々が1対のメモリノードの各々に接続された第1導電
型式の1対のドライバトランジスタと、半導体基板の主
面上に形成され、メモリノードの一方に接続された第1
導電型式のアクセストランジスタと、ドライバトランジ
スタおよびアクセストランジスタ上に形成された絶縁層
と、絶縁層上に形成され、各々がメモリノードの各々に
接続された第1導電型式と反対導電型式である第2導電
型式の1対の負荷トランジスタと、絶縁層上に形成さ
れ、第1導電型式のアクセストランジスタが接続された
メモリノードの一方に接続された第2導電型式のアクセ
ストランジスタとを含む、半導体記憶装置。 請求項9の
発明に係る半導体記憶装置は、主面を有する半導体基板
と、前記半導体基板の主面上に形成された第1層と、前
記第1層上に形成された絶縁層と、前記絶縁層上に形成
された第2層とを備えたており、第1及び第2のワード
線と、第1及び第2のビット線対と、第1のフリップフ
ロップ型メモリセルと、前記第1のフリップフロップ型
メモリセルに隣接する第2のフリップフロップ型メモリ
セルとを備え、前記第1のフリップフロップ型メモリセ
ルは、各々が1対の第1のメモリノードの各々に接続さ
れた1対の第1のドライバトランジスタと、各々が前記
第1のメモリノードの各々に接続された1対の第1の負
荷トランジスタと各々が、前記第1のワード線に接続さ
れたゲート電極を有し、前記第1のメモリノードの各々
と前記第1のビット線対の各々との間に接続された1対
の第1のアクセストランジスタとを含み、前記第2のフ
リップフロップ型メモリセルは、各々が1対の第2のメ
モリノードの各々に接続された1対の第2のドライバト
ランジスタと、各々が前記第2のメモリノードの各々に
接続された1対の第2の負荷トランジスタと、各々が、
前記第2のワード線に接続されたゲート電極を有し、前
記第2のメモリノードの各々と前記第2のビット線対の
各々との間に接続された1対の第2のアクセストランジ
スタとを含み、前記第1および第2のドライバトランジ
スタならびに前記第1のアクセストランジスタは第1導
電型式のトラ ンジスタであり、かつ前記第1層内に形成
され、前記第1及び第2の負荷トランジスタならびに前
記第2導電型式のトランジスタであり、かつ前記第2層
内に形成されるものである。請求項10の発明に係る半
導体記憶装置は、主面を有する半導体基板と、前記半導
体基板の主面上に形成された第1層と、前記第1層上に
形成された絶縁層と、前記絶縁層上に形成された第2層
とを備えており、第1及び第2のワード線と、第1及び
第2のビット線対と、第1のフリップフロップ型メモリ
セルと、前記第1のフリップフロップ型メモリセルに隣
接する第2のフリップフロップ型メモリセルとを備え、
前記第1のフリップフロップ型メモリセルは、各々が1
対の第1のメモリノードの各々に接続された1対の第1
のドライバトランジスタと、各々が前記第1のメモリノ
ードの各々に接続された1対の第1の負荷トランジスタ
と各々が前記第1のメモリノードの各々と前記第1のビ
ット線対の各々との感に接続された1対の第1のアクセ
ストランジスタとを含み、前記第1のアクセストランジ
スタの一方は前記第1のワード線に接続されたゲート電
極を有し、前記第1のアクセストランジスタの一方は前
記第1のワード線に接続されたゲート電極を有し、前記
第2のフリップフロップ型メモリセルは、各々が1対の
第2のメモリノードの各々に接続された1対の第2のド
ライバトランジスタと、各々が前記第2のメモリノード
の各々に接続された1対の第二の負荷トランジスタと、
各々が前記第二のメモリノードの各々と前記第2のビッ
ト線対の各々との間に接続された1対の第2のアクセス
トランジスタとを含み、前記第2のアクセストランジス
タの一方は前記第1のワード線に接続されたゲート電極
を有し、前記第2のアクセストランジスタの他方は前記
第2のワード線に接続されたゲート電極を有し、前記第
1および第2のドライバトランジスタならびに前記第1
のアクセストランジスタの一方および前記第2のアクセ
ストランジスタの一方は第1の導電型式のトランジスタ
であり、かつ前記第1層内に形成され、前記第1および
第2の負荷トランジスタならびに前記第1のアクセスト
ランジスタの他方および前記第2のアクセストランジス
タの他方は前記第1導電型式と反対導電型式である第2
導電型式のトランジスタであり、かつ前記第2層内に形
成されるものである。請求項11の発明に係る半導体記
憶装置は、主面を有する半導体基板と、前記 半導体基板
の主面上に形成された第1層と、前記第1層上に形成さ
れた絶縁層と、前記絶縁層上に形成された第2層とを備
えた半導体記憶装置であって、第1および第2のワード
線と、ビット線と、第1のフリップフロップ型メモリセ
ルと、各々が1対の第1のメモリノードの各々に接続さ
れた1対の第1のドライバトランジスタと、各々が前記
第1のメモリノードの各々に接続された1対の第1の負
荷トランジスタと、前記第1のメモリノードの一方と前
記ビット線との間に接続され、前記第1のワード線に接
続されたゲート電極を有する第1のアクセストランジス
タとを含み、前記第2のフリップフロップ型メモリセル
は、各々が前記第2のメモリノードの各々に接続された
1対の第2の負荷トランジスタと、前記第2のメモリノ
ードの一方と前記ビット線との感に接続され、前記第2
のワード線に接続されたゲート電極を有する第二のアク
セストランジスタとを含み、前記第1および第2のドラ
イバトランジスタならびに前記第2のアクセストランジ
スタは第1導電型式のトランジスタであり、かつ前記第
1層内に形成され、前記第1及び第2の負荷トランジス
タならびに前記第1のアクセストランジスタは前記第1
導電型式と反対導電型式である第二の導電型式のトラン
ジスタであり、かつ前記第2層内に形成されるものであ
る。
スタの数及び導電型式が同じであるメモリセルが2層構
造で形成される。請求項2の発明においては、各層内の
トランジスタの数及び導電型式が同じであるメモリセル
が2層構造で形成され、一つの層内のドライバトランジ
スタの平面パターンが他の層内の負荷トランジスタの平
面パターンと同一の形状として形成される。
ンジスタのゲート電極と負荷トランジスタのゲート電極
とが共通にされ、かつそれらの平面パターンが同一にさ
れる。
ンジスタの数及び導電型式が同じであるメモリセルが2
層構造で形成され、第1層、第2層において形成する第
1、第2のアクセストランジスタの導電型をそれぞれ逆
のものとしており、さらに第1、第2のアクセストラン
ジスタを同じ形状に形成する。請求項5の発明において
は、各層内のトランジスタの数及び導電型式が同じであ
るメモリセルが2層構造で形成され、第1層、第2層に
おいて形成する第1、第2のアクセストランジスタの導
電型をそれぞれ逆のものとしており、さらに第1、第2
のアクセストランジスタを構成するゲート電極とを平行
に配置する。請求項6の発明においては、各層内のトラ
ンジスタの数及び導電型式が同じであるメモリセルが2
層構造で形成され、第1層内のアクセストランジスタの
ゲート電極が第2層内のアクセストランジスタのゲート
電極と重なっていない状態に形成される。請求項7の発
明においては、メモリセルを構成する2つのドライバト
ランジスタと一方のアクセストランジスタの上に絶縁膜
を介して2つの負荷トランジスタと他方のアクセストラ
ンジスタを形成することで、絶縁膜の上下においてトラ
ンジスタの個数を揃え、またその導電型式を統一してい
る。
のアクセストランジスタと第2導電型式のアクセストラ
ンジスタとから構成されるトランスファーゲートがメモ
リノードの一方とビット線との間に設けられる。請求項
9の発明においては、2層構造の互いに隣接する2つの
SRAMセルは、2つのセルを構成する素子の各層内に
配置する個数を同じとし、各層に形成する素子の導電型
式を同じものとしている。請求項10の発明において
は、SRAMセルを構成するトランジスタのうち、2つ
のドライバトランジスタと1つのアクセストランジスタ
を第1導電型式として第1層に、2つの負荷トランジス
タと他方のアクセストランジスタを第2導電型式として
第2層にそれぞれ形成することで、各層内に配置する素
子数と導電型式を同じとするものである。請求項11の
発明においても、2層構造で、各層において形成するト
ランジスタの導電型式を統一してSRAMセルを構成
し、各層に配置するトランジスタの個数を同じとするも
のである。
によるメモリセルの構造を示す等価回路図である。
間に形成されたメモリセル24と、それらのビット線対
に隣接するビット線対8cおよび8dの間に形成される
メモリセル42の等価回路が示されている。メモリセル
24の構造は、従来例で示した図33のメモリセル構造
の等価回路と同等であるので、ここでの説明は繰返さな
い。メモリセル42の構造は、メモリセル24の構造と
基本的には同一であるが、アクセストランジスタの形式
がpチャンネル型のトランジスタとなっている点で異な
っている。すなわち、メモリセル24の、アクセストラ
ンジスタ6aおよび6bはnチャンネル型トランジスタ
であるのに対し、メモリセル42のアクセストランジス
タ6cおよび6dはpチャンネル型トランジスタであ
る。そして、この実施例では、隣接するメモリセル24
および42を1組として考え、半導体基板に形成する第
1層1には、nチャンネル型MOSトランジスタが形成
されており、半導体基板上方の第2層2には、pチャン
ネル型SOIトランジスタが形成されている。図5は図
1の等価回路に対応する素子配置を示す斜視図であり、
図6は図5の素子の構成を横から見た断面図である。
素子単位としてのメモリセル24は、第2層2に2個お
よび第1層1に4個のトランジスタを有するメモリセル
(図では左側のメモリセルで以下「2/4型メモリセ
ル」という)であり、1つの論理素子単位としてのメモ
リセル42は、第2層に4個のトランジスタおよび第1
層に2個のトランジスタを有するメモリセル(図では右
側のメモリセルで、以下「4/2型メモリセル」とい
う)である。
くはポリシリコンを用いて形成するものであり、第2層
2は、SOIまたはポリシリコンを用いて形成する。
ライバトランジスタ4aおよび4bとアクセストランジ
スタ6aおよび6bとが形成され、第2層2に負荷トラ
ンジスタ5aおよび5bが形成される。4/2型メモリ
セル42は、第1層1にドライバトランジスタ4cおよ
び4dが形成され、第2層2にアクセストランジスタ6
cおよび6dと負荷トランジスタ5cおよび5dとが形
成される。
ル24のアクセストランジスタ6aおよび6bの上に4
/2型のメモリセル42のアクセストランジスタ6cお
よび6dが対応して載置されるように2つのメモリセル
が配置される。結局2つの隣接するメモリセルにおい
て、第1層のトランジスタ数は6個であり、第2層のト
ランジスタ数も6個となり、無駄な領域がなく効率のよ
い配置となる。結果として、半導体装置の総面積を小さ
くすることができる。
に限らず、1列あるいはアレイ状に並んだ複数個の1回
路単位に含まれるトランジスタ数が少なくても2層にわ
たってアンバランスになる場合にもこの発明が適用でき
る。たとえば、1回路単位のトランジスタ数が1層目に
a個、2層目にb個であり、aとbとが等しくないと
き、1層目にa個、2層目にb個のb/a型回路単位
と、1層目にb個、2層目にa個のa/b型回路単位を
交互に組合せることによって上記のように回路の総面積
を減らすことができる。
おけるワード線駆動用の回路図である。
き、その1つ1つのメモリセルを選択するのにXアドレ
スと、Yアドレスとを用いて行なっている。Xアドレス
は1本1本のワード線に対応している。図1の回路図に
示されるSRAMのメモリセルは、アクセストランジス
タ6aおよび6bがnチャンネル型MOSトランジスタ
からなるメモリセル24と、アクセストランジスタ6c
および6dがpチャンネル型SOIトランジスタからな
るメモリセル42とが交互に配置されているため、その
ワード線を駆動するのに互いに異なった電位を与えてや
らなければならない。そこで、X方向に256行並んだ
SRAMメモリセルアレイの場合のXデコーダの簡単な
例を図3および図4に示す。
メモリセル行のアドレスを(X0,X1,X2,X3,
X4,X5,X6,X7):2進数X0〜X6=0また
は1,X7=0、PMOS型アクセストランジスタを有
するメモリセルの行のアドレスを(X0,X1,X2,
X3,X4,X5,X6,X7):2進数X0〜X6=
1または0,X7=1とすると、それぞれの行のワード
線を選択するためのデコーダは図3と図4に示すように
構成すればよい。図3の回路はX0(/X0)〜X7
(/X7)のNAND回路とインバータとからなり、図
4の回路はX0(/X0)〜X7(/X7)のNAND
回路のみからなっている。
0)であり、アクセストランジスタがnチャンネル型の
行を考える。図3のXデコーダの入力に、X0,X1,
/X2,/X3,X4,/X5,X6,/X7を接続す
ると、(X0〜X7)=(11001010)となった
場合だけ、そのワード線の電位を“H”レベルとするこ
とができ、アクセストランジスタ6aおよび6bをON
することができる。
あり、アクセストランジスタがpチャンネル型の行を考
える。図4のXデコーダの入力にX0,/X1,/X
2,X3,/X4,/X5,X6,X7を接続すると、
(X0〜X7)=(10010011)のときにだけそ
のワード線の電位が“L”レベルになり、アクセストラ
ンジスタ6cおよび6dをONすることができる。
ーンを示す図である。ここでは、図1のようなメモリセ
ルの配線パターンを示しているが、2/4型メモリセル
と、4/2型メモリセルとを組合せて半導体記憶装置の
総占有面積を小さくすることができるようなメモリセル
ならばどのようなメモリセルでも良い。
ンを示し、右側は第2層2の配線パターンを示してい
る。符号は図1の番号に対応している。記憶ノード14
a〜14dは第1層1と第2層2のコンタクトに対応し
ており、コンタクト15aおよび15bは第1層1と第
2層2のコンタクトでかつビット線に繋がるコンタクト
である。
とワード線7aおよび7bとを構成している。またドラ
イバトランジスタ4a〜4dの各々のゲートとGNDラ
イン13との間に容量17aおよび17bと負荷トラン
ジスタ5a〜5dの各々のゲートと電源電位(Vcc)
ライン12との間に容量17cおよび17dが形成され
ている。
敵する性能を有するトランジスタを形成し、ドライバト
ランジスタと負荷トランジスタの形をまったく同じと
し、そのレイアウトも1層目と2層目でまったく同様に
した例である。なお、図1から明らかなように、ドライ
バトランジスタ4bのゲート9aと負荷トランジスタ5
bのゲート9cとを、ドライバトランジスタ4aのゲー
ト9bと負荷トランジスタ5aのゲート9dとを各々共
有させることが可能である。
ある。図において、第2層2のトランジスタのチャンネ
ル21cは、共通ゲート9の上にあり、その共通ゲート
9は第1層1のトランジスタのゲートでもある。ゲート
9を共有させることによって、その分製造プロセスを簡
略化することができる。この場合は、1層目と2層目と
でまったく同じレイアウトを用いているが、ゲートの一
部分のみを共有させるレイアウトを用いても製造プロセ
スの簡略化を図ることができる。
て、記憶ノード14aおよび14bとGNDライン13
との間に容量17aおよび17b、第2層2において記
憶ノード14aおよび14bとGNDライン13との間
に容量17cおよび17dが形成されるために、メモリ
セルのデータ保持能力が増加し、ソフトエラーに強くな
るという効果がある。この効果を示した等価回路図が図
9である。
造を示す斜視図であり、図11はそのXI−XI断面図
である。
ように、L型の配線層9aが形成されている。配線層9
aは、その一方端がドライバトランジスタ4aのゲート
電極として機能し、その他方端は、ノード14aとして
コンタクトが取られている。そして、配線層9aは、G
NDライン13を横切るに際し、容量17aを形成して
いるのが判明する。このように、記憶ノード14aと、
GNDライン13との間に絶縁膜18を介して容量が存
在する。この容量に記憶ノードの電荷が蓄えられるので
メモリセルのデータの保持能力が向上する。
ス10aおよびドレイン11aを形成する際のように、
ゲートをマスクとして不純物を注入すると、容量17a
の下の部分13aには、不純物が注入されないことにな
る。このメモリセルでは、部分13aはGNDライン1
3の一部として使用されるので、この部分の抵抗が高く
ならないように予め不純物を注入しておくか、ドライバ
トランジスタ4aのゲート9aのみ先にパターニング
し、ソース/ドレインを形成するための不純物注入の際
にGNDラインにも不純物を同時に注入した後、ゲート
9aと記憶ノード14aとを接続するなどして部分13
aの抵抗を減ずる必要がある。これは負荷トランジスタ
のゲートと、電源電位ラインとの間の容量の形成につい
ても同じことが言える。
対応する製造方法の断面構造図であり、A:トランジス
タ部、B:第1層および第2層の間のコンタクト部、
C:アルミ配線とのコンタクト部に分けて工程順に断面
構造が示されている。
を形成すべく、LOCOS法等によってフィールド酸化
膜71が形成される。次に半導体基板20の主面上を熱
酸化等して、ゲート酸化膜73を全面に形成し、レジス
ト等を用いて所定の部分に開口を形成してコンタクト7
5を形成する(図12参照)。
リコンを形成し、これを所定形状にパターニングして、
ゲート電極77およびゲート電極に繋がる配線層79を
形成する。なおアルミニウム配線とのコンタクト部Cで
は、ポリシリコンが全面的にエッチングによって取除か
れている。(図13参照)。
るゲート酸化膜73上全面に、層間絶縁膜81が形成さ
れる。この層間絶縁膜81は、第1層目と、第2層目と
を区分けするためのものである。この層間絶縁膜を平坦
化した後、第1層目と第2層目とを接続するためのコン
タクトホール83を形成し、一方、アルミコンタクト部
Cにおいては、半導体基板20の主面を露出させるコン
タクトホール85が形成される(図14参照)。
83および85上に、ポリシリコンが全面に形成され、
所定の形状にパターニングされて活性領域層87a、8
7bおよび87cが形成される。なおこの活性領域層
は、固相成長法またはレーザ再結晶法によって単結晶化
されている。なお、コンタクト部Bおよびアルミコンタ
クト部Cから、基板結晶面の結晶配向性の情報を引出す
ことができる(図15参照)。
的にゲート絶縁膜89が形成され、活性領域87b上の
み、開口88が形成される。さらに、ゲート絶縁膜89
上に、ゲート電極を形成するポリシリコンが全面に形成
され、所定形状にパターニングされる。図から明らかな
ように、トランジスタ部Aと、コンタクト部Bの領域に
おいては、その1層目と2層目のレイアウトがまったく
同様であり、活性領域とゲートポリシリコン層のパター
ンが一致している(図16参照)。
に層間絶縁膜93が形成され、アルミコンタクト部Cの
部分において、コンタクトを取るべく開口94が形成さ
れる。次に、この開口94を含み層間絶縁膜93上にア
ルミニウム層が形成され、所定形状にパターニングされ
て、アルミ配線95が形成される。すなわちこの層間絶
縁膜93は、2層目の配線構造とアルミ配線層等とを絶
縁する層間絶縁膜として機能するものである(図17参
照)。
グステンシリサイドやチタンシリサイド等の、金属加工
物とポリシリコンとの2層構造を用いて配線抵抗を減ら
すことができる。
1と同様であるが、図1において、ビット線8bおよび
8cを共有した場合の等価回路図である。この場合のワ
ード線7aおよび7bの駆動回路は図3および図4に示
した構造のものでよいが、この場合ビット線8bが共有
されているため、ワード線は各々別個に駆動させる必要
がある。このような隣接するメモリセルの構造として
も、占有面積の観点で図1に示したメモリセルと同様の
効果を生ずるものである。
の実施例によるメモリセル構造の等価回路図である。
1つのアクセストランジスタ6aを第1層1に形成し、
他の1つのアクセストランジスタ6bを第2層2に形成
している。すなわち1つのメモリセルとしては、1層目
に3個、2層目に3個の各々のトランジスタを有する3
/3型メモリセル構造となっている。
配置を示す図であるが、図から明白なように、一方のメ
モリセルに含まれるアクセストランジスタ6bの部分
と、隣接するメモリセルのアクセストランジスタ6cの
部分とを上下に重ねるように配置することによって、全
体として占有面積を有効に活用することができる。なお
ビット線7aおよび7bを駆動する駆動回路は第1の実
施例で示した図3および図4の構造でよいが、この例で
は、1つのメモリセルに含まれるアクセストランジスタ
の導電形式が互いに異なるため、ワード線7aおよび7
bを同時に選択するようにワード線の駆動回路を制御す
る必要がある。
パターンを示す図である。このように配置することによ
って、1つのメモリセルのアクセストランジスタ6cの
上方に、隣接する他方のメモリセルのアクセストランジ
スタ6bを重ねるように配置することができる。他の部
分の構成は図7と基本的に同一である。
の実施例によるメモリセルの構造を示す等価回路図であ
る。
メモリセル23が2/3型メモリセルであり、他方のメ
モリセル32が3/2型メモリセルである。そして、こ
の実施例では、1つのメモリセルに対してビット線8に
接続するアクセストランジスタが1つである。その理由
は以下のとおりである。
スタを形成した場合従来のポリシリコンTFTを用いた
SRAMに比べて記憶ノードの電位が安定している。し
たがって、従来のように両側の記憶ノードの電位差をビ
ット線対に取出してその電位差を読むことなく、直接片
側の記憶ノードの電位をビット線に取出してその電位変
化を読出すことが可能となり、これによってもメモリセ
ルに記憶されている情報を知ることができるからであ
る。
配置を示す斜視図である。図から明らかなように、隣接
する一方のメモリセルのアクセストランジスタ6aを隣
接する他方のメモリセルのアクセストランジスタ6cの
上方に重ねるように配置するように、隣接するメモリセ
ルを交互に配置することによって、メモリセルの占有面
積を小さくすることができる。
ンスアンプ回路の具体的構成を示す図である。
ばれている回路であり、ダイナミック・ランダム・アク
セス・メモリ(DRAM)のセンスアンプ等によく用い
られる構造である。DRAMでは1つのメモリセルに対
してビット線が1本接続されているので、図22の端子
Vinにそのビット線を接続し、端子/Vinは他のメ
モリセルのビット線に接続している。これは同時にアク
セスされないメモリセルである。
同様に端子Vinにビット線8を接続し、端子/Vin
を同時にアクセスされないメモリセルのビット線または
電源電位Vccに直結すればよい。それによって、図2
1に示されるメモリセルの各々の情報を読取ることがで
きる。
の実施例によるメモリセル構造を示す等価回路図であ
る。
が1つのアクセストランジスタを有するものであった
が、この実施例では、1つのメモリセルに対して、1つ
のトランスファーゲートを有するものである。すなわ
ち、トランスファーゲート16はNMOS型のアクセス
トランジスタ16aと、PMOS型のアクセストランジ
スタ16bとを組合せた形となっている。そしてこのト
ランスファーゲート16によって、ドライバトランジス
タ4aおよび4bと負荷トランジスタ5aおよび5bと
から形成されるフリップフロップと、ビット線8との接
続をなしている。この実施例では、第1層1には、ドラ
イバトランジスタ4aおよび4bと、トランスファーゲ
ート16のアクセストランジスタ16aとが形成され、
第2層2には、負荷トランジスタ5aおよび5bと、ト
ランスファーゲート16のアクセストランジスタ16b
とが形成されている。
配置を示す斜視図である。図から明らかなように、この
実施例のメモリセルにおいては、1層目に3個、2層目
に3個のトランジスタが形成されるので、メモリセルの
形成に無駄な領域がなく、メモリセルの占有面積を減ず
ることができる。
例のメモリセルにはない特徴および利点がある。図21
のメモリセルにおいては、アクセストランジスタがNM
OS型またはPMOS型のみで形成されているので、デ
ータ書込時に、ビット線から記憶ノードにアクセスしデ
ータを反転させようとするとき、アクセストランジスタ
のしきい値の分だけビット線電位と記憶ノードの電位と
に差が生じる。したがって、その電位差の分だけメモリ
セルの書込動作が不安定になるという問題がある。
て、たとえば記憶ノード14bがすでに“H”レベルの
情報を保持しているとき、ワード線7aとビット線8と
を“L”レベルにし、記憶ノード14bに“L”レベル
の情報を書込もうとする場合を想定する。始めにアクセ
ストランジスタ6aがONするので、“H”レベルの記
憶ノード14bからビット線8に向って電流が流れ、記
憶ノード14bの電位が下がるが、アクセストランジス
タ6aのしきい値まで記憶ノード14bの電位が下がる
とアクセストランジスタがOFFしてしまう。その結
果、記憶ノード14bの電位が十分低くならないためメ
モリセルの情報保持動作が不安定になる。
は、アクセストランジスタの代わりにトランスファーゲ
ート16を用いているので、読出/書込時にはNMOS
型のトランジスタ16aまたはPMOS型のトランジス
タ16bのいずれかがONしていることになるため、第
3の実施例のようにトランジスタのしきい値のためにメ
モリセルの読出動作等が不安定になることはない。ま
た、アクセストランジスタのしきい値電圧に影響される
ことがないので、ビット線の電位に応じて“H”レベル
の情報または“L”レベルの情報等を電位降下させるこ
となく書込むことができ、書込動作の信頼性が向上す
る。
の実施例によるメモリセル構造を示す等価回路図であ
る。
その数とその種類は従来例で示した図33のメモリセル
の論理素子と同一である。しかし、この実施例では、メ
モリセル構造を3層構造として形成している。すなわ
ち、第1層1には、ドライバトランジスタ4aおよび4
bが形成され、第2層2には、負荷トランジスタ5aお
よび5bが形成され、第3層3には、アクセストランジ
スタ6aおよび6bが形成されている。
の配置を示す斜視図であり、図29は図28の構成を、
横から見た断面図である。
例のメモリセルは、各層ごとにトランジスタを2個ずつ
有する3層構造のSRAMメモリセル(以下2/2/2
型メモリセルという)となっている。
パターンの具体例を示す図である。この例では、アクセ
ストランジスタ6aおよび6bが3層目に形成されてい
るのは、ビット線8aおよび8bとワード線7とをこれ
らのトランジスタに接続する必要があるためアクセスト
ランジスタが3層目にあるほうが、上方からのコンタク
トが浅くなり、製造工程上のマージンが大きくなるから
である。しかし、アクセストランジスタ6aおよび6b
を1層目や2層目に置くレイアウトを採用したとして
も、各層ごとに2個のトランジスタの形成数は変わらな
いので、全体として、メモリセルの占有面積を減らす効
果を得ることができる。
タを1層目、負荷トランジスタを2層目にしている例を
示したが、ドライバトランジスタと負荷トランジスタの
機能は互いに補って初めて機能するものであるので、ど
ちらをドライバトランジスタまたは負荷トランジスタと
呼んでもよい。したがって、1層目に負荷トランジスタ
を形成し2層目にドライバトランジスタを形成するメモ
リセルでも上記の実施例と同様の効果を得ることができ
る。
に示したが、他の記憶装置のメモリセルや、論理素子を
構成する半導体装置でもこの発明の思想を適用すること
ができる。
発明の思想を適用した例を示すこの発明の第6の実施例
による斜視図である。
1とアクセストランジスタ161とを形成し、2層目
(上層)にコンタクト159を介してアクセストランジ
スタ161に接続する光デテクタ157が形成される素
子単位と、1層目にCCD153のみが形成され、2層
目に光デテクタ163およびアクセストランジスタ16
5が形成され、1層目と2層目とがコンタクト167で
接続される素子単位が形成されている。このような素子
単位の各々を交互に並べることによって、デテクタの占
める面積をより大きくすることができる。
以上説明したとおり、各層内のトランジスタの数および
導電型式が同じであるメモリセルが2層構造で形成され
るので、集積度が向上し、効率的な配置となる。
ライバトランジスタのゲート電極と負荷トランジスタの
ゲート電極とが共通にされ、かつそれらの平面パターン
が同一にされるので、製造工程の簡略化が可能となる。
おいても、以上説明したとおり、各層内に配置するトラ
ンジスタの個数および導電型式が同じである2層構造の
メモリセルを形成できるので、集積度が向上し、効率的
な配置となる。 請求項7の発明は以上説明したとおり、
2層構造のメモリセルの各層に1つのメモリセルを構成
する6つの素子のうち3つをそれぞれ形成することで、
効率的な配置とすることができる。
1導電型式のアクセストランジスタと第2導電型式のア
クセストランジスタとから構成されるトランスファーゲ
ートがメモリノードの一方とビット線との間に設けられ
るので、トランスファーゲートでの電位の降下はなく、
記憶情報の読出/書込動作の信頼性が向上する。請求項
9、請求項10及び請求項11の発明においても、以上
説明したとおり、第1層、第2層の各層に配置するトラ
ンジスタの導電型式を同じものとし、各層に形成する素
子数を同数とすることによって、高集積化された効率的
な配置の半導体記憶装置を得ることが可能である。
造を示す等価回路図である。
図である。
回路の一例を示す回路図である。
回路の他の例を示す回路図である。
配置を示す斜視図である。
ある。
を示す図である。
と負荷トランジスタのゲート電極の構成を示す断面図で
ある。
量を等価的に示した回路図である。
造の斜視図である。
図である。
工程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
工程を示す断面図である。
構造を示す等価回路図である。
斜視図である。
ーンを示す図である。
構造を示す等価回路図である。
接続されるセンスアンプの具体的構造を示す回路図であ
る。
斜視図である。
構造を示す等価回路図である。
斜視図である。
構造を示す等価回路図である。
ーンを示す図である。
斜視図である。
図である。
構造を示す斜視図である。
ク図である。
す回路図である。
リセル構造を示す等価回路図である。
体的に示した構造を示す斜視図である。
斜視図である。
図である。
Claims (11)
- 【請求項1】 主面を有する半導体基板と、前記半導体
基板の主面上に形成された第1層と、前記第1層上に形
成された絶縁層と、前記絶縁層上に形成された第2層と
を備えた半導体記憶装置であって、 第1のフリップフロップ型メモリセルと、 前記第1のフリップフロップ型メモリセルに隣接する第
2のフリップフロップ型メモリセルとを備え、 前記第1のフリップフロップ型メモリセルは、 各々が1対の第1のメモリノードの各々に接続された1
対の第1のドライバトランジスタと、 各々が前記第1のメモリノードの各々に接続された1対
の第1の負荷トランジスタと、 前記第1のメモリノードの一方に接続された第1のアク
セストランジスタとを含み、 前記第2のフリップフロップ型メモリセルは、 各々が1対の第2のメモリノードの各々に接続された1
対の第2のドライバトランジスタと、 各々が前記第2のメモリノードの各々に接続された1対
の第2の負荷トランジスタと、 前記第2のメモリノードの一方に接続された第2のアク
セストランジスタとを含み、 前記第1および第2のドライバトランジスタならびに第
1のアクセストランジスタは第1導電型式のトランジス
タであり、かつ前記第1層内に形成され、 前記第1および第2の負荷トランジスタならびに第2の
アクセストランジスタは前記第1導電型式と反対導電型
式である第2導電型式のトランジスタであり、かつ前記
第2層内に形成される、半導体記憶装置。 - 【請求項2】 第1層にドライバトランジスタまたは負
荷トランジスタが形成され、第2層に負荷トランジスタ
またはドライバトランジスタが形成されてメモリセルを
構成する2層構造の半導体記憶装置において、 前記第1層のドライバトランジスタまたは負荷トランジ
スタと、前記第2層の負荷トランジスタまたはドライバ
トランジスタとの平面パターンは同一であることを特徴
とする半導体記憶装置。 - 【請求項3】 第1層にドライバトランジスタまたは負
荷トランジスタが形成され、第2層に負荷トランジスタ
またはドライバトランジスタが形成されてメモリセルを
構成する2層構造の半導体記憶装置において、 前記ドライバトランジスタのゲート電極と、前記負荷ト
ランジスタのゲート電極とを共通にし、 前記第1層のドライバトランジスタまたは負荷トランジ
スタと、前記第2層の負荷トランジスタまたはドライバ
トランジスタとの平面パターンは同一であることを特徴
とする半導体記憶装置。 - 【請求項4】 第1層に第1のアクセストランジスタが
形成され、第2層に第2のアクセストランジスタが形成
されて1または複数のメモリセルを構成する2層構造の
半導体記憶装置において、前記メモリセルを構成するトランジスタのうち、前記第
1層に形成されるトランジスタは第1導電型式のトラン
ジスタであり、前記第2層に形成されるトランジスタは
前記第1導電型式と反対導電型式である第2導電型式の
トランジスタであり、 前記第1のアクセストランジスタと、前記第2のアクセ
ストランジスタとの平面パターンは同一であることを特
徴とする半導体記憶装置。 - 【請求項5】 第1層に第1のアクセストランジスタが
形成され、第2層に第2のアクセストランジスタが形成
されて1または複数のメモリセルを構成する2層構造の
半導体記憶装置において、前記メモリセルを構成するトランジスタのうち、前記第
1層に形成されるトランジスタは第1導電型式のトラン
ジスタであり、前記第2層に形成されるトランジスタは
前記第1導電型式と反対導電型式である第2導電型式の
トランジスタであり、 前記第1のアクセストランジスタのゲート電極と、前記
第2のアクセストランジスタのゲート電極とは平行であ
ることを特徴とする半導体記憶装置。 - 【請求項6】 第1層に第1のアクセストランジスタが
形成され、第2層に第2のアクセストランジスタが形成
されて1または複数のメモリセルを構成する2層構造の
半導体記憶装置において、 前記第1のアクセストランジスタのゲート電極と、前記
第2のアクセストランジスタのゲート電極とは重なって
いないことを特徴とする半導体記憶装置。 - 【請求項7】 主面を有する半導体基板と、フリップフ
ロップ型メモリセルとを備えた半導体記憶装置であっ
て、 前記フリップフロップ型メモリセルは、 前記半導体基板の主面上に形成され、各々が1対のメモ
リノードの各々に接続された第1導電型式の1対のドラ
イバトランジスタと、 前記半導体基板の主面上に形成され、前記メモリノード
の一方に接続された第1導電型式のアクセストランジス
タと、 前記ドライバトランジスタおよびアクセストランジスタ
上に形成された絶縁層と、 前記絶縁層上に形成され、各々が前記メモリノードの各
々に接続された前記第1導電型式と反対導電型式である
第2導電型式の1対の負荷トランジスタと、 前記絶縁層上に形成され、前記メモリノードの他方に接
続された第2導電型式のアクセストランジスタとを含
む、半導体記憶装置。 - 【請求項8】 主面を有する半導体基板と、フリップフ
ロップ型メモリセルとを備えた半導体記憶装置であっ
て、 前記フリップフロップ型メモリセルは、 前記半導体基板の主面上に形成され、各々が1対のメモ
リノードの各々に接続された第1導電型式の1対のドラ
イバトランジスタと、 前記半導体基板の主面上に形成され、前記メモリノード
の一方に接続された第1導電型式のアクセストランジス
タと、 前記ドライバトランジスタおよびアクセストランジスタ
上に形成された絶縁層と、 前記絶縁層上に形成され、各々が前記メモリノードの各
々に接続された前記第1導電型式と反対導電型式である
第2導電型式の1対の負荷トランジスタと、 前記絶縁層上に形成され、前記第1導電型式のアクセス
トランジスタが接続された前記メモリノードの一方に接
続された第2導電型式のアクセストランジスタとを含
む、半導体記憶装置。 - 【請求項9】 主面を有する半導体基板と、前記半導体
基板の主面上に形成された第1層と、前記第1層上に形
成された絶縁層と、前記絶縁層上に形成された第2層と
を備えた半導体記憶装置であって、 第1および第2のワード線と、 第1および第2のビット線対と、 第1のフリップフロップ型メモリセルと、 前記第1のフリップフロップ型メモリセルに隣接する第
2のフリップフロップ型メモリセルとを備え、 前記第1のフリップフロップ型メモリセルは、 各々が1対の第1のメモリノードの各々に接続された1
対の第1のドライバトランジスタと、 各々が前記第1のメモリノードの各々に接続された1対
の第1の負荷トランジスタと、 各々が、前記第1のワード線に接続されたゲート電極を
有し、前記第1のメモリノードの各々と前記第1のビッ
ト線対の各々との間に接続された1対の第1のアクセス
トランジスタとを含み、 前記第2のフリップフロップ型メモリセルは、 各々が1対の第2のメモリノードの各々に接続された1
対の第2のドライバトランジスタと、 各々が前記第2のメモリノードの各々に接続された1対
の第2の負荷トランジスタと、 各々が、前記第2のワード線に接続されたゲート電極を
有し、前記第2のメモリノードの各々と前記第2のビッ
ト線対の各々との間に接続された1対の第2のアクセス
トランジスタとを含み、 前記第1および第2のドライバトランジスタならびに前
記第1のアクセストランジスタは第1導電型式のトラン
ジスタであり、かつ前記第1層内に形成され、 前記第1および第2の負荷トランジスタならびに前記第
2のアクセストランジスタは前記第1導電型式と反対導
電型式である第2導電型式のトランジスタであり、かつ
前記第2層内に形成される、半導体記憶装置。 - 【請求項10】 主面を有する半導体基板と、前記半導
体基板の主面上に形成された第1層と、前記第1層上に
形成された絶縁層と、前記絶縁層上に形成された第2層
とを備えた半導体記憶装置であって、 第1および第2のワード線と、 第1および第2のビット線対と、 第1のフリップフロップ型メモリセルと、 前記第1のフリップフロップ型メモリセルに隣接する第
2のフリップフロップ型メモリセルとを備え、 前記第1のフリップフロップ型メモリセルは、 各々が1対の第1のメモリノードの各々に接続された1
対の第1のドライバトランジスタと、 各々が前記第1のメモリノードの各々に接続された1対
の第1の負荷トランジスタと、 各々が前記第1のメモリノードの各々と前記第1のビッ
ト線対の各々との間に接続された1対の第1のアクセス
トランジスタとを含み、前記第1のアクセストランジス
タの一方は前記第1のワード線に接続されたゲート電極
を有し、前記第1のアクセストランジスタの他方は前記
第2のワード線に接続されたゲート電極を有し、 前記第2のフリップフロップ型メモリセルは、 各々が1対の第2のメモリノードの各々に接続された1
対の第2のドライバトランジスタと、 各々が前記第2のメモリノードの各々に接続された1対
の第2の負荷トランジスタと、 各々が前記第2のメモリノードの各々と前記第2のビッ
ト線対の各々との間に接続された1対の第2のアクセス
トランジスタとを含み、前記第2のアクセストランジス
タの一方は前記第1のワード線に接続されたゲート電極
を有し、前記第2のアクセストランジスタの他方は前記
第2のワード線に接続されたゲート電極を有し、 前記第1および第2のドライバトランジスタならびに前
記第1のアクセストランジスタの一方および前記第2の
アクセストランジスタの一方は第1導電型式のトランジ
スタであり、かつ前記第1層内に形成され、 前記第1および第2の負荷トランジスタならびに前記第
1のアクセストランジスタの他方および前記第2のアク
セストランジスタの他方は前記第1導電型式と反対導電
型式である第2導電型式のトランジスタであり、かつ前
記第2層内に形成される、半導体記憶装置。 - 【請求項11】 主面を有する半導体基板と、前記半導
体基板の主面上に形成された第1層と、前記第1層上に
形成された絶縁層と、前記絶縁層上に形成された第2層
とを備えた半導体記憶装置であって、 第1および第2のワード線と、 ビット線と、 第1のフリップフロップ型メモリセルと、 前記第1のフリップフロップ型メモリセルに隣接する第
2のフリップフロップ型メモリセルとを備え、 前記第1のフリップフロップ型メモリセルは、 各々が1対の第1のメモリノードの各々に接続された1
対の第1のドライバトランジスタと、 各々が前記第1のメモリノードの各々に接続された1対
の第1の負荷トランジスタと、 前記第1のメモリノードの一方と前記ビット線との間に
接続され、前記第1のワード線に接続されたゲート電極
を有する第1のアクセストランジスタとを含み、 前記第2のフリップフロップ型メモリセルは、 各々が1対の第2のメモリノードの各々に接続された1
対の第2のドライバトランジスタと、 各々が前記第2のメモリノードの各々に接続された1対
の第2の負荷トランジスタと、 前記第2のメモリノードの一方と前記ビット線との間に
接続され、前記第2のワード線に接続されたゲート電極
を有する第2のアクセストランジスタとを含み、 前記第1および第2のドライバトランジスタならびに前
記第2のアクセストランジスタは第1導電型式のトラン
ジスタであり、かつ前記第1層内に形成され、 前記第1および第2の負荷トランジスタならびに前記第
1のアクセストランジスタは前記第1導電型式と反対導
電型式である第2導電型式のトランジスタであり、かつ
前記第2層内に形成される、半導体記憶装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE36440E (en) * | 1995-08-31 | 1999-12-14 | Samsung Electronics Co., Ltd. | Integrated circuit SRAM cell layouts |
KR0155875B1 (ko) * | 1995-08-31 | 1998-10-15 | 김광호 | 에스 램 셀 |
US5599729A (en) * | 1995-09-14 | 1997-02-04 | Lg Semicon Co., Ltd. | Static random access memory cell and method of fabricating the same |
JP3824343B2 (ja) * | 1996-03-29 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
JPH10229135A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6021066A (en) * | 1999-01-04 | 2000-02-01 | International Business Machines Corporation | NVRAM array architecture utilizing common bitline and wordline |
US6350653B1 (en) | 2000-10-12 | 2002-02-26 | International Business Machines Corporation | Embedded DRAM on silicon-on-insulator substrate |
KR100418567B1 (ko) * | 2001-06-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 각기 다른 반도체층 상에 nmos 트랜지스터 및pmos 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 |
US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
DE10213267A1 (de) | 2002-03-25 | 2003-10-23 | Infineon Technologies Ag | Registerzelle und Verfahren zum Schreiben auf die Registerzelle |
US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
KR100665853B1 (ko) * | 2005-12-26 | 2007-01-09 | 삼성전자주식회사 | 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀 |
KR101529052B1 (ko) * | 2009-01-30 | 2015-06-16 | 삼성전자주식회사 | 풀 씨모스 에스 램 |
JP5068296B2 (ja) * | 2009-09-25 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
US9208854B2 (en) * | 2013-12-06 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three dimensional dual-port bit cell and method of assembling same |
US9659632B2 (en) | 2015-10-20 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM with stacked bit cells |
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Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6087994A (ja) * | 1983-10-19 | 1985-05-17 | Sumitomo Light Metal Ind Ltd | アルミニウム及びアルミニウム合金材のろう付け用フラツクス |
JPS60178662A (ja) * | 1984-02-24 | 1985-09-12 | Toshiba Corp | 半導体装置 |
JPS611900A (ja) * | 1984-06-11 | 1986-01-07 | Kobe Steel Ltd | 混濁液移送装置 |
JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
JPS6218997A (ja) * | 1985-07-18 | 1987-01-27 | Ricoh Co Ltd | ステツピングモ−タの定電圧・オ−プン制御駆動装置 |
GB2184287B (en) * | 1985-12-13 | 1989-10-18 | Intel Corp | Integrated circuit dual port static memory cell |
JPH0612799B2 (ja) * | 1986-03-03 | 1994-02-16 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
JPS62219559A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
JPH0746702B2 (ja) * | 1986-08-01 | 1995-05-17 | 株式会社日立製作所 | 半導体記憶装置 |
JP2525780B2 (ja) * | 1986-09-08 | 1996-08-21 | 株式会社東芝 | 積層型固体撮像装置 |
US5155058A (en) * | 1986-11-07 | 1992-10-13 | Canon Kabushiki Kaisha | Method of making semiconductor memory device |
JPH0799762B2 (ja) * | 1986-11-07 | 1995-10-25 | キヤノン株式会社 | 半導体メモリ装置 |
JPS63308372A (ja) * | 1987-06-10 | 1988-12-15 | Mitsubishi Electric Corp | Cmosスタテイツクram |
US4852060A (en) * | 1988-03-31 | 1989-07-25 | International Business Machines Corporation | Soft error resistant data storage cells |
JPH0770623B2 (ja) * | 1988-07-08 | 1995-07-31 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
JPH0273666A (ja) * | 1988-09-08 | 1990-03-13 | Sony Corp | 半導体メモリ装置 |
JPH0828430B2 (ja) * | 1988-11-30 | 1996-03-21 | 日本電気株式会社 | Cmos型スタティックメモリ |
JPH0334569A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | スタティック型半導体記憶装置 |
JPH0831534B2 (ja) * | 1989-11-24 | 1996-03-27 | シャープ株式会社 | 半導体記憶装置及びその製造方法 |
JPH0430467A (ja) * | 1990-05-25 | 1992-02-03 | Mitsubishi Electric Corp | Sramメモリセル構造 |
JP3082772B2 (ja) * | 1990-05-28 | 2000-08-28 | 日本電気株式会社 | Cmosスタティックメモリセル |
JPH0453263A (ja) * | 1990-06-20 | 1992-02-20 | Mitsubishi Electric Corp | 半導体記憶回路装置 |
EP0469215B1 (en) * | 1990-07-31 | 1995-11-22 | International Business Machines Corporation | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom |
DE69026503T2 (de) * | 1990-07-31 | 1996-11-14 | Ibm | Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur |
JPH04170069A (ja) * | 1990-11-02 | 1992-06-17 | Hitachi Ltd | 半導体記憶装置 |
US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
-
1992
- 1992-08-11 JP JP4214306A patent/JP2665644B2/ja not_active Expired - Fee Related
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